KR100678319B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 오엔오 스페이서 형성으로 인해 단채널 효과가 발생하는 것을 방지하기 위한 것으로서, 게이트 전극이 형성된 반도체 기판 위에 제1 산화막을 형성하는 단계, 제1 산화막 위에 플라스마 공정을 이용하여 질소 이온을 주입하는 단계, 반도체 기판을 급속 열처리 하여 제1 산화막 위에 질화막을 형성하는 단계, 질화막 위에 제2 산화막을 형성하는 단계, 그리고 제2 산화막, 질화막 및 제1 산화막을 패터닝하여 오엔오 스페이서를 형성하는 단계를 포함한다. 본 발명에 따르면 오엔오 산화막을 구성하는 제1 산화막, 질화막 및 제2 산화막 중에서 질화막은 플라스마 공정을 사용해 제1 산화막 위에 질소를 주입하고 반도체 기판의 표면을 1,000℃ 내지 1,200℃에서 30sec 내지 60sec동안 급속 열처리 공정을 진행하여 증착한다. 이로 인해 반도체 기판의 채널 영역이 열처리에 의해 불순물 이온이 확산되어 좁아지는 단채널 효과를 방지할 수 있으므로 반도체 소자의 특성 및 신뢰성이 향상될 수 있다.
오엔오 스페이서, 기판, RTA

Description

반도체 소자의 제조 방법{MATHODE OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 3은 본 발명의 한 실시예에 따른 반도체 소자의 제조 공정 단계를 도시한 단면도이다.
도 1b는 본 발명의 한 실시예에 따른 급속 열처리 공정(RTP)에 따른 그래프이다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 오앤오(oxide-nirtride-oxide, ONO) 스페이서(spacer) 형성 방법에 관한 것이다.
반도체 소자는 채널 영역을 중심으로 서로 분리되어 있는 고농도 접합 영역 및 저농도 접합 영역을 가지는 기판과 채널 영역 위에 차례로 존재하는 게이트 절연막, 게이트 전극 그리고 저농도 접합 영역 위에 존재하며 게이트 절연막과 게이트 전극 측벽에 있는 오엔오 스페이서를 포함한다.
이러한 반도체 소자의 오엔오 스페이서는 반도체 소자가 점차적으로 고집적화 되면서 채널 길이가 감소함에 따라 단채널 효과(short channel effect)가 발생하여 반도체 소자에 펀치쓰루(punch through)가 발생하는 것을 방지하기 위해 저농도 접합 영역을 만들기 위한 수단으로 사용되고, 인접하는 게이트 전극간의 전기적 차단 수단으로 사용된다. 이러한 오엔오 스페이서는 하부 산화막, 질화막, 상부 산화막으로 구성되는데, 이때, 질화막은 주로 실리콘 질화막(Si3N4)을 사용한다.
이러한 오엔오 스페이서 제조 공정 중 실리콘 질화막은 열공정으로서, 다층 구조를 가지는 카세트(caset)에 반도체 기판을 삽입하여 장시간 동안 가열하는 퍼니스(furnace) 공정을 통해 증착한다. 따라서, 종래에는 오엔오 산화막 형성을 위해 700℃로 5시간 내지 6시간 동안 퍼니스 공정을 진행한다.
한편, 이와 같이 장시간동안 진행하는 고온의 퍼니스 공정에 의해 반도체 기판에 형성된 저농도 접합 영역의 불순물 이온이 채널 영역으로 확산됨에 따라 단채널 효과가 발생하여 반도체 소자의 특성 및 신뢰성이 저하될 수 있다.
따라서, 본 발명은 오엔오 스페이서 형성으로 인해 단채널 효과가 발생하는 것을 방지하여 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 게이트 전극이 형성된 반도체 기판 위에 제1 산화막을 형성하는 단계, 상기 제1 산화막 위에 플라스마 공정을 이용하여 질소 이온을 주입하는 단계, 상기 반도체 기판을 급속 열처리 하여 상기 제1 산화막 위에 질화막을 형성하는 단계, 상기 질화막 위에 제2 산화막을 형성하는 단계, 그리고 상기 제2 산화막, 상기 질화막 및 상기 제1 산화막을 패터닝 하여 오엔오 스페이서를 형성하는 단계를 포함한다.
상기 급속 열처리는 30sec 내지 60sec동안 진행하며, 상기 급속 열처리 공정은 1,000℃ 내지 1,200℃로 진행할 수 있다.
상기 오엔오 스페이서는 상기 게이트 전극의 측벽에 존재할 수 있다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 상세하게 설명하면 다음과 같다.
도 1a 내지 도 3은 본 발명의 한 실시예에 따른 반도체 소자의 제조 공정 단계를 도시한 단면도이고, 도 1b는 본 발명의 한 실시예에 따른 급속 열처리 공정(RTP)에 따른 그래프이다.
우선, 도 1a에 도시한 바와 같이, 소자 분리막(50)이 형성된 반도체 기판 (100) 위에 게이트 절연막(60) 및 게이트 전극(70)을 차례로 형성하고, 게이트 전극(70)을 마스크로 삼아 노출된 반도체 기판(100)에 불순물 이온(75)을 저농도로 주입한다.
그 다음, 반도체 기판(100)과 게이트 전극(70) 위에 제1 산화막(81)을 증착하고, 그 위에 플라스마(plasma) 공정을 이용하여 질소(N2)를 주입하고 반도체 기판(100) 위에 RTP 램프(rapid thermal processing lamp)(200)를 이용하여 급속 열처리(rapid thermal annealing, RTA) 공정을 진행한다.
급속 열처리(RTA) 공정은 제1 산화막(SiO2)(81) 표면을 급속히 가열하였다가 급속히 식히는 공정으로서, 상기 제1 산화막(81)의 표면에서 Si와 N2가 반응하여 질화막(SiN)(83)을 형성한다.
이러한 급속 열처리(RTA) 공정은 도 1b에 도시한 바와 같이, 1,000℃ 내지 1,200℃에서 30sec 내지 60sec동안 짧게 이루어지므로 반도체 기판(100)의 표면에 저농도로 주입된 불순물 이온이 게이트 전극(70) 아래 영역으로 확산되지 않는다.
즉, 종래에 실리콘 질화막(Si3N4)을 형성하는 경우 장시간(5시간 내지 6시간)의 열처리로 인하여 발생되는 열적 버짓(Thermal budget) 문제를 최소화 할 수 있다.
따라서, 점차적으로 고집적화 되어가는 반도체 소자의 채널 영역이 불순물 이온의 확산에 의해 좁아지는 것을 방지하여 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다.
그 다음, 도 2에 도시한 바와 같이, 질화막(83) 위에 제2 산화막(85)을 증착한다.
다음, 도 3에 도시한 바와 같이, 제2 산화막(85) 위에 감광막(도시하지 않음)을 형성하고 이를 마스크로 사용하여 제2 산화막(85), 질화막(83) 및 제1 산화막(81)을 패터닝하여 게이트 전극(70)과 게이트 절연막(60) 측벽에 오엔오(oxide- nitride-oxide, ONO) 스페이서(spacer)(80)를 형성한다.
이러한 오엔오 스페이서(80)는 인접하는 게이트 전극(70)간의 전기적 차단 수단으로 사용된다.
이어, 오엔오 스페이서(80)와 게이트 전극(70)을 마스크로 하여 노출된 반도체 기판(100) 위에 불순물 이온을 고농도로 주입하여 고농도 접합 영역(90)을 형성한다. 이때, 오엔오 스페이서(80) 아래 영역에는 저농도 접합 영역(75)이 만들어진다.
본 발명에 따른 반도체 소자의 제조 방법은 오엔오 산화막을 구성하는 제1 산화막, 질화막 및 제2 산화막 중에서 질화막은 플라스마 공정을 사용해 제1 산화막 위에 질소를 주입하고 반도체 기판의 표면을 1,000℃ 내지 1,200℃에서 30sec 내지 60sec동안 급속 열처리 공정을 진행하여 증착한다. 이로 인해 반도체 기판의 채널 영역이 열처리에 의해 불순물 이온이 확산되어 좁아지는 단채널 효과를 방지할 수 있으므로 반도체 소자의 특성 및 신뢰성이 향상될 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (5)

  1. 게이트 전극이 형성된 반도체 기판 위에 제1 산화막을 형성하는 단계,
    상기 제1 산화막 위에 플라스마 공정을 이용하여 질소 이온을 주입하는 단계,
    상기 반도체 기판을 급속 열처리 하여 상기 제1 산화막 위에 질화막을 형성하는 단계,
    상기 질화막 위에 제2 산화막을 형성하는 단계, 그리고
    상기 제2 산화막, 상기 질화막 및 상기 제1 산화막을 패터닝하여 오엔오 스페이서를 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에서,
    상기 급속 열처리는 30sec 내지 60sec동안 진행하는 반도체 소자의 제조 방법.
  3. 제2항에서,
    상기 급속 열처리 공정은 1,000℃ 내지 1,200℃로 진행하는 반도체 소자의 제조 방법.
  4. 제1항에서,
    상기 오엔오 스페이서는 상기 게이트 전극의 측벽에 존재하는 반도체 소자의 제조 방법.
  5. 제1항에서,
    상기 질소 이온은 상기 제1 산화막 표면에 주입하는 반도체 소자의 제조 방법.
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KR19980038426A (ko) * 1996-11-26 1998-08-05 문정환 반도체 소자 제조방법

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* Cited by examiner, † Cited by third party
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KR19980038426A (ko) * 1996-11-26 1998-08-05 문정환 반도체 소자 제조방법

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