KR100840662B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 기판상에 소정의 간격으로 이격된 절연막 패턴을 형성하는 단계와, 상기 절연막 패턴에 의해 노출된 상기 기판에 대해 열산화 공정을 통해 제1 산화막을 형성하는 단계와, 상기 절연막 패턴을 제거하는 단계와, 상기 제1 산화막을 포함한 상기 기판 전면에 제2 게이트 산화막을 형성하는 단계와, 상기 제2 게이트 산화막 위에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 기판 활성 영역 표면에 LDD(Lightly Doped Drain) 영역을 형성하는 단계와, 상기 게이트 전극의 양 측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 포함한 게이트 전극 양측의 기판 표면에 소스/드레인 영역을 포함하며, 상기 제1 산화막은 상기 게이트 전극 아래의 채널 영역에 형성하되, 상기 채널 영역의 드레인 방향의 일측에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법에 관한 것이다.
모스펫, 핫 캐리어(hot carrier), LOCOS
Description
도 1은 종래기술에 따른 반도체 소자의 모스펫 제조 방법을 설명하기 위한 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따라 반도체 소자의 모스펫 제조 방법을 설명하기 위한 단면도.
<도면의 주요부분에 대한 부호의 설명>
200 : 반도체 기판
201 : 절연막 패턴
202 : 제1 산화막
203 : 제2 게이트 산화막
204 : 게이트 전극
205 : LDD 영역
206 : 스페이서
207 : 소스/드레인 영역
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 핫 캐리어(Hot carrier) 효과를 개선하기 위해 게이트 전극 아래의 채널 영역에 국부적으로 산화막을 형성하여 반도체 소자의 신뢰성을 향상시키는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 반도체 소자가 고집적화됨에 따라 트랜지스터의 소스와 드레인 사이의 거리를 최적화하는 것이 요구된다. 하지만, 반도체 소자의 고집적화에 의해 소스와 드레인 사이에 형성되는 채널이 짧아짐에 따라 단 채널 효과(short channel effect)가 발생한다. 단 채널 효과는 핫 캐리어 효과(hot carrier effect), 펀치 스루 효과(punch through effect) 등을 유발하게 되는데, 이 중 핫 캐리어 효과에 대해서 간단히 설명한다. 핫 캐리어 효과는 반도체 장치의 트랜지스터 채널 내에 있는 캐리어(전자 또는 정공)가 외부의 전기장에 의해 큰 에너지를 얻음으로써, 반도체 소자의 동작 특성에 영향을 주는 현상으로, 전자의 이동도(mobility)가 정공에 비해 크기 때문에 전자에 의한 효과가 정공에 의한 것보다 심각한 영향을 준다. 결과적으로, 이러한 효과는 반도체 소자의 전기적 특성 및 신뢰성을 저하시키는 요인으로 작용한다. 따라서, 단 채널 효과를 감소시키기 위해서 종래에는 드레인과 채널 사이에 낮은 농도의 불순물 분포를 가진 영역의 LDD(lightly doped drain) 구조를 도입하거나 이온 주입 공정을 도입하여 핫 캐리어 효과나 펀치 스루 효과를 최소화하고 있다.
도 1은 종래 기술에 따른 모스펫의 제조방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
도 1에 도시된 바와 같이, 소자분리막(미도시)을 구비한 반도체 기판(100) 상에 게이트 산화막과 게이트 도전막을 차례로 형성하고, 게이트 도전막과 게이트 산화막을 식각하여 게이트 전극(101)을 형성한다. 이어서, 기판(100) 결과물에 대해 불순물의 저농도 이온주입을 행하고, 이를 통해, 게이트 전극(101) 양측의 기판(100) 활성 영역 표면에 LDD 영역(102)을 형성한다. 다음으로, 게이트 전극(101)을 포함한 반도체 기판(100)의 전 영역 상에 절연막을 형성하고, 이를 블랭킷 식각하여 게이트 전극(101)의 양측벽에 스페이서(103)를 형성한다. 그리고나서, 상기 단계까지의 결과물 상에 불순물의 고농도 이온주입 및 열처리 공정을 수행하여 스페이서(103)를 포함한 게이트 전극(101) 양측의 기판 표면에 소스/드레인 영역(104)을 형성하여 모스펫(MOS-FET) 소자를 완성한다.
상술한 방법에 의해 형성되는 모스펫 소자는 핫 캐리어 효과를 개선하기 위해 LDD 구조를 사용함으로써 핫 캐리어 효과를 억제해왔지만 드레인 혹은 소스에서의 이온 주입 혹은 확산공정에서의 문제가 발생할 경우 여전히 핫 캐리어에 의한 소자의 특성이 저하되는 문제가 발생한다.
전술한 문제점을 해결하기 위해 본 발명은, 핫 캐리어 효과를 개선하기 위해 게이트 전극 아래의 채널 영역에 국부적으로 산화막을 형성하여 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판상에 소정의 간격으로 이격된 절연막 패턴을 형성하는 단계와, 상기 절연막 패턴에 의해 노출된 상기 기판에 대해 열산화 공정을 통해 제1 산화막을 형성하는 단계와, 상기 절연막 패턴을 제거하는 단계와, 상기 제1 산화막을 포함한 상기 기판 전면에 제2 게이트 산화막을 형성하는 단계와, 상기 제2 게이트 산화막 위에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 기판 활성 영역 표면에 LDD(Lightly Doped Drain) 영역을 형성하는 단계와, 상기 게이트 전극의 양 측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 포함한 게이트 전극 양측의 기판 표면에 소스/드레인 영역을 형성하는 단계를 포함하며, 상기 제1 산화막은 상기 게이트 전극 아래의 채널 영역에 형성하되, 상기 채널 영역의 드레인 방향의 일측에 형성되는 것을 특징으로 한다.
본 발명의 실시예에 의하면, 상기 제1 산화막은 상기 게이트 전극 아래의 채널 영역에 LOCOS(local oxidation of silicon)를 이용한 국부 산화막으로 형성되는 것이 바람직하다.
본 발명의 실시예에 의하면, 상기 제1 산화막은 상기 게이트 전극 아래의 채널 영역에 형성하되, 상기 채널 영역의 드레인 방향의 일측에 형성되는 것이 바람직하다.
본 발명의 실시예에 의하면, 상기 제1 산화막의 두께는 상기 제2 게이트 산화막 두께의 2~3 배인 것이 바람직하다.
또한, 본 발명의 실시예에 의하면, 상기 절연막 패턴은 질화막(Nitride)을 사용하여 1800~2000Å 두께로 형성되는 것이 바람직하다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 자세히 설명한다.
본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(200)상에 절연막을 도포한 후, 기판(200)의 실리콘이 드러날때까지 식각하여 소정의 간격으로 이격된 절연막 패턴(201)을 형성한다. 이때, 절연막 패턴은 질화막(Nitride)을 사용하여 1800~2000Å 두께로 형성되는 것이 바람직하다. 또한, 이러한 절연막 패턴(201)은 후속 공정의 국부적인 산화막을 형성하기 위한 마스크로 사용될 수 있다.
다음으로, 도 2b에 도시된 바와 같이, 절연막 패턴(201)을 형성한 후, 노출된 기판 상부의 실리콘 영역에 대해 열산화 공정을 통해 국부적으로 제1 산화막(202)을 형성한다. 즉, 제1 산화막(202)은 게이트 전극 아래의 채널 영역에 LOCOS(local oxidation of silicon)를 이용한 국부 산화막으로 형성될 수 있다. 구체적으로, 제1 산화막(202)은 게이트 전극(204) 아래의 채널 영역에 형성되는데, 채널 영역의 드레인 방향의 일측에 형성될 수 있다. 또한, 제1 산화막(202)의 두께는 후속 공정으로 형성될 게이트 산화막의 두께보다 2~3배 정도로 두껍게 형성되는 것이 바람직하다.
따라서, 트랜지스터가 동작시에 게이트 전극 아래의 채널 영역에 있는 두꺼운 산화막으로 인해 전자가 소스로부터 드레인으로 주입될 때 게이트 전극에 걸리는 전계(Electric field)를 줄여 줌으로써 전자의 가속이 줄어들게 되어 결국은 게이트 산화막(203)으로 주입되는 전자를 억제하게 되므로 핫 캐리어 효과를 개선할 수 있다.
다음으로, 도 2c에 도시된 바와 같이, 절연막 패턴(201)을 제거한 후, 제1 산화막(202)을 포함한 기판(200) 전면에 제2 게이트 산화막(203)을 형성한다. 그 후, 도 2d에 도시된 바와 같이, 게이트 전극을 형성하기 위한 게이트 도전막을 도포한 후, 이러한 게이트 도전막을 식각하여 게이트 전극(204)을 형성한다.
이어서, 도 2e에 도시된 바와 같이, 위와 같은 기판(200) 결과물에 대해 경사 이온주입을 수행하여 게이트 전극(204) 양측 아래의 기판 표면에 불순물의 저농도 이온주입 예컨데, N- 이온을 주입하는 공정을 수행하여 게이트 전극(204) 양측의 기판(200) 활성 영역 표면에 LDD 영역(205)을 형성한다.
이어서, 도 2f에 도시된 바와 같이, 위와 같은 기판(200) 결과물에 대해 게이트 전극(204)을 포함한 기판(200) 전면에 화학기상증착 공정 등을 이용하여 절연막을 증착한다. 이때, 절연막은 산화막 또는 질화막의 단일층 구조 또는 산화막과 질화막의 적층 구조로 사용될 수 있다. 이러한 절연막이 적층된 상태에서 이방성 식각 특성을 갖는 건식 식각 공정 예를 들어, 반응성 이온 식각(Reactive Ion Etching) 공정을 이용하여 절연막을 식각할 수 있다. 이에 따라, 게이트 전극(204)의 양 측벽에만 절연막이 잔존함으로써 스페이서(206)가 형성된다. 그런 다음, 소스/드레인 영역(207)을 형성하기 위한 고농도의 불순물 이온 주입 예컨데, N+ 이온을 주입하는 공정을 수행할 수 있다. 즉, 인(P)을 P+ 등의 이온 형태로 기판(200) 전면에 고농도 이온을 주입하여 소스/드레인 영역(207)을 형성할 수 있다.
지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.
상기한 바와 같이 본 발명은, 게이트 전극 아래의 채널 영역에 국부적으로 산화막을 형성하여 전자가 소스로부터 드레인으로 주입될 때 게이트 전극에 걸리는 전계를 줄여 줌으로써 전자의 가속이 줄어들게 되어 결국은 게이트 산화막으로 주입되는 전자를 억제하게 되므로 핫 캐리어 효과를 개선하여 소자의 신뢰성을 향상시킬 수 있다.
Claims (5)
- 반도체 기판상에 소정의 간격으로 이격된 절연막 패턴을 형성하는 단계와,상기 절연막 패턴에 의해 노출된 상기 기판에 대해 열산화 공정을 통해 제1 산화막을 형성하는 단계와,상기 절연막 패턴을 제거하는 단계와,상기 제1 산화막을 포함한 상기 기판 전면에 제2 게이트 산화막을 형성하는 단계와,상기 제2 게이트 산화막 위에 게이트 전극을 형성하는 단계와,상기 게이트 전극 양측의 기판 활성 영역 표면에 LDD(Lightly Doped Drain) 영역을 형성하는 단계와,상기 게이트 전극의 양 측벽에 스페이서를 형성하는 단계와,상기 스페이서를 포함한 게이트 전극 양측의 기판 표면에 소스/드레인 영역을 형성하는 단계를 포함하며,상기 제1 산화막은 상기 게이트 전극 아래의 채널 영역에 형성하되, 상기 채널 영역의 드레인 방향의 일측에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에서,상기 제1 산화막은 상기 게이트 전극 아래의 채널 영역에 LOCOS(local oxidation of silicon)를 이용한 국부 산화막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 삭제
- 제1항에서,상기 제1 산화막의 두께는 상기 제2 게이트 산화막 두께의 2~3 배인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에서,상기 절연막 패턴은 질화막(Nitride)을 사용하여 1800~2000Å 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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