KR100815960B1 - 반도체 소자 형성방법 - Google Patents

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Abstract

본 발명은 반도체 기판 전면 상에 포토 레지스트 패턴을 형성하는 단계와; 상기 포토 레지스트 패턴을 마스크로 이용하여 게이트 전극이 형성될 반도체 기판에 이온을 주입하여, 상기 반도체 기판의 내부에서 상기 반도체 기판의 상부 표면까지 소정 크기의 절연 구조체를 형성하는 단계와; 상기 이온 주입을 수행한 후 에싱 및 세정공정을 수행하여 상기 포토 레지스트 패턴을 제거하는 단계와; 상기 절연 구조체의 상부 표면 및 상기 반도체 기판의 상부 표면에 상기 절연 구조체와는 다른 물질이고 상기 반도체 기판과는 동일한 물질을 소정의 높이로 증착하여 상기 절연 구조체를 덮는 단계와; 상기 절연 구조체를 구비한 후 상기 절연 구조체에 대응하여 상기 반도체 기판 상에 게이트 전극을 형성하는 단계;를 포함한다.
펀치쓰루

Description

반도체 소자 형성방법{Method for Forming Semiconductor Device}
도 1은 종래 기술에 따른 반도체 소자 형성방법을 설명하기 위한 단면도.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자 형성방법을 설명하기 위한 단면도.
*** 도면의 주요 부분에 대한 부호의 설명 ***
200b : 반도체 기판 204 : 절연 구조체
205 : 게이트 전극 206 : 게이트 산화막 패턴
208 : 게이트 폴리막 패턴 210 : 스페이서
212a : 소스 영역 212b : 드레인 영역
본 발명에 따른 반도체 소자 형성방법에서 특히, 반도체 소자 형성공정에서 반도체 기판 내에 절연 구조체를 형성하여 펀치쓰루(Punch-through) 발생을 방지할 수 있도록 하는 반도체 소자 형성방법에 관한 것이다.
도 1은 종래 기술에 따른 반도체 소자 형성방법을 설명하기 위한 단면도이다.
도 1에서 도시된 바와 같이, 반도체 기판 상(5)에 게이트 전극(20)을 형성하며, 게이트 전극(20)은 게이트 산화막 패턴(10) 및 게이트 폴리막 패턴(15)을 갖는다.
이 후, 게이트 전극(20)을 마스크로 이용하는 이온 주입 공정을 수행하여 반도체 기판(5)에 소스 영역(30a) 또는 드레인 영역(30b)을 형성한 후 게이트 전극(20) 양측 벽에 스페이서(35)를 형성한다.
그러나, 반도체 소자는 게이트 전극이나 소스/드레인 영역에 고 전압을 인가하는 경우, 소스영역 및 드레인 영역과 반도체 기판의 전위차에 의하여 소스영역 및 드레인 영역의 공핍층이 서로 만나 전류가 흐르게 되는 펀치-쓰루(Punch-through)가 발생하는 문제점이 있다.
본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 반도체 소자 형성공정에서 반도체 기판 내에 절연 구조체를 형성하여 펀치 쓰루 발생을 방지할 수 있도록 하는 반도체 소자 형성방법에 관한 것이다.
전술한 목적을 달성하기 위한 본 발명의 특징은 반도체 기판 전면 상에 포토 레지스트 패턴을 형성하는 단계와; 상기 포토 레지스트 패턴을 마스크로 이용하여 게이트 전극이 형성될 반도체 기판에 이온을 주입하여, 상기 반도체 기판의 내부에서 상기 반도체 기판의 상부 표면까지 소정 크기의 절연 구조체를 형성하는 단계와; 상기 이온 주입을 수행한 후 에싱 및 세정공정을 수행하여 상기 포토 레지스트 패턴을 제거하는 단계와; 상기 절연 구조체의 상부 표면 및 상기 반도체 기판의 상부 표면에 상기 절연 구조체와는 다른 물질이고 상기 반도체 기판과는 동일한 물질을 소정의 높이로 증착하여 상기 절연 구조체를 덮는 단계와; 상기 절연 구조체를 구비한 후 상기 절연 구조체에 대응하여 상기 반도체 기판 상에 게이트 전극을 형성하는 단계를 포함한다.
그리고, 상기 포토레지스트 패턴을 제거한 후 30~60분 동안 450~550℃의 열처리 공정을 수행하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명에서 상기 이온주입은, 1E15~1E16 atoms/cm2의 산소(O2)이온을 주입하는 것을 특징으로 한다.
본 발명에서 상기 반도체 기판과 동일한 물질은, 폴리 실리콘 물질인 것을 특징으로 한다.
본 발명에서 상기 반도체 기판과 동일한 물질은, 상기 절연 구조체를 구비한 상기 반도체 기판 전면 상에 50~150nm의 높이로 증착되는 것을 특징으로 한다.
본 발명에서 상기 절연 구조체는, 50~100nm의 폭, 250~600nm의 높이를 갖는 라인 형태로 형성되는 것을 특징으로 한다.
이하에서 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자 형성방법에 대해서 상세히 설명한다.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자 형성방법을 설명하기 위한 단면도이다.
먼저, 도 2a에서 도시된 바와 같이, 반도체 기판(200) 전면 상에 포토 레지스트 패턴(202)을 형성하고, 형성된 포토 레지스트 패턴(202)을 마스크로 이용하여 게이트 전극이 형성될 반도체 기판(202)에 이온주입(203) 예컨대, 1E15~1E16 atoms/㎤ 도즈량의 산소(O2)이온을 주입하여 절연 구조체를 형성한다.
이 후, 도 2b에서 도시된 바와 같이, 에싱 및 세정공정을 수행하여 포토 레지스트 패턴(202)을 제거한 후 최초 반도체 기판(200)의 높이에 소정의 높이 예컨대, 50~150nm 높이의 반도체 기판(200)의 물질과 동일한 예컨대, 폴리 실리콘 물질(200a)(이하 폴리 실리콘 물질이라 칭함)을 증착하여 절연 구조체(204) 예컨대, SiO2 구초체를 덮는다. 여기서, 절연 구조체(204)는 예컨대, 250~600nm의 높이, 50~100nm의 폭을 갖는 라인 형태로 형성될 수 있다.
폴리 실리콘 물질(200a)을 증착한 후 예컨대, 30~60분 동안 450~550℃의 열처리 공정을 수행하고, 도 2c에서 도시된 바와 같이, 반도체 기판(200b) 내에 형성된 절연 구조체(204)에 대응하여 반도체 기판(200b) 상에 게이트 산화막 및 게이트 폴리막을 순차적으로 증착한 후 식각공정 예컨대, 건식식각(Dry etch)을 수행하여 게이트 전극(205)을 형성한다. 여기서, 게이트 전극(205)은 게이트 산화막 패턴(206) 및 게이트 폴리막 패턴(208)으로 형성된다.
그런 다음, 게이트 전극(205)을 마스크로 이용하는 이온주입(Ion implantation)을 수행하여 LDD(Lightly Doping Drain) 접합 층을 형성시킨 후 게이트 전극(205)을 포함하는 반도체 기판(200b)의 폴리 실리콘 물질(200a) 전면에 절연물질을 소정의 두께로 도포한 후 식각공정 예컨대, 에치 백(Etch Back)을 수행하여 게이트 전극 측벽에 스페이서(Side wall spacer)(210)를 형성한다.
게이트 전극(205) 측벽에 스페이서(210)를 형성한 후 고농도의 불순물(n+/p+)을 주입하여 소스 영역(212a) 및 드레인 영역(212b)을 형성한다.
이후, 공지의 후공정을 진행하는데, 도면에는 도시되지 않았지만 반도체 기판(200b)의 활성영역 및 게이트 전극(205)의 상면에 실리사이드층을 형성한다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것이 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면, 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐만 아니라 이 특허 청구범위와 균등한 것들에 의해 정해져야 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자 형성방법에서 반도체 기판 내에 절연 구조체를 형성함으로써 펀치-쓰루(Punch-through) 발생을 방지하여 반도체 소자의 신뢰성을 향상시키는 효과가 있다.

Claims (6)

  1. 반도체 기판 전면 상에 포토 레지스트 패턴을 형성하는 단계;
    상기 포토 레지스트 패턴을 마스크로 이용하여 게이트 전극이 형성될 반도체 기판에 이온을 주입하여, 상기 반도체 기판의 내부에서 상기 반도체 기판의 상부 표면까지 소정 크기의 절연 구조체를 형성하는 단계;
    상기 이온 주입을 수행한 후 에싱 및 세정공정을 수행하여 상기 포토 레지스트 패턴을 제거하는 단계;
    상기 절연 구조체의 상부 표면 및 상기 반도체 기판의 상부 표면에 상기 절연 구조체와는 다른 물질이고 상기 반도체 기판과는 동일한 물질을 소정의 높이로 증착하여 상기 절연 구조체를 덮는 단계; 및
    상기 절연 구조체를 구비한 후 상기 절연 구조체에 대응하여 상기 반도체 기판 상에 게이트 전극을 형성하는 단계;를 포함하여 이루어지는 반도체 소자 형성방법.
  2. 제1항에 있어서,
    상기 포토레지스트 패턴을 제거한 후 30~60분 동안 450~550℃의 열처리 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  3. 제1항에 있어서,
    상기 이온주입은,
    1E15~1E16 atoms/cm2의 산소(O2)이온을 주입하는 것을 특징으로 하는 반도체 소자 형성방법.
  4. 제1항에 있어서,
    상기 반도체 기판과 동일한 물질은,
    폴리 실리콘 물질인 것을 특징으로 하는 반도체 소자 형성방법.
  5. 제1항 또는 제4항에 있어서,
    상기 반도체 기판과 동일한 물질은,
    상기 절연 구조체를 구비한 상기 반도체 기판 전면 상에 50~150nm의 높이로 증착되는 것을 특징으로 하는 반도체 소자 형성방법.
  6. 제1항에 있어서,
    상기 절연 구조체는,
    50~100nm의 폭, 250~600nm의 높이를 갖는 라인 형태로 형성되는 것을 특징으로 하는 반도체 소자 형성방법.
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Citations (4)

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US4885618A (en) * 1986-03-24 1989-12-05 General Motors Corporation Insulated gate FET having a buried insulating barrier
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