KR20030056891A - 반도체소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 본 발명에 따른 반도체 소자의 제조방법은, 반도체기판내에 활성영역과 비활성영역을 한정하는 소자분리막 을 형성하는 단계; 상기 반도체기판의 활성영역상에 게이트산화막과 게이트를 형성하는 단계; 게이트를 포함한 전체 구조의 상면에 저압실리콘산화막을 형성하는 단계; 상기 저압실리콘 산화막을 산화질소 아닐링하는 단계; 상기 저압실리콘 산화막을 포함한 전체 구조의 상면에 질화막을 형성한후 이를 선택적으로 제거하여 상기 게이트측벽에 스페이서를 형성하는 단계; 상기 스페이서 양측아래의 반도체 기판내에 소오스 및 드레인을 형성하는 단계; 상기 소오스 및 드레인상에 자기정렬 실리사이드막을 형성하는 단계; 및 상기 자기정렬 실리사이드막을 포함한 전체 구조의 상면에 실리콘질화막을 형성하는 단계를 포함하여 구성된다.

Description

반도체소자의 제조방법{Method for fabricating semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 실리사이드 저항의 증가를 억제하고 핫캐리어에 대한 저항성을 개선하기 위해 질화막과 저온실리콘질화막을 이용한 메모리소자의 제조방법에 관한 것이다.
종래기술에 따른 반도체소자의 제조방법을 도 1 내지 6을 참조하여 설명하면 다음과 같다.
도 1 내지 도 6은 종래기술에 따른 반도체소자의 제조방법을 설명하기 위한 공정별 단면도이다.
종래기술에 따른 반도체소자의 제조방법은, 도 1에 도시된 바와같이, 소자격리를 위해 소자분리공정(STI: shallow trench isolation)을 진행하여 후 반도체기판(1)내에 소자분리막(3)을 형성한후 P웰 및 N웰 공정을 진행하여 상기 반도체기판(1)내에 상기 소자분리막(3)을 경계로 P웰(5) 및 N웰(7)을 형성한다.
그다음, 트랜지스터의 문턱전압조절을 위한 이온주입 및 아닐링공정을 진행한다.
이어서, 도 2에 도시된 바와같이, 트랜지스터의 게이트를 형성하기 위해 반도체기판(1)상에 산화막과 다결정실리콘을 적층한후 마스킹 및 식각공정을 통해 상기 다결정실리콘과 산화막을 패터닝하여 산화막(7)과 게이트(9)을 형성한다.
그다음, 도 3에 도시된 바와같이, 식각공정시에 발생하는 플라즈마 데미지 등을 제거하기 위해 산소분위기의 아닐링공정을 진행하여 얇은 산화막(13)을 성장시킨 다음, 핫캐리어의 특성을 개선하기 위해 NMOS 트랜지스터용 마스킹공정을 진행하여 아세닉(As) 이온주입공정을 실시하여 LDD영역(15a)을 형성한후, 2개의 게이트산화막을 사용하는 소자의 경우, 또다른 마스킹 작업을 실시한후 인과 질소이온주입공정을 진행한다.
이어서, PMOS 트랜지스터용 마스킹 작업을 진행하여 보론을 이온주입하여 LDD영역(15b)을 형성한다.
그다음, 도 4에 도시된 바와같이, 저압 실리콘산화막(LP-TEOS)과 실리콘 질화막(Si3N4)을 증착한후 이방성식각하여 상기 게이트(11)측면에 측벽스페이서 (17)를 형성한다.
이어서, 트랜지스터의 소오스 및 드레인 마스킹 작업을 실시한후 이온주입을 실시하여 소오스 및 드레인(19)을 형성하고 이어 RTA 아닐링 공정을 진행한다.
그다음, 도 5에 도시된 바와같이, 상기 게이트(9)의 표면 및 소오스 및 드레인(19)의 표면에 코발트실리사이드막(21)을 형성한후 보더리스 콘택(borderless contact)을 위한 실리콘질화막(23)을 증착한다.
이어서, 이후 층간절연막과 평탄화, 콘택마스킹 및 식각공정 그리고 배선공정을 진행하여 반도체소자의 제조공정을 완료한다.
그러나, 상기와 같은 종래기술에 따른 반도체소자의 제조방법에 있어서는 다음과 같은 문제점들이 있다.
종래기술에 의하면, 코발트 실리사이드막 형성시에 코발트이온의 확산 및 기판의 실리콘이온이 스페이서 측면부위로 침투하여 실리사이드가 측면에 성장하여 소자간 합선 등의 문제를 발생시킨다.
또한, 아이솔레이션 영역의 절연막이 스페이서 형성 공정시의 식각과 세정공정에 의해 식각되어 이이솔레이션 경계부위의 활성영역이 노출되어 소자에 영향을 미치는 누설전류가 발생한다.
그리고, 상기 아이솔레이션 경계부위에서 실리사이드 형성공정시에 생성된 실리사이드로 인해 소자의 누설전류가 더 증가되는 문제점을 안고 있다.
더욱이, 실리사이드 형성후 보더리스 콘택 공정을 위한 실리콘질화막 증착시에 스페이서측면부위에서 형성된 실리사이드로 인해 도 6에서의 "B"와 같이 실리콘질화막이 이상하게 증착되는 문제가 발생한다.
한편, 소자의 드레인 가장자리 부위에서 유발되는 핫 캐리어로 인한 소자문턱전압 변화 등의 문제점이 발생하게 된다. 더욱이 이러한 문제를 개선하기 위해 적용하는 질소이온주입방법은 주입된 질소이온이 후속열공정에서 외부확산이 심하게 일어나므로 인해 핫캐리어에 대한 저항성 개선이 크게 되지 않는다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 실리사이드 저항의 증가를 억제하고 핫캐리어에 대한 저항성을 개선시킬 수 있는 반도체소자의 제조방법을 제공함에 그 목적이 있다.
도 1 내지 도 6은 종래기술에 따른 반도체소자의 제조방법을 설명하기 위한 공정별 단면도.
도 7 내지 도 12은 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정별 단면도.
[도면부호의설명]
31 : 반도체기판 33 : 소자분리막
35 : P 웰 37 : N 웰
39 : 게이트산화막 41 : 게이트
43 : 저압실리콘산화막 45a, 45b : LDD영역
47 : 질화산화막 49 : 스페이서
51 : 소오스 및 드레인 53 : 실리사이드막
55 : 실리콘질화막
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은, 반도체기판내에 활성영역과 비활성영역을 한정하는 소자분리막을 형성하는 단계; 상기 반도체기판의 활성영역상에 게이트산화막과 게이트를 형성하는 단계; 게이트를 포함한 전체 구조의 상면에 저압실리콘산화막을 형성하는 단계; 상기 저압실리콘 산화막을 산화질소 아닐링하는 단계; 상기 저압실리콘산화막을 포함한 전체 구조의상면에 질화막을 형성한후 이를 선택적으로 제거하여 상기 게이트측벽에 스페이서 를 형성하는 단계; 상기 스페이서 양측아래의 반도체기판내에 소오스 및 드레인을 형성하는 단계; 상기 소오스 및 드레인상에 자기정렬 실리사이드막을 형성하는 단계; 및 상기 자기정렬 실리사이드막을 포함한 전체 구조의 상면에 실리콘질화막을 형성하는 단계를 포함하여 구성되는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 반도체소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 7 내지 도 12은 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도이다.
본 발명의 일실시예에 따른 반도체소자의 제조방법은, 도 7에 도시된 바와같이, 먼저 소자격리를 위해 소자분리공정(STI: shallow trench isolation)을 진행하여 후 반도체기판(31)내에 소자분리막(33)을 형성한후 P웰 및 N웰 공정을 진행하여 상기 반도체기판(31)내에 상기 소자분리막(33)을 경계로 P웰(35) 및 N웰(37)을 형성한다.
그다음, 트랜지스터의 문턱전압조절을 위한 이온주입 및 아닐링공정을 진행한다.
이어서, 도 8에 도시된 바와같이, 트랜지스터의 게이트를 형성하기 위해 반도체기판(31)상에 산화막과 다결정실리콘을 적층한후 마스킹 및 식각공정을 통해 상기 다결정실리콘과 산화막을 패터닝하여 산화막(39)과 게이트(41)을 형성한다.
그다음, 도 9에 도시된 바와같이, 식각공정시에 발생하는 플라즈마 데미지 등을 제거하기 위해 산소분위기의 아닐링공정을 진행한후 핫캐리어의 특성을 개선하기 위해 NMOS 트랜지스터용 마스킹공정을 진행하여 아세닉(As) 이온주입공정을 실시하여 LDD영역(45a)을 형성한후, PMOS 트랜지스터용 마스킹 작업을 진행하여 보론을 이온주입하여 LDD영역(45b)을 형성한다.
이어서, 도 10에 도시된 바와같이, 저압실리콘산화막(LP-TEOS)(43)을 증착한후 산화질소분위기에서 아닐링하여 질화된 산화막(47)을 저압실리콘산화막 아랫부분, 그리고, 아이솔레이션 경계부위에 성장시킨다.
그다음, 실리콘 질화막(Si3N4)을 증착한후 상기 실리콘질화막과 저압실리콘산화막 및 질화산화막을 식각하여 상기 게이트(41)측면에 측벽스페이서 (49)를 형성한다.
이어서, 트랜지스터의 소오스 및 드레인 마스킹 작업을 실시한후 이온주입을 실시하여 소오스 및 드레인(51)을 형성하고 이어 RTA 아닐링 공정을 진행하여 소오스 및 드레인(51)에 주입된 이온들을 활성화시킨다.
그다음, 도면에는 도시하지 않았지만, 코발트 자기정렬 실리사이드를 형성하기 위해 기판위의 잔존산화막을 제거한다음 코발트, 탈륨을 증착한다.
이어서, 도 11에 도시된 바와같이, 1차 열처리공정을 진행하여 상기 게이트 (41)의 표면 및 소오스 및 드레인(51)의 표면에 코발트실리사이드막(53)을 형성한다.
그다음, 코발트실리사이드막(53) 형성후 잔류물을 제거하고 2차 열처리 공정을 진행한후 보더리스 콘택(borderless contact)을 위한 실리콘질화막(55)을 600 내지 700 ℃ 저온 대역에서 증착한다.
이어서, 이후 층간절연막과 평탄화, 콘택마스킹 및 식각공정 그리고 배선공정을 진행하여 반도체소자의 제조공정을 완료한다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 제조방법에 있어서는 다음과 같은 효과가 있다.
본 발명에 따른 반도체소자의 제조방법에 의하면, 스페이서의 질화산화막 성장으로 실리콘과 안정된 결합을 하여 코발트 이온의 채널영역에서의 측면 확산을 방지하여 코발트 실리사이드의 측면성장을 막을 수 있어 측면성장에 의한 트랜지스터의 누설전류, 문턱전압의 변동 등을 방지할 수 있다.
또한, 스페이서의 저압방식으로 증착된 실리콘산화막을 질화시켜 안정된 막을 형성하므로써 코발트 등과 산소의 결합을 방지하여 디펙트 형성을 막을 수 있다.
그리고, 기존에 실리콘기판의 활성영역과 이이솔레이션의 경계부위의 절연막의 식각으로 인해 실리사이드가 형성되므로써 누설전류가 발생되는 등 소자의 신뢰성이 저하되었지만, 본 발명에서는 질화된 산화막을 적용하므로써 아이솔레이션 경계부위에서의 실리사이드 형성을 방지하므로써 이러한 문제를 해결할 수 있다.
더욱이, 스페이서의 실리콘질화막을 질화시키므로써 실리콘질화막 증착 결함 생성을 막을 수 있다. 이후, 평탄화절연막을 증착하고 평탄화작업시 두께 측정의불안정과, 배선 공정을 위한 콘택 마스킹 작업시, 마스킹 불량 문제를 해결할 수 있다. 이로인해, 콘택 식각시 식각이 제대로 되지 않아 콘택저항을 증가시키는 문제점을 해결할 수 있다.
또한, 스페이서의 산화막을 질화시키므로써 소오스 및 드레인 경계부위에 성장된 질화막이 핫캐리어의 게이트산화막내로의 침투를 막게 되어 핫캐리어 특성을 개선시킬 수 있다.
따라서, 저온대역의 실리콘질화막을 적용하므로써 실리사이드된 콘택의 저항을 감소시킬 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (4)

  1. 반도체기판내에 활성영역과 비활성영역을 한정하는 소자분리막을 형성하는 단계;
    상기 반도체기판의 활성영역상에 게이트산화막과 게이트를 형성하는 단계;
    게이트를 포함한 전체 구조의 상면에 저압실리콘산화막을 형성하는 단계;
    상기 저압실리콘산화막을 산화질소 아닐링하는 단계;
    상기 저압실리콘산화막을 포함한 전체 구조의 상면에 질화막을 형성한후 이를 선택적으로 제거하여 상기 게이트측벽에 스페이서를 형성하는 단계;
    상기 스페이서 양측아래의 반도체기판내에 소오스 및 드레인을 형성하는 단계;
    상기 소오스 및 드레인상에 자기정렬 실리사이드막을 형성하는 단계; 및
    상기 자기정렬 실리사이드막을 포함한 전체 구조의 상면에 실리콘질화막을 형성하는 단계를 포함하여 구성되는 것을 특징으로하는 반도체소자의 제조방법.
  2. 제1항에 있어서, 상기 산화질소 아닐링공정에 의해 상기 저압실리콘산화막의 밑부분 및 소자분리막의 경계부분에 질화산화막이 형성되는 것을 특징으로하는 반도체소자의 제조방법.
  3. 제2항에 있어서, 상기 질화산화막을 형성하기 위한 산화질소 아닐링공정은상기 저압실리콘산화막을 산화질소로 700 내지 900 ℃ 온도조건하에서 질화시키는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제1항에 있어서, 상기 실리콘질화막은 600 내지 700 ℃온도에서 형성한 저압실리콘질화막인 것을 특징으로하는 반도체소자의 제조방법.
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* Cited by examiner, † Cited by third party
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KR101133518B1 (ko) * 2005-06-29 2012-04-05 매그나칩 반도체 유한회사 반도체 소자 및 반도체 소자 제조방법

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