KR20030095445A - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 고속 동작이 가능한 소자를 제조할 수 있는 반도체 소자의 제조방법에 관한 것으로, 반도체 기판상에 패드 산화막과 패드 질화막을 형성하는 단계; 상기 기판상에 소자 분리막을 형성하는 단계; 상기 기판에 웰을 형성하는 단계; 상기 기판상에 순 NO 어닐링 처리에 의하여 게이트 산화막을 형성하는 단계; 상기 게이트 산화막상에 도핑된 다결정실리콘으로 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측면 아래의 기판에 저농도 드레인(LDD)을 형성하는 단계; 상기 게이트 전극 양측면에 스페이서를 형성하는 단계; 상기 스페이서를 구비한 게이트 전극 양측면 아래의 기판에 소오스/드레인을 형성하는 단계; 및 상기 게이트 전극 상부 및 상기 소오스/드레인 상부에 니켈-자기정렬규화물층을 형성하는 단계를 포함하며, 게이트 산화막 형성시 순 NO 어닐링(pure NO annealing)만 처리함으로써 기판과 게이트 산화막간 계면의 질소층 두께 증가로 인한 소자 특성 열화 현상을 방지할 수 있다. 또한, 게이트 산화막 형성후 다결정실리콘을 증착하고 니켈-자기정렬규화물을 형성함으로써 비저항이 감소하며, 특히 PMOS 비저항이 현저하게 감소된다. 따라서, 콘택 저항을 줄임과 동시에 배선의 RC 지연 감소에도 기여하여 고속 동작 소자를 구현할 수 있는 효과가 있는 것이다.

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 콘택 저항과 RC 지연을 감소시켜 고속 동작이 가능한 반도체 소자의 제조방법에 관한 것이다.

주지된 바와 같이 종래 기술에 따른 반도체 소자의 제조방법은 소자분리막 형성, 웰 형성, 게이트 산화막 형성, 게이트 전극 형성, LDD(lightly doped drain) 형성, 게이트 스페이서 형성, 소오스/드레인 형성 순으로 진행한다.

이때, 콘택 저항을 줄이기 위하여 게이트 전극 상부 및 소오스/드레인 상부에 코발트(Co)-자기정렬규화물(salicide)을 증착한다.

그러나, 종래 기술에 따른 반도체 소자의 제조방법에 있어서는 다음과 같은 문제점이 있다.

종래 기술에 있어서는, 게이트 산화막을 습식산화(wet oxidation) 또는 습식산화 및 NO 어닐링(annealing)을 인시튜(in-situ)로 실시하여 형성하였다. 하지만, 게이트 산화막 두께가 점점 얇아지게 되면서 일반적인 노(furnace)에서는 구현하는데 한계가 있었다. 또한, 실리콘 기판과 게이트 산화막간의 계면에 질소층이 형성되어 특히 PMOS 에서의 붕소 침투(boron penetration), 문턱전압 전이(Vt shift), 이동도 열화(mobility degradation), 핫 캐리어 주입(hot carrier injection) 현상 등으로 소자 특성 및 신뢰성에 악영향을 미치는 문제점이 있었다.

그리고, 게이트 전극 물질인 순수한 다결정실리콘(undoped poly silicon) 증착 두께가 점점 얇아지게 되면서 코발트-자기정렬규화물 형성시 비저항(Rs)을 낮추는데 한계가 있었다. 이에 따라, 콘택 저항 및 RC 지연의 증가를 야기시켜 고속 동작을 구현하는데 많은 문제점이 있었다.

이에, 본 발명은 상기한 종래 기술상의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 순수 NO 어닐링으로 게이트 산화막을 형성하고, 도핑된 다결정실리콘으로 게이트 전극을 형성함으로써 콘택저항을 줄이고 RC 지연을 감소시켜 고속 동작이 가능한 반도체 소자의 제조방법을 제공함에 있다.

도 1 내지 도 7은 본 발명에 따른 반도체 소자의 제조방법을 도시한 공정별 단면도.

* 도면의 주요부분에 대한 부호의 설명 *

10; 반도체 기판20; 패드 산화막]

30; 패드 질화막50; 소자분리막

70; 웰80,80a; 게이트 산화막

90,90a; 질소층100; 도핑된 다결정실리콘층

100a; 게이트 전극120; 저농도 드레인

130; 스페이서140; 제1포토레지스트 패턴

145; 제2포토레지스트 패턴150; 소오스/드레인

160; 니켈-자기정렬규화물층

상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판상에 패드 산화막과 패드 질화막을 형성하는 단계; 상기 기판상에 소자 분리막을 형성하는 단계; 상기 기판에 웰을 형성하는 단계; 상기 기판상에 순 NO 어닐링 처리에 의하여 게이트 산화막을 형성하는 단계; 상기 게이트 산화막상에 도핑된 다결정실리콘으로 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측면 아래의 기판에 저농도 드레인(LDD)을 형성하는 단계; 상기 게이트 전극 양측면에 스페이서를 형성하는 단계; 상기 스페이서를 구비한 게이트 전극 양측면 아래의 기판에 소오스/드레인을 형성하는 단계; 및 상기 게이트 전극 상부 및 상기 소오스/드레인 상부에 니켈-자기정렬규화물층을 형성하는 단계를 포함하는 것을 특징으로 한다.

본 발명에 의하면, 게이트 산화막 형성시 순 NO 어닐링(pure NO annealing)만 처리함으로써 기판과 게이트 산화막간 계면의 질소층 두께 증가로 인한 소자 특성 열화 현상을 방지할 수 있고, 게이트 산화막 형성후 다결정실리콘을 증착하고 니켈-자기정렬규화물을 형성함으로써 비저항을 감소시킬 수 있다. 따라서, 콘택 저항을 줄임과 동시에 배선의 RC 지연이 감소된다.

이하, 본 발명에 따른 반도체 소자의 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.

도 1 내지 도 7은 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.

본 발명에 따른 반도체 소자의 제조방법은, 도 1에 도시된 바와 같이, 먼저 반도체 기판(10) 상면에 약 100Å 두께의 패드 산화막(20)과 약 1,500Å 두께의 패드 질화막(30)을 형성한다.

그런다음, 도 2에 도시된 바와 같이, 마스크 공정으로 상기 패드 질화막(30)과 패드 산화막(20)을 선택적으로 제거한다. 이후, 패터닝된 패드 질화막(30a)과 패드 산화막(20a)을 마스크로 하는 선택적 식각 공정과 고밀도 플라즈마 옥사이드(HDP Oxide) 증착 공정으로 소자분리막(50)을 형성한다.

이어서, 도 3에 도시된 바와 같이, 상기 패드 질화막(30a)과 패드 산화막(20a)을 제거한다. 계속하여 역행성 웰 임플란트(retrograde well implant)와 같은 이온주입 공정을 실시하여 상기 기판(10)내에 웰(70)을 형성한다.

그다음, 도 4에 도시된 바와 같이, 상기 기판(10)상에 순 NO 어닐링(pure NO annealing) 처리에 의하여 게이트 산화막(80)을 형성한다. 이때, 상기 순 NO 어닐링 처리는 800℃ 온도에서 10분 동안 900 sccm의 유동량 조건으로 진행한다. 상기 순 NO 어닐링 처리에 의하면 상기 게이트 산화막(80)과 기판(10) 사이의 계면에는 붕소 침투(boron penetration), 문턱전압 변이(Vt shift), 이동도 열화(mobility degradation)을 방지하고 핫 캐리어 주입(hot carrier injection)을 억제하기에 충분한 두께를 가진 질소층(90)이 형성된다.

그다음, 상기 게이트 산화막(80) 전면상에 게이트 전극을 형성하기 위하여 약 1,500Å 두께의 도핑된 다결정실리콘층(100;doped poly silicon)을 인시튜(in-situ)로 증착한다. 도핑된 다결정실리콘으로 게이트 전극을 형성하게 되면 후속공정에서 형성되는 자기정렬규화물(salicide;self-aligned silicide) 두께가 증가하여 특히 PMOS에서의 비저항(Rs)이 크게 낮추어진다.

이어서, 도 5에 도시된 바와 같이, 마스크 공정을 진행하여 패터닝된 질소층(90a)과 게이트 산화막(80a)상에 도핑된 다결정실리콘(doped poly silicon)으로 구성된 게이트 전극(100a)을 형성한다. 그다음, 상기 게이트 전극(100a) 형성시 사용된 제1포토레지스트 패턴(140)을 마스크로 하는 P^_(또는 N^_) 이온주입 공정으로 상기 게이트 전극(100a) 양측면 아래의 기판(10)에 얕은 접합영역(shallow junction)인 저농도 드레인(120)을 형성한다.

상기 제1포토레지스트 패턴(140)을 제거하지 하지 아니하고 이를 저농도 드레인(120) 형성용 마스크로 이용하는 것은 도핑된 다결정실리콘으로 구성된 게이트 전극(100a)에 이온이 주입되지 않도록 하기 위해서이다.

그다음, 도 6에 도시된 바와 같이, 상기 제1포토레지스트 패턴(140)을 제거하고 상기 게이트 전극(100a) 양측면에 스페이서(130)를 형성한다. 계속하여, 상기 스페이서(130) 형성시 사용하던 상기 게이트 전극(100a)상의 제2포토레지스트 패턴(145)과 스페이서(130)를 마스크로 하는 P⁺(또는 N⁺) 이온주입 공정으로 상기 게이트 전극(100a) 양측면 아래의 기판(10)에 소오스/드레인(150)을 형성한다.

이 경우에도 도핑된 다결정실리콘으로 구성된 게이트 전극(100a)에 이온이 주입되지 않도록 하기 위해서 제2포토레지스트 패턴(145)를 제거하지 하지 아니하고 이를 마스크로 이용한다.

이어서, 도 7에 도시된 바와 같이, 상기 제2포토레지스트 패턴(145)을 제거하고 상기 게이트 전극(100a) 상부와 소오스/드레인(150) 상부 각각에 니켈-자기정렬규화물층(160)을 형성한다.

상기 니켈-자기정렬규화물층(160)은 콘택저항과 RC 지연을 줄이기 위한 것으로, 도핑된 다결정실리콘으로 된 게이트 전극(100a)위에 니켈-자기정렬규화물층(160)을 형성하는 것이 응집현상(thermal agglomeration)이 적게 된다.

본 발명의 원리와 정신에 위배되지 않는 범위에서 여러 실시예는 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 뿐만 아니라 용이하게 실시할 수 있다. 따라서, 본원에 첨부된 특허청구범위는 이미 상술된 것에 한정되지 않으며, 하기 특허청구범위는 당해 발명에 내재되어 있는 특허성 있는 신규한 모든 사항을 포함하며, 아울러 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해서 균등하게 처리되는 모든 특징을 포함한다.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조방법에 있어서는 다음과 같은 효과가 있다.

본 발명에 있어서는, 게이트 산화막 형성시 순 NO 어닐링(pure NOannealing)만 처리함으로써 기판과 게이트 산화막간 계면의 질소층 두께 증가로 인한 소자 특성 열화 현상을 방지할 수 있다.

또한, 게이트 산화막 형성후 다결정실리콘을 증착하고 니켈-자기정렬규화물을 형성함으로써 비저항이 감소하며, 특히 PMOS 비저항이 현저하게 감소된다. 따라서, 콘택 저항을 줄임과 동시에 배선의 RC 지연 감소에도 기여하여 고속 동작 소자를 구현할 수 있는 효과가 있다.

Claims (6)

1. 반도체 기판상에 패드 산화막과 패드 질화막을 형성하는 단계;

   상기 기판상에 소자 분리막을 형성하는 단계;

   상기 기판에 웰을 형성하는 단계;

   상기 기판상에 순 NO 어닐링 처리에 의하여 게이트 산화막을 형성하는 단계;

   상기 게이트 산화막상에 도핑된 다결정실리콘으로 게이트 전극을 형성하는 단계;

   상기 게이트 전극 양측면 아래의 기판에 저농도 드레인(LDD)을 형성하는 단계;

   상기 게이트 전극 양측면에 스페이서를 형성하는 단계;

   상기 스페이서를 구비한 게이트 전극 양측면 아래의 기판에 소오스/드레인을 형성하는 단계; 및

   상기 게이트 전극 상부 및 상기 소오스/드레인 상부에 니켈-자기정렬규화물층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
2. 제1항에 있어서,

   상기 순 NO 어닐링 처리는 800℃ 온도에서 10분 동안 900 sccm의 유동량 조건으로 진행되는 것을 특징으로 하는 반도체 소자의 제조방법.
3. 제1항에 있어서,

   상기 저농도 드레인(LDD)을 형성하는 단계는, 상기 도핑된 다결정실리콘으로 형성된 게이트 전극에 이온이 주입되지 않도록 상기 게이트 전극상의 포토레지스트를 마스크로 하여 이온주입 공정을 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
4. 제1항에 있어서,

   상기 소오스/드레인을 형성하는 단계는, 상기 도핑된 다결정실리콘으로 형성된 게이트 전극에 이온이 주입되지 않도록 상기 게이트 전극상의 포토레지스트와 게이트 스페이서를 마스크로 하여 이온주입 공정을 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
5. 제1항에 있어서,

   상기 패드 산화막은 100Å 두께로 증착되고, 상기 패드 질화막은 1500Å 두께로 증착되는 것을 특징으로 하는 반도체 소자의 제조방법.
6. 제1항에 있어서,

   상기 도핑된 다결정실리콘은 1,500Å 두께로 증착되는 것을 특징으로 하는 반도체 소자의 제조방법.