KR20000066158A - 반도체 소자의 게이트 전극 및 샐리사이드 콘택 형성 방법 - Google Patents

반도체 소자의 게이트 전극 및 샐리사이드 콘택 형성 방법 Download PDF

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Abstract

반도체 소자의 게이트 전극 열화를 방지함과 동시에 코발트 실리사이드를 균일하게 형성하기 위하여, 소자 분리 영역이 정의된 실리콘웨이퍼에 게이트 산화막과 비정질 실리콘으로 게이트 전극을 형성한 후, 실리콘웨이퍼를 열산화하여 게이트 전극 외벽 및 실리콘웨이퍼 표면에 희생산화막을 형성한다. 그리고, 게이트 측벽 스페이서를 형성하고, 실리콘웨이퍼를 습식 세정하여 게이트 전극 상부 및 드러난 실리콘웨이퍼 상부의 희생산화막을 제거한다. 이후, UHV 화학 기상 증착으로 게이트 전극 상부 및 드러난 실리콘웨이퍼 상부에 P형 또는 N형 도펀트가 도핑된 비정질 실리콘을 증착한 후, 스퍼터링에 의해 실리콘웨이퍼 전면에 코발트층을 형성하고, 급속 열처리하여 콘택 샐리사이드를 위한 코발트 실리사이드를 형성함과 동시에 비정질 실리콘에 도핑된 도펀트의 확산 및 활성화에 의해 게이트 전극 및 소스/드레인을 형성한다. 따라서, 게이트 전극을 그레인 바운드리가 없는 비정질 실리콘으로 형성함으로써 게이트 전극에 가해지는 전계가 균일하게 되어 게이트 열화를 방지할 수 있으며, 비정질 실리콘과 코발트의 계면 반응에 의해 코발트 실리사이드를 형성하므로 균일한 실리사이드를 형성할 수 있다.

Description

반도체 소자의 게이트 전극 및 샐리사이드 콘택 형성 방법{METHOD FOR FORMING GATE ELECTRODE AND SALICIDE CONTACT OF SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자를 제조하는 공정에 관한 것으로, 더욱 상세하게는 반도체 소자의 게이트 전극 및 콘택(contact)에 있어서의 쇼트키(shottky) 저항을 저감하기 위한 샐리사이드 콘택을 형성하는 방법에 관한 것이다.
일반적으로 상보형 모스 구조의 전계 효과 트랜지스터에서 게이트 전극으로서 폴리 실리콘이 이용되고 있는 데, 폴리 실리콘 전극에서의 그레인 바운드리(grain boundary)는 게이트 구동시에 폴리 그레인과 그레인 바운드리의 고유 저항차에 의해 전계가 불균일하게 작용하게 되므로 게이트 열화의 원인이 된다.
한편, 전계 효과 트랜지스터 구동 회로의 콘택부의 저항을 낮추기 위하여 티타늄 실리사이드(TiSi2) 형성 기술이 이용되고 있다.
그러나, 반도체 소자의 미세화에 따른 폴리 배선 폭과 콘택부의 면적 감소 등에 반하여 티타늄 실리사이드의 형성은 무척 어렵게 되므로 반도체 소자의 미세화에 한계가 있다. 따라서 최근에는 티타늄(Ti) 대신에 코발트(Co)로써 실리사이드를 형성하는 기술이 개발되고 있으나 코발트 실리사이드(CoSi2) 형성에도 여러가지 결점이 존재한다.
특히, 코발트층과 실리콘웨이퍼의 계면의 평탄화 정도에 민감하게 반응한다. 즉, 코발트 실리사이드 형성시 하부 실리콘웨이퍼의 실리콘 그레인 사이즈에 응집 현상(agglomeration) 등이 발생하여 코발트 실리사이드가 균일하게 생성되지 않으므로 콘택부의 저항 편차폭이 커지는 문제점이 발생한다.
그리고, 최근에는 반도체 소자의 축소화에 따라서 얕은 접합(shallow junction)의 필요성이 요구되고 있으며, 이에 따라 고농도의 서브(sub)-KeV 영역의 이온 주입이 가능하여야 하나, 현재로서는 이온 주입 장비의 한계가 존재한다. 더욱이 이온 주입 후, 이온 주입된 도펀트의 활성화를 위한 어닐(anneal) 동안의 TED(transient enhanced diffusion) 발생이 문제점으로 대두되고 있다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 그 목적은 반도체 소자의 게이트 전극 열화를 방지함과 동시에 콘택부의 쇼트키 저항을 저감하기 위한 코발트 실리사이드를 균일하게 형성하기 위한 샐리사이드 콘택 형성 방법을 제공하는 데 있다.
도 1a 내지 도 1e는 본 발명에 따라 상보형 모스 트랜지스터의 게이트 전극 및 샐리사이드를 형성하는 공정을 개략적으로 도시한 실리콘웨이퍼의 단면도이다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 소자 분리 영역이 정의된 실리콘웨이퍼에 게이트 산화막과 비정질 실리콘으로 게이트 전극을 형성한 후, 실리콘웨이퍼를 열산화하여 게이트 전극 외벽 및 실리콘웨이퍼 표면에 희생산화막을 형성한다. 그리고, 게이트 전극 측벽에 측벽 스페이서를 형성한 후, 실리콘웨이퍼를 습식 세정하여 게이트 전극 상부 및 드러난 실리콘웨이퍼 상부의 희생산화막을 제거한다.
이후, UHV(ultra high vacuum) 화학 기상 증착으로 게이트 전극 상부 및 드러난 실리콘웨이퍼 상부에 P형 또는 N형 도펀트가 도핑된 비정질 실리콘을 증착한다. 이때, UHV 화학 기상 증착은 1mmTorr 내지 100mmTorr 압력, 600℃ 내지 650℃ 온도 조건에서 실시하는 것이 바람직하다. 그리고, UHV 화학 기상 증착 중, 인 시투 공정으로 비정질 실리콘에 P형 또는 N형 도펀트를 도핑하는 것이 바람직하다.
이후, 실리콘웨이퍼 전면에 코발트를 스퍼터링하여 코발트층을 형성하고, 실리콘웨이퍼를 급속 열처리하여 콘택 샐리사이드를 위한 코발트 실리사이드를 형성함과 동시에 비정질 실리콘에 도핑된 도펀트의 확산 및 활성화에 의해 게이트 전극 및 소스/드레인을 형성한다.
이때, 급속 열처리에 의한 콘택 샐리사이드 및 게이트 전극, 소스/드레인 형성을 위하여 바람직하게는, 먼저, 실리콘웨이퍼를 600℃ 이하의 온도로 1차 급속 열처리하여 코발트 실리사이드(CoSi)를 형성하고, 코발트 실리사이드(CoSi) 형성에 이용되지 않고 잔류하는 코발트층을 제거한다. 그리고, 실리콘웨이퍼를 750℃ 이상의 온도로 2차 급속 열처리하여 코발트 실리사이드(CoSi)를 상 변이하여 안정한 코발트 실리사이드(CoSi2)를 형성함과 동시에 비벙질 실리콘에 도핑된 도펀트를 확산 및 활성화시킴으로써 게이트 전극 및 소스/드레인을 형성한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.
도 1a 내지 도 1e는 본 발명에 따라 상보형 모스 트랜지스터의 게이트 전극 및 샐리사이드를 형성하는 공정을 개략적으로 도시한 실리콘웨이퍼의 단면도이다.
먼저 도 1a에 도시한 바와 같이, 필드 산화막이나 트렌치에 의해 소자 분리 영역(2)을 정의하였으며, 각 소자 영역에 선택적 이온 주입을 통해 P모스 영역과 N모스 영역을 각각 정의한 실리콘웨이퍼(1)를 열산화하여 각 모스 영역 실리콘웨이퍼 상부에 게이트 산화막(3)을 각각 형성한다. 그리고, 실리콘웨이퍼(1) 전면에 비정질 실리콘층을 증착한 후, 게이트 패턴이 형성된 마스크로 비정질 실리콘층 및 게이트 산화막을 패터닝(patterning)하여 P모스 영역과 N모스 영역에 각각 비정질 실리콘의 P모스 게이트 패턴(4)과 N모스 게이트 패턴(5)을 형성한다. 이후, 실리콘웨이퍼(1)를 열산화하여 각 게이트 패턴 외벽 및 실리콘웨이퍼 표면에 희생 산화막(6)을 형성하고, 각 게이트 패턴(4)(5)의 측벽에 측벽 스페이서(7)를 형성한다.
그 다음 도 1b에 도시한 바와 같이, P모스 영역만 드러나도록 N모스 영역을 마스킹하는 마스크 패턴(8)을 형성하고, 실리콘웨이퍼(1)를 습식 세정(wet cleaning)하여 드러난 희생 산화막을 제거함으로써 P모스 게이트 패턴(4) 상부의 비정질 실리콘 및 P모스 영역의 소스/드레인이 형성될 실리콘웨이퍼의 표면이 드러나도록 한다. 그리고, UHV(ultra high vacuum) 화학 기상 증착(CVD ; chemical vapor deposition)으로 P모스 게이트 패턴(4) 상부 및 P모스 영역의 드러난 실리콘웨이퍼 상부에 비정질 실리콘(9)를 증착한다. 이때, UHV 화학 기상 증착은 1mmTorr 내지 100mmTorr 정도의 압력, 600℃ 내지 650℃ 정도의 온도에서 실시한다. 그리고, UHV 화학 기상 증착에 의한 비정질 실리콘(9)의 증착시, 인 시투(IN-SITU) 공정으로 보론과 같은 P형 도펀트(dopant)를 비정질 실리콘에 도핑(doping)한다.
그 다음 도 1c에 도시한 바와 같이, N모스 영역을 마스킹하는 마스크 패턴을 제거하고, 재차 N모스 영역만 드러나도록 P모스 영역을 마스킹하는 마스크 패턴(10)을 형성하고, 실리콘웨이퍼(1)를 습식 세정하여 드러난 희생 산화막을 제거함으로써 N모스 게이트 패턴(5) 상부의 비정질 실리콘 및 N모스 영역의 소스/드레인이 형성될 실리콘웨이퍼의 표면이 드러나도록 한다. 그리고, UHV 화학 기상 증착으로 N모스 게이트 패턴(5) 상부 및 N모스 영역의 드러난 실리콘웨이퍼 상부에 비정질 실리콘(11)을 증착한다. 이때, UHV 화학 기상 증착은 1mmTorr 내지 100mmTorr 정도의 압력, 600℃ 내지 650℃ 정도의 온도에서 실시한다. 그리고, UHV 화학 기상 증착에 의한 비정질 실리콘(11)의 증착시, 인 시투 공정으로 인과 같은 N형 도펀트를 비정질 실리콘(11)에 도핑한다.
그 다음 도 1d에 도시한 바와 같이, P모스 영역을 마스킹하는 마스크 패턴을 제거하고, 실리콘웨이퍼(1) 전면에 코발트(Co)를 스퍼터링(sputtering)하여 코발트층(12)을 형성한다.
그 다음 도 1e에 도시한 바와 같이, 실리콘웨이퍼(1)를 600℃ 이하의 온도에서 급속 열처리(RTA ; rapid thermal anneal)한다. 이때, 코발트층의 코발트는 코발트층 하부의 비정질 실리콘과 반응하여 코발트 실리사이드(CoSi)를 형성하게 된다. 이후, 코발트 실리사이드(CoSi) 형성에 이용되지 않고 잔류하는 코발트층을 제거하고, 코발트 실리사이드(CoSi)를 저저항화하기 위하여 재차 750℃ 이상의 온도에서 실리콘웨이퍼(1)를 급속 열처리한다. 그러면, 코발트 실리사이드(CoSi)는 상 변이되어 안정한 코발트 실리사이드(CoSi2)(13)를 형성하게 되며, 비정질 실리콘에 도핑된 각 도펀트는 각 게이트 패턴(4)(5) 및 실리콘웨이퍼(1)로 확산됨과 동시에 활성화되어 각 모스 영역의 소스/드레인(14)(15)을 형성함과 동시에 저저항화된 P모스 및 N모스 게이트 전극(4)(5)을 형성하게 된다.
이와 같이 본 발명은 반도체 소자의 게이트 전극을 그레인 바운드리가 없는 비정질 실리콘으로 형성함으로써 게이트 전극에 가해지는 전계가 균일하게 되어 게이트 열화를 방지할 수 있으며, 비정질 실리콘과 코발트의 계면 반응에 의해 코발트 실리사이드를 형성하므로 균일한 실리사이드를 형성할 수 있어 콘택에 있어서의 쇼트키 저항을 낮출 수 있을 뿐만 아니라 TED 현상을 방지하여 얕은 접합의 형성이 가능하게 된다.

Claims (6)

  1. 소자 분리 영역이 정의된 실리콘웨이퍼에 게이트 산화막과 비정질 실리콘으로 게이트 전극을 형성한 후, 실리콘웨이퍼를 열산화하여 게이트 전극 외벽 및 실리콘웨이퍼 표면에 희생산화막을 형성하는 단계와;
    상기 게이트 전극 측벽에 측벽 스페이서를 형성한 후, 상기 실리콘웨이퍼를 습식 세정하여 상기 게이트 전극 상부 및 드러난 실리콘웨이퍼 상부의 희생산화막을 제거하는 단계와;
    UHV 화학 기상 증착으로 상기 게이트 전극 상부 및 드러난 실리콘웨이퍼 상부에 P형 또는 N형 도펀트가 도핑된 비정질 실리콘을 증착하는 단계와;
    상기 실리콘웨이퍼 상부에 코발트를 스퍼터링하는 단계와;
    상기 실리콘웨이퍼를 급속 열처리하여 코발트 실리사이드를 형성함과 동시에 상기 비정질 실리콘에 도핑된 도펀트의 확산 및 활성화에 의해 게이트 전극 및 소스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 및 콘택 샐리사이드 형성 방법.
  2. 제 1 항에 있어서, 상기 실리콘웨이퍼를 급속 열처리하여 코발트 실리사이드를 형성함과 동시에 상기 비정질 실리콘에 도핑된 도펀트의 확산 및 활성화에 의해 게이트 전극 및 소스/드레인을 형성하는 단계는,
    상기 실리콘웨이퍼를 1차 급속 열처리하여 코발트 실리사이드(CoSi)를 형성하는 단계와;
    상기 코발트 실리사이드(CoSi)형성에 이용되지 않고 잔류하는 코발트층을 제거하는 단계와;
    상기 실리콘웨이퍼를 2차 급속 열처리하여 코발트 실리사이드(CoSi)를 상 변이하여 안정한 코발트 실리사이드(CoSi2)를 형성함과 동시에 상기 게이트 전극 및 소스/드레인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 및 콘택 샐리사이드 형성 방법.
  3. 제 2 항에 있어서, 상기 1차 급속 열처리는 600℃ 이하의 온도로 실시하는 것을 특징으로 하는 반도체 소자의 게이트 전극 및 콘택 샐리사이드 형성 방법.
  4. 제 3 항에 있어서, 상기 2차 급속 열처리는 750℃ 이상의 온도로 실시하는 것을 특징으로 하는 반도체 소자의 게이트 전극 및 콘택 샐리사이드 형성 방법.
  5. 제 1 항 또는 제 4 항 중 어느 한 항에 있어서, 상기 UHV 화학 기상 증착으로 상기 게이트 전극 상부 및 드러난 실리콘웨이퍼 상부에 P형 또는 N형 도펀트가 도핑된 비정질 실리콘을 증착하는 단계에서,
    상기 UHV 화학 기상 증착은 1mmTorr 내지 100mmTorr 압력, 600℃ 내지 650℃ 온도 조건에서 실시하는 것을 특징으로 하는 반도체 소자의 게이트 전극 및 콘택 샐리사이드 형성 방법.
  6. 제 5 항에 있어서, 상기 UHV 화학 기상 증착에서 인 시투 공정으로 상기 비정질 실리콘에 상기 도펀트를 도핑하는 것을 특징으로 하는 반도체 소자의 게이트 전극 및 콘택 샐리사이드 형성 방법.
KR1019990013040A 1999-04-13 1999-04-13 반도체 소자의 게이트 전극 및 샐리사이드 콘택 형성 방법 KR100315451B1 (ko)

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