KR101039143B1 - ｐ형 폴리게이트 형성방법 및 이를 이용한 듀얼 폴리게이트 형성방법 - Google Patents

ｐ형 폴리게이트 형성방법 및 이를 이용한 듀얼 폴리게이트 형성방법 Download PDF

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Abstract

본 발명의 p형 폴리게이트 형성방법은, n형 영역 및 p형 영역을 갖는 기판 위에서 절연막을 개재하여 n형 불순물이온으로 도핑된 폴리실리콘막을 형성하는 단계와, p형 영역의 폴리실리콘막을 오픈시키는 마스크막패턴을 이용하여 p형 영역의 폴리실리콘막에 p형 불순물이온을 도핑시키는 단계와, SC-1 세정액을 사용하여 폴리실리콘막에 대한 제1 세정을 제1 온도로 제1 시간동안 수행하는 단계와, 제1 세정이 이루어진 폴리실리콘막에 대해 열처리를 수행하여 n형 및 p형 불순물이온을 확산시키는 단계와, 그리고 SC-1 세정액을 사용하여 확산이 이루어진 폴리실리콘막에 대한 제2 세정을 제1 온도보다 높은 제2 온도로 제1 시간보다 긴 제2 시간동안 수행하는 단계를 포함한다.
듀얼 폴리게이트, 폴리디플리션율(PDR), 링오실레이터지연(ROD), 세정

Description

ｐ형 폴리게이트 형성방법 및 이를 이용한 듀얼 폴리게이트 형성방법{Method of forming p-type poly-gate and method of fabricating dual poly-gate using the method}
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 폴리디플리션율(PDR) 특성 및 링오실레이터딜레이(ROD) 특성을 모두 향상시킬 수 있도록 하는 p형 폴리게이트 형성방법 및 이를 이용한 듀얼 폴리게이트 형성방법에 관한 것이다.
최근 p형 모스트랜지스터와 n형 모스트랜지스터가 동일한 기판에 배치되는 상보형 모스(CMOS; Complementary Metal Oxide Semiconductor) 트랜지스터의 응용범위가 점점 확대되고 있다. 그런데 p형 폴리게이트만을 사용하는 일반적인 상보형 모스 트랜지스터에 있어서, p형 모스 트랜지스터는 매몰된 채널구조(buried channel structure)를 나타내는 것으로 알려져 있다. 매몰된 채널구조를 갖는 경우, 소자의 집적도가 증가함에 따라 채널길이가 감소되고, 채널길이가 감소됨에 따라 인가되는 전계의 영향을 크게 받아 결국 누설전류특성이 열화된다. 따라서 최근에는 표면 채널구조(surface channel structure)의 p형 모스 트랜지스터를 구현하기 위해 듀얼 폴리게이트 구조를 채용하고 있다. 듀얼 폴리게이트 구조는, p형 모 스 트랜지스터가 형성되는 영역에는 p형 불순물영역, 예컨대 보론(B)이 도핑된 p형 폴리게이트가 배치되고, n형 모스 트랜지스터가 형성되는 영역에는 n형 불순물영역, 예컨대 포스포러스(P)가 도핑된 n형 폴리게이트가 배치되는 구조를 의미한다.
듀얼 폴리게이트 구조를 형성하기 위해서는, 먼저 n형 영역 및 p형 영역을 갖는 반도체기판 위에 게이트절연막을 형성하고, 그 위에 n형 불순물이온, 예컨대 포스포러스(P)가 도핑된 폴리실리콘막을 형성한다. 다음에 p형 영역의 폴리실리콘막을 노출시키는 포토레지스트막패턴을 이용한 이온주입공정을 수행하여, p형 영역의 폴리실리콘막 내에 p형 불순물이온, 예컨대 보론(B)을 도핑시킨다. 이와 같은 보론(B) 도핑에 의해, p형 영역의 폴리실리콘막 도전형은 n형에서 p형으로 전환된다. 이후 열처리를 통한 불순물이온 확산공정을 수행하여, n형 영역 및 p형 영역에 각각 n형 폴리게이트 및 p형 폴리게이트를 형성한다. n형 폴리게이트 및 p형 폴리게이트를 형성한 후에는, 장벽금속막, 금속막 및 하드마스크막을 순차적으로 형성한다. 그리고 장벽금속막, 금속막 및 하드마스크막에 대한 패터닝을 수행하여 n형 영역 및 p형 영역에 각각 n형 게이트스택 및 p형 게이트스택을 형성한다.
이와 같은 듀얼 폴리게이트 구조 형성과정에서, p형 불순물이온인 보론(B)을 도핑한 후에는 이온주입마스크막으로 사용한 포토레지스트막패턴을 제거한 후에 포토레지스트 잔류물 등을 제거하기 위한 세정을 수행한다. 또한 열처리를 수행한 후 장벽금속막을 형성하기 전에도 폴리게이트와 장벽금속막 사이의 원활한 반응을 위한 세정을 수행한다. 이와 같은 세정은 SC-1(Standard Cleaning-1) 세정액을 사용하여 수행한다. 그런데 SC-1 세정액을 이용한 세정시 p형 폴리게이트 표면 부근의 보론(B) 농도가 줄어드는 현상이 발생한다.
SC-1 세정을 최소화하여 p형 폴리게이트 표면 부근의 보론(B) 농도를 일정 수준 이상으로 유지하면, 게이트절연막과 인접한 p형 폴리게이트 하부에서의 보론(B) 농도도 일정 수준 이상으로 유지되며, 이에 따라 폴리디플리션율(PDR: Poly Depletion Rate) 특성이 향상된다. 그러나 이 경우 p형 폴리게이트와 장벽금속막 사이의 실리사이드 반응이 방해를 받으며, 이로 인해 소자의 중요한 동작 특성중의 하나인 신호 전달 속도 특성을 나타내는 링오실레이터지연(ROD; Ring Oscillator Delay) 특성은 열악해진다. 반면에 SC-1 세정을 충분히 수행하여, p형 폴리게이트 표면 부근의 보론(B) 농도의 감소율을 증대시키면, 링오실레이터지연(ROD) 특성은 향상되지만, 게이트절연막과 인접한 p형 폴리게이트 하부에서의 보론(B) 농도도 낮아지며, 이에 따라 마치 게이트절연막의 두께가 두꺼워지는 것과 동일한 효과가 나타나는 폴리디플리션율(PDR: Poly Depletion Rate) 특성이 열악해진다. 즉 p형 폴리게이트 표면 부근의 보론(B) 농도의 감소율에 따라 소자의 링오실레이터지연(ROD) 특성 및 폴리디플리션율(PDR) 특성이 모두 영향을 받으며, 특히 링오실레이터지연(ROD) 특성 및 폴리디플리션율(PDR) 특성은 상호 트레이드-오프(trade-off) 관계를 나타낸다.
본 발명이 해결하고자 하는 과제는, 상호 트레이드-오프 관계에 있는 폴리디플리션율(PDR) 특성 및 링오실레이터딜레이(ROD) 특성을 모두 향상시킬 수 있도록 하는 p형 폴리게이트 형성방법 및 이를 이용한 듀얼 폴리게이트 형성방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 p형 폴리게이트 형성방법은, n형 영역 및 p형 영역을 갖는 기판 위에서 절연막을 개재하여 n형 불순물이온으로 도핑된 폴리실리콘막을 형성하는 단계와, p형 영역의 폴리실리콘막을 오픈시키는 마스크막패턴을 이용하여 p형 영역의 폴리실리콘막에 p형 불순물이온을 도핑시키는 단계와, SC-1 세정액을 사용하여 폴리실리콘막에 대한 제1 세정을 제1 온도로 제1 시간동안 수행하는 단계와, 제1 세정이 이루어진 폴리실리콘막에 대해 열처리를 수행하여 n형 및 p형 불순물이온을 확산시키는 단계와, 그리고 SC-1 세정액을 사용하여 확산이 이루어진 폴리실리콘막에 대한 제2 세정을 제1 온도보다 높은 제2 온도로 제1 시간보다 긴 제2 시간동안 수행하는 단계를 포함한다.
일 예에서, p형 불순물이온으로 보론(B)을 사용할 수 있다.
일 예에서, 제1 세정을 위한 SC-1 세정액은 NH4OH, H2O2 및 H2O가 1:4:20 내지 1:5:50의 부피비를 가지면서 혼합되어 이루어질 수 있다.
일 예에서, 제1 온도 및 제1 시간은 폴리실리콘막의 상부에서 p형 불순물이 온의 손실 정도가 최소화되도록 설정할 수 있다. 이 경우 제1 온도는 25℃ 내지 50℃이고, 제1 시간은 100초 내지 200초일 수 있다.
일 예에서, 열처리는 900℃ 내지 1000℃의 온도범위에서 5 초 내지 20초 동안 수행할 수 있다.
일 예에서, 제2 세정을 위한 SC-1 세정액은 NH4OH, H2O2 및 H2O가 1:4:20 내지 1:5:50의 부피비를 가지면서 혼합되어 이루어질 수 있다.
일 예에서, 제2 온도 및 제2 시간은 폴리실리콘막의 상부에서 p형 불순물이온의 손실 정도가 최대화되도록 설정할 수 있다. 이 경우 제2 온도는 70℃ 내지 100℃이고, 제2 시간은 300초 내지 600초일 수 있다.
본 발명의 일 실시예에 따른 듀얼 폴리게이트 형성방법은, n형 영역 및 p형 영역을 갖는 기판 위에서 절연막을 형성하는 단계와, 절연막 위에 n형 불순물이온으로 도핑된 폴리실리콘막을 형성하는 단계와, 폴리실리콘막 위에 p형 영역의 폴리실리콘막을 오픈시키는 마스크막패턴을 형성하는 단계와, 마스크막패턴을 이온주입마스크로 p형 영역의 폴리실리콘막에 p형 불순물이온을 도핑시키는 단계와, 마스크막패턴을 제거하는 단계와, SC-1 세정액을 사용하여 폴리실리콘막에 대한 제1 세정을 제1 온도로 제1 시간동안 수행하는 단계와, 제1 세정이 이루어진 폴리실리콘막에 대해 열처리를 수행하여 n형 및 p형 불순물이온을 확산시키는 단계와, SC-1 세정액을 사용하여 확산이 이루어진 폴리실리콘막에 대한 제2 세정을 제1 온도보다 높은 제2 온도로 제1 시간보다 긴 제2 시간동안 수행하는 단계와, 제2 세정이 이루어진 폴리실리콘막 위에 장벽금속막, 금속막 및 하드마스크막을 형성하는 단계와, 그리고 하드마스크막, 금속막, 장벽금속막 및 폴리실리콘막에 대한 패터닝을 수행하여 게이트스택을 형성하는 단계를 포함한다.
일 예에서, p형 불순물이온의 도핑은 플라즈마 도핑방법을 사용하여 수행할 수 있다.
일 예에서, p형 불순물이온으로 보론(B)을 사용할 수 있다.
일 예에서, 제1 세정을 위한 SC-1 세정액은 NH4OH, H2O2 및 H2O가 1:4:20 내지 1:5:50의 부피비를 가지면서 혼합되어 이루어질 수 있다.
일 예에서, 제1 온도 및 제1 시간은 폴리실리콘막의 상부에서 p형 불순물이온의 손실 정도가 최소화되도록 설정할 수 있다. 이 경우 제1 온도는 25℃ 내지 50℃이고, 제1 시간은 100초 내지 200초일 수 있다.
일 예에서, 열처리는 900℃ 내지 1000℃의 온도범위에서 5 초 내지 20초 동안 수행할 수 있다.
일 예에서, 제2 세정을 위한 SC-1 세정액은 NH4OH, H2O2 및 H2O가 1:4:20 내지 1:5:50의 부피비를 가지면서 혼합되어 이루어질 수 있다.
일 예에서, 제2 온도 및 제2 시간은 폴리실리콘막의 상부에서 p형 불순물이온의 손실 정도가 최대화되도록 설정할 수 있다. 이 경우 제2 온도는 70℃ 내지 100℃이고, 제2 시간은 300초 내지 600초일 수 있다.
일 예에서, 패터닝을 수행하는 단계는, 하드마스크막의 일부를 제거하여 금속막의 일부 표면을 노출시키는 하드마스크막패턴을 형성하는 단계와, 하드마스크막패턴을 식각마스크로 금속막, 장벽금속막 및 폴리실리콘막의 노출부분에 대한 식 각을 수행하여 장벽금속막패턴 및 금속막패턴을 형성하되, 폴리실리콘막에 대해서는 일정 두께만큼만 제거되도록 하는 단계와, 폴리실리콘막, 장벽금속막패턴, 금속막패턴 및 하드마스크막패턴 위에 스페이서용절연막을 형성하는 단계와, 그리고 스페이서용절연막에 대한 이방성식각을 폴리실리콘막의 남은 두께가 제거되도록 수행하여 게이트스택을 형성하는 단계를 포함할 수 있다. 이 경우 식각에 의해 폴리실리콘막의 제거되는 두께는 200Å 내지 300Å이 되도록 할 수 있다.
본 발명에 따르면, 액티베이션을 위한 열처리 이전의 제1 세정시에는 p형 트랜지스터가 배치되는 영역에서의 폴리실리콘막 표면에서의 보론(B) 손실이 최소화되도록 수행함으로써 폴리디플리션율(PDR) 특성의 열화를 억제하고, 또한 열처리 이후의 제2 세정시에는 p형 트랜지스터가 배치되는 영역에서의 폴리실리콘막 표면에서의 보론(B) 손실이 최대화되도록 수행함으로써 링오실레이터지연(ROD) 특성의 열화를 억제할 수 있으며, 이에 따라 트레이드-오프 관계에 있는 폴리디플리션율(PDR) 특성의 열화 및 링오실레이터지연(ROD)의 특성 열화를 모두 억제할 수 있다는 이점이 제공된다.
도 1 내지 도 14는 본 발명에 따른 p형 폴리게이트 형성방법 및 이를 이용한 듀얼 폴리게이트 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 1에 나타낸 바와 같이, 실리콘기판과 같은 반도체기판(110) 위에 패드산화막(120) 및 패드질화막(130)을 형성한다. 패드산화막(120)은 50Å 내지 150 Å의 두께로 형성하고, 패드질화막(130)은 500Å 내지 1000Å의 두께로 형성한다. 다음에 도 2에 나타낸 바와 같이, 패드산화막(120) 및 패드질화막(130)에 대한 패터닝을 수행하여 반도체기판(110)의 소자분리영역(135)을 노출시키는 패드산화막패턴(122) 및 패드질화막패턴(130)을 형성한다. 그리고 패드산화막패턴(122) 및 패드질화막패턴(130)을 식각마스크로 반도체기판(110)의 소자분리영역(135)을 일정 깊이, 예컨대 2000Å 내지 3000Å의 깊이로 식각하여 소자분리용 트랜치(T)를 형성한다.
다음에 도 3에 나타낸 바와 같이, 소자분리용 트랜치(T)를 매립하는 소자분리절연막을 형성한 후 평탄화를 수행하여 트랜치 소자분리막(112)을 형성한다. 트랜치 소자분리막(112)을 형성한 후 패드질화막패턴(도 2의 132) 및 패드산화막패턴(도 2의 122)은 제거한다. 트랜치 소자분리막(112)에 의해 반도체기판(110)의 액티브영역(114)이 한정된다. 다음에 도 4에 나타낸 바와 같이, 반도체기판(110)의 액티브영역(114) 위에 이온주입버퍼막(140)을 형성한다. 이온주입버퍼막(140)은 후속의 이온주입시 반도체기판(110)을 보호하는 역할을 하며, 산화막을 사용하여 형성할 수 있다. 다음에 도면에서 화살표로 나타낸 바와 같이, 소자 형성에 필요한 이온주입공정들을 수행한다. 이와 같은 이온주입공정들에는 문턱전압조절을 위한 이온주입, 웰 형성을 위한 이온주입, 및 채널영역 형성을 위한 이온주입이 포함될 수 있다. 이와 같은 이온주입공정들에 의해 반도체기판(110)의 액티브영역(114)은 n형 트랜지스터가 배치되는 제1 영역(101)과 p형 트랜지스터가 배치되는 제2 영역(102)이 한정된다. 이온주입공정들을 모두 수행한 후에는 이온주입버퍼막(140)은 제거한다.
다음에 도 5에 나타낸 바와 같이, 반도체기판(110)의 액티브영역(114) 위에 게이트절연막(150)을 형성한다. 게이트절연막(150)은 30Å 내지 50Å 두께의 산화막으로 형성할 수 있지만, 이에 한정되는 것은 아니며 경우에 따라서는 고유전율(high-k) 절연막으로 형성할 수도 있다. 다음에 전면에, 즉 반도체기판(110)의 소자분리막(112) 및 게이트절연막(150) 위에 p형 불순물이온, 예컨대 포스포러스(P)가 도핑된 폴리실리콘막(160)을 형성한다. 포스포러스(P)가 도핑된 폴리실리콘막(160)은 폴리실리콘막(160)을 증착하는 과정에서 포스포러스(P)를 포함하는 소스가스를 공급함으로써 형성할 수 있다. 폴리실리콘막(160)의 두께는 대략 600Å 내지 800Å이 되도록 한다.
다음에 도 6에 나타낸 바와 같이, 제1 영역(101), 즉 n형 트랜지스터가 형성될 영역의 폴리실리콘막(160)은 덮으면서, 제2 영역(102), 즉 p형 트랜지스터가 형성될 영역의 폴리실리콘막(160)은 노출시키는 마스크막패턴(170)을 형성한다. 마스크막패턴(170)은 포토레지스트막으로 형성할 수 있다. 다음에 도면에서 화살표로 나타낸 바와 같이, 폴리실리콘막(160)의 노출부분에 대한 p형 불순물이온, 예컨대 보론(B)을 도핑시킨다. 보론(B) 도핑은 플라즈마 도핑(PLAD; Plasma Doping) 방법을 사용하여 수행할 수 있다. 보론(B) 도핑을 수행한 후에는 마스크막패턴(170)을 제거한다.
다음에 도 7에 나타낸 바와 같이, 마스크막패턴(170)을 제거한 후 제1 세정을 수행한다. 제1 세정은 마스크막패턴(170)의 잔류물(residue) 등을 제거하기 위 한 것으로서, NH4OH와 H2O2와, 그리고 H2O를 1:4:20 내지 1:5:50의 부피비(volume %)로 혼합한 SC-1(Standard Cleaning-1) 세정액을 사용하여 수행한다. 이때 제2 영역(102)의 폴리실리콘막(160)의 표면 부분에서의 보론(B)의 손실을 최소화시키는 조건으로 제1 세정을 수행하여 폴리디플리션율(PDR) 특성의 열화를 최소화시킨다. 이와 같은 조건으로서 제1 세정을 25℃ 내지 50℃의 온도로 100초 내지 200초 동안 수행한다. 이와 같은 조건의 제1 세정을 수행함으로써 제2 영역(102)의 폴리실리콘막(160)의 표면 부분에서의 보론(B) 손실이 최소화되며, 이에 따라 후속의 열처리를 통해 많은 양의 보론(B)이 제2 영역(102)의 폴리실리콘막(160) 하부, 특히 게이트절연막(150)과 인접한 부분까지 확산할 수 있으므로 제2 영역(102)의 폴리실리콘막(160)의 폴리디플리션율(PDR) 특성이 열화가 최소화된다.
다음에 도 8에 나타낸 바와 같이, 열처리를 수행하여 폴리실리콘막(160) 내에 도핑되어 있는 포스포러스(P) 및 보론(B)을 액티베이션(activation)시킨다. 이 열처리는 급속열처리(RTP; Rapid Thermal Process) 방법을 사용하여 수행할 수 있다. 일 예에서 열처리는 900℃ 내지 1000℃의 온도 조건으로 5초 내지 20초 동안 수행한다. 이 열처리에 의해 제1 영역(101)에는 n형의 도전형을 갖는 n형 폴리게이트(161)가 형성되고, 제2 영역(102)에는 p형의 도전형을 갖는 p형 폴리게이트(162)가 형성된다.
다음에 도 9에 나타낸 바와 같이, n형 폴리게이트(161) 및 p형 폴리게이트(162)에 대한 제2 세정을 수행한다. 제2 세정은 장벽금속막을 형성하기 전에 n형 폴리게이트(161) 및 p형 폴리게이트(162)의 표면을 클리닝(cleaning)하기 위한 것으로서, NH4OH와 H2O2와, 그리고 H2O를 1:4:20 내지 1:5:50의 부피비(volume %)로 혼합한 SC-1(Standard Cleaning-1) 세정액을 사용하여 수행한다. 이때 p형 폴리게이트(162) 표면 부분에서의 보론(B)의 손실을 최대화시키는 조건으로 제2 세정을 수행하여 링오실레이터지연(ROD) 특성의 열화를 최소화시킨다. 이와 같은 조건으로서 제2 세정은 제1 세정시의 온도보다 높은 온도 및 긴 시간, 즉 70℃ 내지 100℃의 온도로 300초 내지 600초 조건으로 수행한다. 이와 같은 조건의 제2 세정을 수행함으로써 p형 폴리게이트(162) 표면 부분에서의 보론(B) 손실은 최대화가 되며, 이에 따라 링오실레이터지연(ROD) 특성의 열화가 최소화된다. 비록 제2 세정에 의해 p형 폴리게이트(162) 표면 부분에서의 보론(B)의 손실이 최대화가 되더라도, 이미 열처리를 통해 액티베이션이 이루어진 후이므로, p형 폴리게이트(162)의 폴리디프리션율(PDR) 특성은 영향을 받지 않는다.
다음에 도 10에 나타낸 바와 같이, n형 폴리게이트(161) 및 p형 폴리게이트(162) 위에 장벽금속막(210), 금속막(220) 및 하드마스크막(230)을 순차적으로 형성한다. 일 예에서, 장벽금속막(210)은 100Å 내지 200Å의 두께로 티타늄/티타늄나이트라이드(Ti/TiN)막과 같은 복층으로 형성한다. 금속막(220)은 300Å 내지 500Å 두께의 텅스텐(W)막으로 형성한다. 그리고 하드마스크막(230)은 2000Å 내지 3000Å 두께의 나이트라이드막으로 형성한다.
다음에 도 11에 나타낸 바와 같이, 하드마스크막(도 10의 230)에 대한 패터 닝을 수행하여 제1 및 제2 하드마스크막패턴(232-1, 232-2)을 형성한다. 제1 하드마스크막패턴(232-1)은 제1 영역(101)에 배치되고, 제2 하드마스크막패턴(232-2) 제2 영역(102)에 배치된다. 하드마스크막패턴(232-1, 232-2) 형성을 위한 패터닝은 포토레지스트막을 이용한 통상의 패터닝방법을 사용하여 수행할 수 있다.
다음에 도 12에 나타낸 바와 같이, 제1 하드마스크막패턴(232-1) 및 제2 하드마스크막패턴(232-2)을 식각마스크로 한 식각으로 금속막(도 11의 220)의 노출부분을 제거하고, 이어서 장벽금속막(도 11의 210)의 노출부분도 제거한다. 그리고 장벽금속막(도 11의 210)의 노출부분이 제거됨에 따라 노출되는 n형 폴리게이트(161) 및 p형 폴리게이트(162)도 일정 두께만큼 제거되도록 한다. 이때 n형 폴리게이트(161) 및 p형 폴리게이트(162)의 제거되는 두께(d1, d2)는 200Å 내지 300Å이 되도록 한다. 상기 식각에 의해, n형 폴리게이트(161) 위에는 제1 금속막패턴(222-1) 및 제1 하드마스크막패턴(232-1)이 배치되는 구조가 형성되고, p형 폴리게이트(162) 위에는 제2 금속막패턴(222-2) 및 제2 하드마스크막패턴(232-2)이 배치되는 구조가 형성된다.
다음에 도 13에 나타낸 바와 같이, 전면에 게이트스페이서용 절연막(240)을 형성한다. 게이트스페이서용 절연막(240)은 화학기상증착(CVD; Chemical Vapor Deposition) 방법을 사용하여 30Å 내지 60Å 두께의 질화막으로 형성할 수 있다. 다음에 도 14에 나타낸 바와 같이, 게이트스페이서용 절연막(240)에 대한 이방성 식각, 예컨대 블랑켓 식각(blanket etch)을 수행한다. 이 이방성식각에 의해 하드마스크막패턴(232-1, 232-2) 상부와 n형 폴리게이트(161) 및 p형 폴리게이트(162) 상부에 있는 게이트스페이서용 절연막(240)은 제거되어 제1 및 제2 게이트스페이서막(241, 242)이 형성되며, 또한 n형 폴리게이트(161) 및 p형 폴리게이트(162)의 노출부분도 또한 제거된다. 이에 따라 제1 영역(101)에는 n형 폴리게이트(161), 제1 장벽금속막패턴(212-1), 제1 금속막패턴(222-1), 제1 하드마스크막패턴(232-1) 및 제1 게이트스페이서막(241)으로 이루어지는 n형 게이트스택(301)이 형성된다. 그리고 제2 영역(102)에는 p형 폴리게이트(162), 제2 장벽금속막패턴(212-2), 제2 금속막패턴(222-2), 제2 하드마스크막패턴(232-2) 및 제2 게이트스페이서막(242)으로 이루어지는 p형 게이트스택(302)이 형성된다.
도 1 내지 도 14는 본 발명에 따른 p형 폴리게이트 형성방법 및 이를 이용한 듀얼 폴리게이트 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.

Claims (21)

  1. n형 영역 및 p형 영역을 갖는 기판 위에서 절연막을 개재하여 n형 불순물이온으로 도핑된 폴리실리콘막을 형성하는 단계;
    상기 p형 영역의 폴리실리콘막을 오픈시키는 마스크막패턴을 이용하여 상기 p형 영역의 폴리실리콘막에 p형 불순물이온을 도핑시키는 단계;
    SC-1 세정액을 사용하여 상기 폴리실리콘막에 대한 제1 세정을 제1 온도로 제1 시간동안 수행하는 단계;
    상기 제1 세정이 이루어진 폴리실리콘막에 대해 열처리를 수행하여 상기 n형 및 p형 불순물이온을 확산시키는 단계; 및
    SC-1 세정액을 사용하여 상기 확산이 이루어진 폴리실리콘막에 대한 제2 세정을 상기 제1 온도보다 높은 제2 온도로 상기 제1 시간보다 긴 제2 시간동안 수행하는 단계를 포함하는 p형 폴리게이트 형성방법.
  2. 제1항에 있어서,
    상기 p형 불순물이온으로 보론(B)을 사용하는 p형 폴리게이트 형성방법.
  3. 제1항에 있어서,
    상기 제1 세정을 위한 SC-1 세정액은 NH4OH, H2O2 및 H2O가 1:4:20 내지 1:5:50의 부피비를 가지면서 혼합되어 이루어지는 p형 폴리게이트 형성방법.
  4. 제1항에 있어서,
    상기 제1 온도 및 제1 시간은 상기 폴리실리콘막의 상부에서 상기 p형 불순물이온의 손실 정도가 최소화되도록 설정하는 p형 폴리게이트 형성방법.
  5. 제4항에 있어서,
    상기 제1 온도는 25℃ 내지 50℃이고, 상기 제1 시간은 100초 내지 200초인 p형 폴리게이트 형성방법.
  6. 제1항에 있어서,
    상기 열처리는 900℃ 내지 1000℃의 온도범위에서 5 초 내지 20초 동안 수행하는 p형 폴리게이트 형성방법.
  7. 제1항에 있어서,
    상기 제2 세정을 위한 SC-1 세정액은 NH4OH, H2O2 및 H2O가 1:4:20 내지 1:5:50의 부피비를 가지면서 혼합되어 이루어지는 p형 폴리게이트 형성방법.
  8. 제1항에 있어서,
    상기 제2 온도 및 제2 시간은 상기 폴리실리콘막의 상부에서 상기 p형 불순물이온의 손실 정도가 최대화되도록 설정하는 p형 폴리게이트 형성방법.
  9. 제8항에 있어서,
    상기 제2 온도는 70℃ 내지 100℃이고, 상기 제2 시간은 300초 내지 600초인 p형 폴리게이트 형성방법.
  10. n형 영역 및 p형 영역을 갖는 기판 위에서 절연막을 형성하는 단계;
    상기 절연막 위에 n형 불순물이온으로 도핑된 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막 위에 상기 p형 영역의 폴리실리콘막을 오픈시키는 마스크막패턴을 형성하는 단계;
    상기 마스크막패턴을 이온주입마스크로 상기 p형 영역의 폴리실리콘막에 p형 불순물이온을 도핑시키는 단계;
    상기 마스크막패턴을 제거하는 단계;
    SC-1 세정액을 사용하여 상기 폴리실리콘막에 대한 제1 세정을 제1 온도로 제1 시간동안 수행하는 단계;
    상기 제1 세정이 이루어진 폴리실리콘막에 대해 열처리를 수행하여 상기 n형 및 p형 불순물이온을 확산시키는 단계;
    SC-1 세정액을 사용하여 상기 확산이 이루어진 폴리실리콘막에 대한 제2 세 정을 상기 제1 온도보다 높은 제2 온도로 상기 제1 시간보다 긴 제2 시간동안 수행하는 단계;
    상기 제2 세정이 이루어진 폴리실리콘막 위에 장벽금속막, 금속막 및 하드마스크막을 형성하는 단계; 및
    상기 하드마스크막, 금속막, 장벽금속막 및 폴리실리콘막에 대한 패터닝을 수행하여 게이트스택을 형성하는 단계를 포함하는 듀얼 폴리게이트 형성방법.
  11. 제10항에 있어서,
    상기 p형 불순물이온의 도핑은 플라즈마 도핑방법을 사용하여 수행하는 듀얼 폴리게이트 형성방법.
  12. 제10항에 있어서,
    상기 p형 불순물이온으로 보론(B)을 사용하는 듀얼 폴리게이트 형성방법.
  13. 제10항에 있어서,
    상기 제1 세정을 위한 SC-1 세정액은 NH4OH, H2O2 및 H2O가 1:4:20 내지 1:5:50의 부피비를 가지면서 혼합되어 이루어지는 듀얼 폴리게이트 형성방법.
  14. 제10항에 있어서,
    상기 제1 온도 및 제1 시간은 상기 폴리실리콘막의 상부에서 상기 p형 불순물이온의 손실 정도가 최소화되도록 설정하는 듀얼 폴리게이트 형성방법.
  15. 제14항에 있어서,
    상기 제1 온도는 25℃ 내지 50℃이고, 상기 제1 시간은 100초 내지 200초인 듀얼 폴리게이트 형성방법.
  16. 제10항에 있어서,
    상기 열처리는 900℃ 내지 1000℃의 온도범위에서 5 초 내지 20초 동안 수행하는 듀얼 폴리게이트 형성방법.
  17. 제10항에 있어서,
    상기 제2 세정을 위한 SC-1 세정액은 NH4OH, H2O2 및 H2O가 1:4:20 내지 1:5:50의 부피비를 가지면서 혼합되어 이루어지는 듀얼 폴리게이트 형성방법.
  18. 제10항에 있어서,
    상기 제2 온도 및 제2 시간은 상기 폴리실리콘막의 상부에서 상기 p형 불순물이온의 손실 정도가 최대화되도록 설정하는 듀얼 폴리게이트 형성방법.
  19. 제18항에 있어서,
    상기 제2 온도는 70℃ 내지 100℃이고, 상기 제2 시간은 300초 내지 600초인 듀얼 폴리게이트 형성방법.
  20. 제10항에 있어서, 상기 패터닝을 수행하는 단계는,
    상기 하드마스크막의 일부를 제거하여 상기 금속막의 일부 표면을 노출시키는 하드마스크막패턴을 형성하는 단계;
    상기 하드마스크막패턴을 식각마스크로 상기 금속막, 장벽금속막 및 폴리실리콘막의 노출부분에 대한 식각을 수행하여 장벽금속막패턴 및 금속막패턴을 형성하되, 상기 폴리실리콘막에 대해서는 일정 두께만큼만 제거되도록 하는 단계;
    상기 폴리실리콘막, 장벽금속막패턴, 금속막패턴 및 하드마스크막패턴 위에 스페이서용절연막을 형성하는 단계; 및
    상기 스페이서용절연막에 대한 이방성식각을 상기 폴리실리콘막의 남은 두께가 제거되도록 수행하여 게이트스택을 형성하는 단계를 포함하는 듀얼 폴리게이트 형성방법.
  21. 제20항에 있어서,
    상기 식각에 의해 폴리실리콘막의 제거되는 두께는 200Å 내지 300Å이 되도록 하는 듀얼 폴리게이트 형성방법.
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