KR20060039140A - 반도체 소자의 게이트 형성 방법. - Google Patents

반도체 소자의 게이트 형성 방법. Download PDF

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이장희
박재화
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윤선필
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Abstract

반도체 소자의 게이트 형성하는 방법에 있어서, 우선, 반도체 기판 상에 게이트 절연막 및 붕소(B)가 도핑된 폴리실리콘막을 순차적으로 형성한다. 상기 폴리실리콘막 상에 게르마늄(Ge)을 포함하는 버퍼막과, 금속 질화막 및 금속막으로 이루어지는 도전막을 형성한다. 이어서, 상기 도전막, 게르마늄을 포함하는 버퍼막 및 폴리실리콘막을 패터닝하여 게이트를 형성한다. 상기 게르마늄을 포함하는 버퍼막은 폴리실리콘막 내의 붕소(B)와 상기 금속 질화막 내의 질소(N)가 결합하는 것을 방지한다. 따라서 상기 구조를 갖는 게이트를 채용하는 경우 상기 반도체 소자의 동작 성능이 개선된다.

Description

반도체 소자의 게이트 형성 방법.{Method for manufacturing a gate in semiconductor device}
도 1 내지 도 4는 본 발명의 바람직한 제1 실시예에 따른 반도체 소자의 게이트 형성 방법을 설명하기 위한 단면도들이다.
도 5 내지 도 7은 본 발명의 바람직한 제2 실시예에 따른 반도체 소자의 게이트 형성 방법을 설명하기 위한 단면도들이다.
도 8 내지 도 9는 본 발명의 바람직한 제3 실시예에 따른 반도체 소자의 게이트 형성 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 게이트 절연막
104 : 불순물이 도핑된 폴리실리콘막 106 : 게르마늄이 포함된 버퍼막
112 :도전막 114 : 하드 마스크
116 : 게이트 전극 118a, 118b : 소오스, 드레인
본 발명은 반도체 소자를 형성하는 방법에 관한 것으로, 보다 상세하게는 반 도체 소자의 게이트 형성 방법에 관한 것이다.
집적된 반도체 장치는 패킹밀도의 증가, 동작주파수의 증가 및 더 낮은 동작전압을 갖는 방향으로 계속 발전되고 있다. 이러한 경향이 계속됨에 따라, 칩 상에 형성된 패턴형상의 크기 및 상기 형성된 패턴 사이의 거리가 점차 작아지고 있는 실정이다.
과거에는, 폴리실리콘은 게이트 전극과 같은 개별 소자들을 형성하고, 상기 소자들을 연결하는데 있어서 매우 유용한 물질이었다. 그러나, 상기 소자의 집적도의 증가로 적용되는 패턴의 크기가 감소함에 따라 연결 저항이 점점 더 중요해지고 있다. 폴리실리콘은 상대적으로 큰 저항특성을 가지기 때문에, 상기 패턴의 크기가 작아짐에 따라, 폴리실리콘의 연결은 보다 큰 크기의 패턴을 가진 종래의 회로들보다 상대적으로 높은 시간 지연(resitive-capacitive, RC) 및 전압 강하(current-resistance, IR)를 갖는다.
따라서, 폴리실리콘 보다 낮은 저항 특성을 가지면서도 폴리실리콘과 유사한 특징을 갖는 폴리/실리사이드가 점점 더 널리 보급되고 있다.
상기 폴리/실리사이트 구조 중에서 폴리실리콘 상에 텅스텐 실리사이드가 적층된 구조가 가장 널리 사용되고 있다. 그러나, 상기 텅스텐 실리사이드의 저항은 여전히 높은 정도인 대략 100μΩ-cm정도이고, 0.25㎛이하의 초고집적(Ultra-Large Scale Integrated, ULSI)회로를 적합하게 형성하려면 상기 게이트 전극 저항의 추가적인 감소가 요구되고 있다.
이에 따라, 종래의 폴리실리콘 또는 폴리/실리사이드 구조를 갖는 게이트 구 조물 보다 저 저항을 갖는 폴리(Polysilicon)/텅스텐 게이트 구조가 제시되고 있다. 그리고, 상기 폴리실리콘과 텅스텐 사이에는 베리어 금속막으로서 텅스텐 질화막이 개재되어 있다.
상기 폴리/텅스텐 게이트 구조를 갖는 PMOS 트랜지스터를 간단히 살펴보면, 상기 PMOS 트랜지스터에서 사용되는 폴리실리콘에는 일반적으로 P형 불순물인 붕소(B)가 도핑되어 있다. 그런데, 상기 붕소의 경우 후속의 열처리 공정 시 쉽게 텅스텐 쪽으로 아웃 디퓨즈(out diffusion)되며, 상기 아웃 디퓨즈된 붕소가 텅스텐 질화막의 질소와 쉽게 결합되면서 질화 붕소(BN)를 생성시키게 된다. 상기 질화 붕소가 생성되면, 상기 게이트 구조의 전체 저항이 매우 증가하게 된다. 또한, 상기 폴리실리콘막의 공핍층이 증가되어 문턱 전압이 설정된 수준을 유지하지 못하게 되는 등의 문제가 발생된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 낮은 저항을 갖는 반도체 소자의 게이트 형성 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 게이트 형성하기 위하여, 우선 기판 상에 게이트 절연막 및 불순물이 도핑된 폴리실리콘막을 순차적으로 형성하고, 상기 불순물이 도핑된 폴리실리콘막 상에 게르마늄(Ge)을 포함하는 버퍼막( buffer layer)을 형성한다. 이어서, 상기 게르마늄을 포함하는 버퍼막 상에 도전막을 형성하고 상기 폴리실리콘막, 게르마늄을 포함하는 버퍼막 및 도전막을 패터닝하여 게 이트를 형성한다.
상기 목적을 달성하기 위한 본 발명의 게이트 구조물을 형성하기 위한 다른 방법으로서, 제1영역 및 제2영역이 정의된 기판 상에 게이트 절연막 및 제1불순물이 도핑된 예비 폴리실리콘막을 순차적으로 형성하고, 상기 제1영역에 위치한 상기 예비 폴리실리콘막에만 선택적으로 제2불순물을 도핑시켜 폴리실리콘막을 형성하며, 상기 폴리실리콘막 상에 게르마늄(Ge)을 포함하는 버퍼막(buffer layer)을 형성한다. 이어서, 상기 게르마늄을 포함하는 버퍼막 상에 도전막을 형성하고, 상기 도핑된 폴리실리콘막, 게르마늄을 포함하는 버퍼막 및 도전막을 패터닝하여 제1게이트 패턴 및 제2게이트 패턴을 형성하여 게이트를 형성한다.
상기 목적을 달성하기 위한 본 발명의 게이트 구조물을 형성하기 위한 또 다른 방법으로서, 제1영역 및 제2영역이 정의된 기판 상에 게이트 절연막 및 폴리실리콘막을 순차적으로 형성하고, 상기 제1영역에 위치한 폴리실리콘막에 선택적으로 제1불순물을 도핑하며, 상기 제2영역에 위치한 폴리실리콘막에 선택적으로 제2불순물을 도핑한다. 이어서, 상기 제1 및 제2불순물이 도핑된 폴리실리콘막 상에 게르마늄(Ge)을 포함하는 버퍼막(buffer layer)을 형성하고, 상기 게르마늄을 포함하는 버퍼막 상에 도전막을 형성하며, 상기 제1 및 제2불순물이 도핑된 폴리실리콘막과, 게르마늄을 포함하는 버퍼막과, 도전막을 패터닝하여 제1게이트 패턴 및 제2게이트 패턴을 형성하여 게이트를 형성한다.
상술한 바와 같이 상기 게르마늄 포함된 버퍼막을 더 형성함으로써, 상기 폴리실리콘막 내의 붕소(B)가 도전막까지 확산되는 것을 방지하고, 붕소와 질소(N) 결합을 억제시켜, 상기 폴리실리콘 및 도전막 사이의 계면 저항을 감소시킬 수 있다.
이하, 본 발명에 따른 반도체 소자의 게이트 형성 방법에 대한 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다.
도 1 내지 도 4는 본 발명의 제1 실시예에 따른 반도체 소자의 게이트 형성 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(100) 상에 30 내지 200Å의 얇은 두께로 게이트 절연막(102)을 형성한다. 이어서, 상기 게이트 절연막(102) 상에 P형 불순물이 도핑되어 있는 폴리실리콘을 증착시켜 폴리실리콘막(104)을 형성한다. 상기 P형 불순물의 예로서는 붕소를 들수 있다. 상기 P형 불순물은 붕소를 포함하는 플로오르화 붕소(BF2)를 이온 주입함으로서 도핑할 수 있다.
도 2를 참조하면, 상기 붕소가 도핑된 폴리실리콘막(104) 상에 게르마늄을 포함하는 버퍼막(106)을 형성한다. 상기 게르마늄을 포함하는 버퍼막(106)의 예로서는 실리콘 게르마늄막 및 게르마늄막을 들 수 있다. 상기 실리콘 게르마늄막(106)은 무결정 또는 다결정 실리콘 게르마늄(SiGe)으로 이루어질 수 있다.
구체적으로, 상기 실리콘게르마늄 버퍼막(106)은 SiH4와 GeH4 가스를 증착 가스로 이용하여 화학 기상 증착(chemical vapor deposition ; CVD) 방법으로 형성할 수 있다. 이때, 상기 실리콘게르마늄 버퍼막(106)은 450 내지 600℃의 온도에서 약 10내지 500Å의 두께로 형성된다. 상기 실리콘게르마늄에서 게르마늄의 농도는 SiH4 및 GeH4 가스의 비율을 조절하여 1 내지 50%를 갖는 것이 바람직하다.
상기 실리콘게르마늄 버퍼막(106)을 형성하기 위한 공정 시에, 상기 SiH4 및 GeH4 가스 뿐 아니라 탄소(C)를 더 첨가할 수 있다. 상기 탄소를 첨가함으로서, 상기 실리콘게르마늄(SiGe) 버퍼막(106)의 전기적 특성을 더욱 향상시킬 수 있다.
또한, 상기 SiH4 및 GeH4 가스의 유량을 조절함으로서 게르마늄 버퍼막으로 형성할 수도 있다.
상기 실리콘게르마늄 버퍼막(106) 상에 제1(108) 및 제2(110)도전막을 형성한다.
상기 제1도전막(108)은 통상적으로 질소(N)가 포함된 금속 질화막으로 형성될 수 있다. 상기 제1도전막(108)의 예로는 TiN, TaN 및 WN을 들 수 있다. 상기 제2도전막(110)은 W 또는 WSix 로 형성할 수 있다. 또한, 상기 제1 및 제2도전막(112)은 인-시튜(in-situ)로 형성할 수 있다.
상기 제1 및 제2 도전막(112) 상에 하드 마스크층(114)을 증착한다. 상기 하드 마스크층(114)은 질화막으로 형성될 수 있다.
도 3을 참조하면, 상기 하드 마스크층(114) 상에 포토리소그래피 공정을 통해 포토레지스트 패턴(미도시)을 형성한다. 자세하게, 상기 하드 마스크층(114)에 포토레지스트 막(미도시)을 형성한다. 이어서, 노광 및 현상 공정을 통해 상기 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴(미도시)을 식각 마 스크로 이용하여 하드 마스크 패턴(114a)을 형성한다.
상기 하드 마스크 패턴(114a)을 식각 마스크로 이용하여 상기 폴리실리콘막(104), 실리콘게르마늄 버퍼막(106) 및 도전막(112)을 패터닝함으로서 PMOS 트랜지스터 게이트(116)를 형성한다.
도 4를 참조하면, 상기 게이트(116)의 양측에 노출된 반도체 기판(100)에 불순물을 도핑하여 소오스/드레인(118a,118b)을 형성한다. 상기 소오스/드레인(118a,118b)을 형성하기 위한 불순물은 붕소와 같은 3족 원소를 이용한다.
상기 불순물을 반도체 기판(100) 상에 도핑하는 방법으로는 통상적으로 이온 주입 방법을 사용한다. 상기 이온 주입 방법은 도핑 시키고자 하는 불순물 물질을 이온화시킨 후 가속시킴으로써 높은 운동에너지의 불순물 원자를 웨이퍼 표면에 강제 주입시키는 방법이다.
종래에는, 상기 공정을 수행하는 중에 상기 폴리실리콘(104) 내에 도핑되어 있는 붕소는 확산되어 상기 제1도전막(108)에 포함되어 있는 질소와 반응함으로서 질화 붕소(BN)가 생성되는 문제가 있었다. 상기 질화 붕소가 형성될 경우에는 게이트 전극의 저항이 매우 증가된다. 그러나, 상기 방법에 의하면, 게르마늄을 포함하는 버퍼막(106)이 상기 폴리실리콘(104) 및 제1도전막(108) 사이에 개재됨으로써 폴리실리콘(104) 내의 붕소가 제1도전막(108)으로 확산되는 것을 최소화할 수 있다. 이로 인해, 상기 붕소 및 상기 제1도전막(112)의 질소가 반응하는 것을 방지할 수 있어, 게이트 전극(116)의 저항을 감소시킬 수 있다.
도 5 내지 도 7은 본 발명의 제2 실시예에 따른 반도체 소자의 게이트 형성 방법을 설명하기 위한 단면도들이다.
도 5를 참조하면, 반도체 기판(200)에 NMOS 트랜지스터의 게이트가 형성될 제1영역(202) 및 PMOS 트랜지스터의 게이트가 형성될 제2영역(204)을 정의한다.
상기 반도체 기판(200)에 소자 분리용 트렌치(미도시)를 형성하고 트렌치 내부에 산화 물질을 채워 소자 분리 패턴(206)을 형성한다. 이어서, 상기 반도체 기판(200) 상에 게이트 절연막(208)을 형성한다.
상기 게이트 절연막(208) 상에 인(P) 또는 비소(As)와 같은 5족 원소가 도핑된 예비 폴리실리콘막(210)을 증착시킨다. 상기 예비 폴리실리콘막(210) 상에 제2영역(204)을 선택적으로 노출시키는 포토레지스트 패턴(212)을 형성한다.
도 6을 참조하면, 상기 포토레지스트 패턴(212)을 이온 주입 마스크로 이용하여 제2영역(204)에 붕소(B)와 같은 3족 원소를 도핑한다. 상기 공정에 의해, 제1영역(202)의 예비 폴리실리콘막(210)은 5족 원소가 도핑되고, 제2영역의 예비 폴리실리콘막(210)은 3족 원소가 도핑되어 있는 폴리실리콘막(214)이 완성된다.
상기 제2영역(204)에 불순물을 주입한 후, 상기 포토레지스트 패턴(212)을 애싱 공정 및 스트립 공정을 통해 제거한다.
도 7을 참조하면, 상기 불순물이 도핑된 폴리실리콘막(214) 상에 게르마늄을 포함하는 버퍼막(216), 제1 및 제2 도전막(218) 및 하드 마스크막(220)을 순차적으로 형성한다. 다음에, 상기 하드 마스크막(미도시)을 패터닝하여 하드 마스크 패턴(220)을 형성하고 이를 식각 마스크로 이용하여 상기 제1 및 제2 도전막(216,218), 폴리실리콘막(214), 게르마늄을 포함하는 버퍼막(216)을 순차적으로 패터닝함으로 서 제1영역 상에 NMOS 트랜지스터 게이트(224) 및 제2영역 상에 POMS 트랜지스터 게이트(222)를 형성한다. 즉, 상기 제1영역(202) 상에는 5족 원소가 도핑된 폴리실리콘막 패턴(208a)을 포함하는 NMOS 트랜지스터 게이트(224)가 형성되고, 상기 제2영역(204) 상에는 3족 원소가 도핑된 폴리실리콘막 패턴(208b)을 포함하는 PMOS 트랜지스터 게이트(222)가 형성된다.
상기 게이트(222,224)를 형성한 후, 제1영역(202) 상에 형성된 NMOS 트랜지스터 게이트(224)의 양측으로 노출된 기판 상에 5족 원소를 도핑하여 제1 소오스/드레인 영역(226,228)을 형성한다. 또한, 제2영역(204) 상에 형성된 PMOS 트랜지스터 게이트(222)의 양측으로 노출된 기판 상에 3족 원소를 도핑하여 제2 소오스/드레인 영역(226,228)을 형성한다.
도 8 내지 도 10은 본 발명의 제3 실시예에 따른 반도체 소자의 게이트 형성 방법을 설명하기 위한 단면도들이다.
도 8을 참조하면, 반도체 기판(300)에 NMOS 트랜지스터 게이트가 형성될 제1영역(302) 및 PMOS 트랜지스터 게이트가 형성될 제2영역(304)을 정의한다.
상기 반도체 기판(300)에 소자 분리용 트렌치(미도시)를 형성하고 트렌치 내부에 산화 물질을 채워 소자 분리 패턴(306)을 형성한다. 이어서, 상기 반도체 기판(300) 상에 게이트 절연막(308)을 형성한다.
상기 게이트 절연막(308) 상에 불순물이 도핑되지 않은 예비 폴리실리콘막(310)을 형성한다. 상기 예비 폴리실리콘막(310) 상에 상기 제1영역(302)에 위치하는 예비 폴리실리콘막(310) 부위를 선택적으로 노출되는 제1포토레지스트 패턴 (312a)을 형성한다.
도 9를 참조하면, 상기 제1 포토레지스트 패턴(312a)을 이온 주입 마스크로 사용하여 상기 제1 영역에 위치하는 예비 폴리실리콘막(310)에 인(P) 또는 비소(As)와 같은 5족 원소를 도핑한다.
이어서, 상기 예비 폴리실리콘막(310) 상에 상기 제2영역(304)에 위치하는 예비 폴리실리콘막(310) 부위를 선택적으로 노출시키는 제2포토레지스트 패턴(312b)을 형성한다. 상기 제2 포토레지스트 패턴(312b)을 이온 주입 마스크로 사용하여 상기 제2 영역(304)에 위치하는 예비 폴리실리콘막(310)에 붕소(B)와 같은 3족 원소를 도핑한다.
상기 공정에 의해, 상기 제1영역(302)에는 5족 원소가 도핑되어 있고, 상기 제2 영역(302)에는 3족 원소가 도핑되어 있는 폴리실리콘막(316)을 완성한다.
이어서, 도 7에 도시된 것과 같이, 상기 불순물이 도핑된 폴리실리콘막 상에 게르마늄을 포함하는 버퍼막(미도시), 제1 및 제2 도전막(미도시) 및 하드 마스크막(미도시)을 순차적으로 형성한다. 다음에, 상기 하드 마스크막을 패터닝하여 하드 마스크 패턴(미도시)을 형성하고 이를 식각 마스크로 이용하여 상기 제1 및 제2 도전막, 폴리실리콘막, 게르마늄을 포함하는 버퍼막을 순차적으로 패터닝함으로서 제1영역 상에 NMOS 트랜지스터 게이트(미도시) 및 제2영역 상에 POMS 트랜지스터 게이트(미도시)를 형성한다. 즉, 상기 제1영역 상에는 5족 원소가 도핑된 폴리실리콘막 패턴을 포함하는 NMOS 트랜지스터 게이트가 형성되고, 상기 제2영역 상에는 3족 원소가 도핑된 폴리실리콘막 패턴을 포함하는 PMOS 트랜지스터가 형성된다.
상기 게이트를 형성한 후, 제1영역 상에 형성된 NMOS 트랜지스터 게이트의 양측으로 노출된 기판 상에 5족 원소를 도핑하여 소오스/드레인 영역을 형성한다. 또한, 제2영역 상에 형성된 PMOS 트랜지스터 게이트의 양측으로 노출된 기판 상에 3족 원소를 도핑하여 소오스/드레인 영역을 형성한다.
상기와 같은 본 발명의 실시예들에 따르면, 붕소(B)가 도핑된 폴리실리콘막 상에 게르마늄(Ge)을 포함하는 버퍼막을 형성함으로써, 상기 붕소가 금속막으로 확산하여 금속막 내에 포함된 질소(N)와 결합하는 것을 방지하여 상기 폴리실리콘 막 및 금속막 사이의 계면 저항이 향상된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (8)

  1. 기판 상에 게이트 절연막 및 불순물이 도핑된 폴리실리콘막을 순차적으로 형성하는 단계;
    상기 불순물이 도핑된 폴리실리콘막 상에 게르마늄(Ge)을 포함하는 버퍼막(buffer layer)을 형성하는 단계;
    상기 게르마늄을 포함하는 버퍼막 상에 도전막을 형성하는 단계; 및
    상기 폴리실리콘막, 게르마늄을 포함하는 버퍼막 및 도전막을 패터닝하여 게이트 패턴을 형성하는 게이트 형성 방법.
  2. 제1항에 있어서, 상기 게르마늄을 포함하는 버퍼막은 무결정 또는 다결정 실리콘 게르마늄(SiGe)으로 형성된 것을 특징으로 하는 게이트 형성 방법.
  3. 제1항에 있어서, 상기 게르마늄을 포함하는 버퍼막은 10 내지 500Å 두께를 갖도록 형성되는 것을 특징으로 하는 게이트 형성 방법.
  4. 제1항에 있어서, 상기 게르마늄을 포함하는 버퍼막의 게르마늄은 1 내지 50% 농도를 갖는 것을 특징으로 하는 게이트 형성 방법.
  5. 제1항에 있어서, 상기 게르마늄을 포함하는 버퍼막을 형성하는 동안 탄소(C) 를 더 첨가할 수 있는 것을 특징으로 하는 게이트 형성 방법.
  6. 제1항에 있어서, 상기 도전막은 WN/WSix, TaN/W, WN/W, TiN/W 또는 TaN/W 구조로 형성되는 것을 특징으로 하는 게이트 형성 방법.
  7. 제1영역 및 제2영역이 정의된 기판 상에 게이트 절연막 및 제1불순물이 도핑된 예비 폴리실리콘막을 순차적으로 형성하는 단계;
    상기 제1영역에 위치한 상기 예비 폴리실리콘막에만 선택적으로 제2불순물을 도핑시켜 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막 상에 게르마늄(Ge)을 포함하는 버퍼막(buffer layer)을 형성하는 단계;
    상기 게르마늄을 포함하는 버퍼막 상에 도전막을 형성하는 단계;
    상기 도핑된 폴리실리콘막, 게르마늄을 포함하는 버퍼막 및 도전막을 패터닝하여 제1게이트 패턴 및 제2게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 게이트 형성 방법.
  8. 제1영역 및 제2영역이 정의된 기판 상에 게이트 절연막 및 예비 폴리실리콘막을 순차적으로 형성하는 단계;
    상기 제1영역에 위치한 예비 폴리실리콘막에 선택적으로 제1불순물을 도핑하는 단계;
    상기 제2영역에 위치한 예비 폴리실리콘막에 선택적으로 제2불순물을 도핑하는 단계;
    상기 제1 및 제2불순물이 도핑된 폴리실리콘막 상에 게르마늄(Ge)을 포함하는 버퍼막(buffer layer)을 형성하는 단계;
    상기 게르마늄을 포함하는 버퍼막 상에 도전막을 형성하는 단계;
    상기 제1 및 제2불순물이 도핑된 폴리실리콘막, 게르마늄을 포함하는 버퍼막 및 도전막을 패터닝하여 제1게이트 패턴 및 제2게이트 패턴을 형성하는 단계를 포함하는 게이트 형성 방법.
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* Cited by examiner, † Cited by third party
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KR100772111B1 (ko) * 2006-09-28 2007-11-01 주식회사 하이닉스반도체 반도체 소자의 듀얼 게이트 및 그 형성방법
KR100866704B1 (ko) * 2007-03-15 2008-11-03 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
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