KR100654780B1 - 반도체 장치 제조방법 - Google Patents

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Abstract

반도체 장치의 제조방법은, 먼저 PMOS 영역과 NMOS 영역을 갖는 기판 상에 게이트 산화막을 형성한다. 이어서 상기 게이트 산화막 상에 N형 불순물이 도핑된 도프트 폴리 실리콘막을 증착한다. 계속하여 상기 PMOS 영역의 상기 도프트 폴리 실리콘막에 P형 불순물을 도핑한다. 다음에 상기 P형 불순물이 도핑된 도핑 영역을 포함하는 폴리 실리콘막 상에 5 Torr내지 100 Torr 압력 범위에서 실란 가스를 이용하여 상기 P형 불순물이 아웃 디퓨전 되는 것을 방지하는 비정질 실리콘막을 형성한다. 이어서 상기 비정질 실리콘막 상에 인-시튜 방법으로 연속적으로 텅스텐 실리사이드막을 형성한다. 이로써, 상기 비정질 실리콘막의 두께 산포가 개선되어 P-채널 모스 트랜지스터의 인버젼 커패시턴스의 산포가 향상되고, 상기 비정질 실리콘막의 증착률이 높아지고, 공정이 단순화된다.

Description

반도체 장치 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1 내지 도 6은 본 발명에 따른 반도체 장치의 제조방법을 설명하는 공정 순서도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 104 : 소자 분리막
108 : 게이트 절연막
112 : N형 불순물이 도핑된 도프트 폴리 실리콘
112a : P형 불순물이 도핑된 도핑영역
116 : 포토레지스트 패턴 120 : 비정질 실리콘막
124 : 텅스텐 실리사이드막 128 : 베리어 금속막
132 : 텅스텐막 136 : 하드 마스크막
140a : N형 게이트 구조물 140b : P형 게이트 구조물
144 : 스페이서 148 : 소오스 및 드레인
152a : N 채널 모스 트랜지스터 152b : P 채널 모스 트랜지스터
본 발명은 반도체 장치를 형성하는 방법에 관한 것으로, 보다 상세하게는 상보형 반도체 장치의 형성 방법에 관한 것이다.
집적된 반도체 장치는 패킹밀도의 증가, 동작주파수의 증가 및 더 낮은 동작전압을 갖는 방향으로 계속 발전되고 있다. 이러한 경향이 계속됨에 따라, 칩 상에 형성된 패턴형상의 크기 및 상기 형성된 패턴 사이의 거리가 점차 작아지고 있는 실정이다.
과거에는 폴리 실리콘은 게이트 전극과 같은 개별 소자들을 형성하고, 상기 소자들을 연결하는데 있어서 매우 유용한 물질이었다. 그러나, 상기 소자의 집적도의 증가로 적용되는 패턴의 크기가 감소함에 따라 연결 저항이 점점 더 중요해지고 있다. 따라서, 상기 폴리 실리콘은 상대적으로 큰 저항특성을 가지기 때문에, 상기 패턴의 크기가 작아짐에 따라, 폴리 실리콘의 연결은 보다 큰 크기의 패턴을 가진 종래의 회로들보다 상대적으로 높은 시간 지연(resitive-capacitive, RC) 및 전압 강하(current-resistance, IR)를 갖는다.
이로써 폴리 실리콘 보다 낮은 저항 특성을 가지면서도 폴리 실리콘과 유사한 특징을 갖는 폴리 실리콘/금속 실리사이드가 점점 더 널리 보급되고 있다.
상기 폴리 실리콘/금속 실리사이트 구조 중에서 폴리 실리콘 상에 텅스텐 실리사이드가 적층된 구조가 가장 널리 사용되고 있다. 그러나, 상기 텅스텐 실리사이드의 저항은 여전히 높은 정도인 대략 100μΩ-cm정도이고, 0.25㎛이하의 초고집적(Ultra-Large Scale Integrated, ULSI)회로를 적합하게 형성하려면 상기 게이트 전극 저항의 추가적인 감소가 요구되고 있다.
이에 따라 종래의 폴리 실리콘 또는 폴리 실리콘/금속 실리사이드 구조를 갖는 게이트 구조물 보다 저 저항을 갖는 폴리 실리콘/텅스텐 구조를 갖는 게이트 구조물이 제시되고 있다.
한편, 상보(CMOS, Complementary Metal Oxide Silicon)형 반도체 장치는 P-채널 모스 트랜지스터와 N-채널 모스 트랜지스터를 하나의 반도체 장치에 함께 형성하여 상보적인 동작을 한다. 그리고 상기 상보(CMOS, Complementary Metal Oxide Silicon)형 반도체 장치는 각 채널형마다 폴리 실리콘에 채널형과 동일한 형의 불순물을 도핑시킨 듀얼(Dual) 폴리 실리콘/텅스텐 구조를 갖는 게이트 구조물이 구비된다.
그리고 상기 폴리 실리콘과 텅스텐 사이의 계면저항의 증가를 억제하기 위하여 오믹(Ohmic)막이 개재되어 있다. 그리고 상기 오믹막과 상기 텅스텐 실리사이드 사이의 반응성 안정화를 위한 베리어 금속막이 개재되어 있다.
그러나 상기 오믹(Ohmic)막으로 텅스텐 실리사이드막을 사용할 경우, 특히 P-채널 모스 트랜지스터의 경우, 상기 텅스텐 실리사이드막이 후속의 열처리 공정을 수행할 때, 상기 폴리실리콘에 도핑된 P형 불순물의 아웃 디퓨젼(out diffusion)의 패스(pass)로 작용한다. 이는 결국에 P-채널 모스 트랜지스터의 인버젼(inversion) 커패시턴스(capacitance)를 감소시킨다.
이를 해결하기 위하여 상기 폴리 실리콘과 텅스텐 실리사이드막 사이에 비정질 실리콘막을 개재하여 상기 P형 불순물이 아웃 디퓨젼(out diffusion)되는 것을 방지하고 있다.
그러나 상기 비정질 실리콘막을 형성하는 방법에 따라 상기 막 두께의 산포가 커져 상기 인버젼 커패시턴스의 산포 불량이 발생되거나, 공정이 복잡하거나, 또는 증착률이 떨어진다.
따라서 본 발명의 목적은 비정질 실리콘막의 두께 산포를 개선하고, 상기 비정질 실리콘막의 증착률을 높이고, 공정을 단순화시키는 반도체 장치의 제조방법을 제공하는데 있다.
상기한 목적을 달성하기 위하여 본 발명에 따른 반도체 장치의 제조방법은, 먼저 PMOS와 NMOS 영역을 갖는 기판 상에 게이트 산화막을 형성한다. 이어서 상기 게이트 산화막 상에 N형 불순물이 도핑된 도프트 폴리 실리콘막을 증착한다. 계속하여 상기 PMOS 영역의 상기 도프트 폴리 실리콘막에 P형 불순물을 도핑한다. 다음에 상기 P형 불순물이 도핑된 도핑 영역을 포함하는 폴리 실리콘막 상에 5 Torr내지 100 Torr 압력 범위에서 실란(SiH4) 가스를 이용하여 상기 P형 불순물이 아웃 디퓨전(out-diffusion) 되는 것을 방지하는 비정질 실리콘막을 형성한다. 이어서 상기 비정질 실리콘막 상에 인-시튜(in-situ) 방법으로 연속적으로 텅스텐 실리사이드막을 형성한다. 계속하여 상기 텅스텐 실리사이드막 상에 텅스텐막을 한다. 계속하여 상기 텅스텐막 상에 하드 마스크막을 형성한다. 다음에 상기 기판 상에 형성된 적층물들을 패터닝하여 상기 PMOS 영역 상에 P형 게이트 구조물 및 NMOS 영역 상에 N형 게이트 구조물을 각각 형성한다.
여기서 상기 텅스텐 실리사이드막을 형성한 후, 상기 텅스텐 실리사이드막 상에 베리어 금속막을 형성하는 단계를 더 포함할 수 있다. 그리고 상기 비정질 실리콘막의 두께는 1 내지 200Å이다. 그리고 상기 비정질 실리콘막은 500 내지 700℃의 공정 온도에서 형성된다. 그리고 상기 실란(SiH4)의 유량은 1000 내지 3000Sccm이다. 그리고 상기 비정질 실리콘막은 히터(heater)와 샤워헤드(showerhead)의 거리가 45 내지 80㎜에서 형성된다.
본 발명에 따른 반도체 장치의 제조방법은, P형 불순물이 도핑된 폴리 실리콘 상에 5 Torr내지 100 Torr 압력 범위에서 실란(SiH4) 가스를 이용하여 상기 P형 불순물이 아웃 디퓨전(out-diffusion) 되는 것을 방지하는 비정질 실리콘막을 형성하고, 상기 비정질 실리콘막 상에 인-시튜(in-situ) 방법으로 연속적으로 텅스텐 실리사이드막을 형성함으로, 상기 비정질 실리콘막의 두께 산포가 개선되어 P-채널 모스 트랜지스터의 인버젼 커패시턴스의 산포가 향상되고, 상기 비정질 실리콘막의 증착률이 높아지고, 공정을 단순화시킬 수 있다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1 내지 도 6은 본 발명에 따른 반도체 장치의 제조방법을 설명하는 공정 순서도이다. 여기서 상기 반도체 장치는 상보형 반도체 장치이다.
도 1을 참조하면, 실리콘 기판 등과 같은 반도체 기판(100)을 마련한다. 그리고 상기 반도체 기판(100)에 절연 영역(104)을 형성한다. 상기 절연 영역(104)은 주로 트렌치 소자 분리막에 의해 형성된다. 이에 따라, 상기 반도체 기판(100)은 액티브 영역과 필드 영역으로 구분된다.
이어서 상기 반도체 기판(100)에 불순물을 도핑하여 N-채널 모스(MOS:Metal Oxide Semiconductor) 트랜지스터 형성 영역(이하 'NMOS 영역'이라 한다)과 P-채널 모스 트랜지스터 형성 영역(이하 'PMOS 영역'이라 한다)으로 구분한다. 이때, 상기 NMOS 영역에는 주로 보론(B) 이온 등을 포함하는 불순물을 도핑하고, 상기 PMOS 영역에는 주로 포스포러스(P) 이온 또는 아세닉(As) 이온 등을 포함하는 불순물을 도핑한다. 이때, 상기 불순물의 도핑은 주로 포토레지스트 패턴을 이온 마스크로 사용하는 이온 주입에 의해 달성된다.
계속해서 상기 반도체 기판(100) 상에 게이트 절연막(108)으로서 게이트 산화막을 형성한다. 상기 게이트 절연막(108)은 주로 열산화법에 의해 형성하는 산화막 또는 원자층 적층에 의해 형성하는 금속 산화막 등이 있다. 특히, 상기 금속 산화막의 예로서는 하프늄 산화막, 지르코늄 산화막, 티타늄 산화막, 탄탄륨 산화막 등을 들 수 있다.
다음에 상기 게이트 절연막(108) 상에 N형 불순물이 도핑된 도프트 폴리 실리콘막(112)을 증착한다. 구체적으로, 상기 N형 불순물이 도핑된 도프트 폴리 실리콘막(112)은 상기 게이트 절연막(108)이 형성된 반도체 기판(100)을 LPCVD(low pressure chemical vapor deposition) 장비의 챔버(chamber)에 로딩하고, 상기 챔 버를 소정의 온도와 소정의 압력의 상태로 유지하면서 상기 챔버에 폴리 실리콘막 형성용 가스인 실란(SiH4)과 N형 불순물 이온을 함유한 불순물 가스인 포스핀(PH3)을 도핑하여 상기 게이트 절연막(108) 상에 N형 불순물으로 인(P) 이온이 도핑된 도프트 폴리 실리콘막(112)이 증착된다.
도 2을 참조하면 상기 NMOS 영역의 도프트 폴리 실리콘막(112) 상에 포토레지스트 패턴(116)을 형성한다. 이어서, 상기 포토레지스트 패턴(116)을 이온 주입 마스크로하여 이온 주입 공정을 수행하여 상기 PMOS 영역의 도프트 폴리 실리콘막(112)에 P형 불순물을 카운트(COUNT) 도핑시킨다. 이로써 상기 PMOS 영역의 도프트 폴리 실리콘막(112)에는 P형 불순물 도핑 영역(112a)이 형성된다. 여기서 상기 P형 불순물은 보론(B) 또는 불화 보론(BF2) 이온을 많이 사용하고 있다. 또한 상기 P형 불순물 도핑 영역(112a)에는 상기 도 2에서 설명하였듯이, 이미 N형 불순물이 도핑되어 있다. 이어서 통상적인 에싱 및 스트립 공정을 수행하여 상기 포토레지스트 패턴(116)을 제거한다.
도 3을 참조하면 상기 P형 불순물 도핑 영역(112a)을 포함하는 도프트 폴리 실리콘막(112) 상에 후속의 열처리 공정에 의하여 상기 P형 불순물이 아웃 디퓨전(out-diffusion) 되는 것을 방지하는 비정질 실리콘막(120)을 형성하고, 인-시튜(in-situ) 방법으로 연속적으로 상기 비정질 실리콘막(120) 상에 낮은 계면 저항을 위하여 오믹막으로 텅스텐 실리사이드막(124)을 형성한다. 여기서 상기 비정질 실리콘막(120)과 상기 텅스텐 실리사이드막(124)은 화학기상증착법에 의하여 형성 한다.
이하, 상기 비정질 실리콘막(120)과 상기 텅스텐 실리사이드막(124)을 단일 챔버(chamber)내에서 인-시튜(in-situ) 방법으로 연속적으로 형성하는 방법에 대해 좀 더 구체적으로 설명한다.
우선 상기 챔버 내에 P형 불순물이 도핑된 도핑 영역(112a)을 포함하는 도프트 폴리 실리콘막(112)이 형성되어 있는 기판을 로딩한다. 이어서 상기 도프트 폴리 실리콘막(112) 상에 비정질 실리콘막(120)을 형성한다. 이 때, 상기 비정질 실리콘의 두께는 1 내지 200Å이다. 본 실시예에서는 12Å인 것이 바람직하다.
이 때의 공정 조건은 다음과 같다. 즉 공정 온도를 조절하는 히터(도시하지 않음)와 공정 가스를 제공하는 샤워헤드(showerhead, 도시하지 않음)의 간격(spacing)이 45 내지 80㎜이다. 본 실시예에서 상기 간격이 68㎜ 인 것이 바람직하다. 그리고 공정 온도를 500 내지 700℃이다. 본 실시예에서는 상기 공정 온도를 600℃인 것이 바람직하다.
그리고 상기 챔버에 소스(source) 가스로 실란(SiH4) 가스와 캐리어(carrier) 가스로 아르곤(Ar) 가스를 주입한다. 이 때, 상기 실란(SiH4) 가스의 유량은 1000 내지 3000sccm이다. 그리고 상기 아르곤(Ar) 가스의 유량은 400 내지 2400sccm이다. 본 실시예에서는 상기 실란(SiH4) 가스의 유량을 2000sccm과 상기 아르곤(Ar) 가스의 유량을 1400sccm인 것이 바람직하다. 그리고 상기 챔버의 압력은 5Torr내지 100Torr이다. 본 실시예에서는 9 Torr인 것이 바람직하다. 그리고 상기 비정질 실리콘(120)을 12Å의 두께를 수득하기 위하여 본 실시예의 바람직한 공정 조건을 이용하여 대략 30초를 진행한다.
이어서 상기 챔버에 아르곤 가스를 주입시켜 상기 실란 가스등의 잔여물을 퍼지를 시킨다.
계속하여 상기 비정질 실리콘(120) 상에 텅스텐 실리사이드막(124)을 형성하는 방법을 설명한다.
상기 챔버 내에 텅스텐 소오스 가스 및 실리콘 소오스 가스를 반응 가스를 유입하여 상기 비정질 실리콘막(120) 상에 상기 텅스텐 실리사이드막(124)을 증착한다. 이 때, 상기 텅스텐 소오스 가스는 WF6을 포함하고, 상기 실리콘 소오스 가스는 디클로로 실란(SiH2Cl2) 및 모노 실란(SiH4)을 포함한다. 여기서 상기 텅스텐 실리사이드막은 50 내지 200Å의 두께로 형성된다.
이어서 상기 챔버에 아르곤 가스를 주입시켜 상기 WF6 가스등의 잔여물을 퍼지를 시킨다. 그 후에 상기 기판을 언로딩시킨다.
상술한 방법에 의하여 상기 비정질 실리콘막(120)과 텅스텐 실리사이드막(124)을 형성하면, 종래의 형성방법에 비하여 상기 비정질 실리콘막(120)의 두께 산포가 개선된다. 뿐만 아니라 상기 비정질 실리콘막(120)의 증착률이 높아지고, 공정을 단순화시킬 수 있다. 이는 결국에 후속에 형성되는 P-채널 모스 트랜지스터의 인버젼 커패시턴스의 산포를 향상시킨다.
도 4를 참조하면 상기 텅스텐 실리사이드막(124) 상에 후속의 형성되는 막과의 반응성 안정화를 위한 베리어 금속막(128)을 형성한다. 상기 베리어막(128)은 텅스텐 질화막, 티타늄 질화막, 탄탈륨 질화막 또는 BN막을 증착시켜 형성할 수 있다. 상기 베리어막(128)은 화학기상 증착법, 원자층 적층법 또는 물리 기상 증착법에 의해 증착할 수 있다. 상기 베리어 금속막(128)은 후속에 형성되는 텅스텐막에 비해 상대적으로 높은 저항을 갖는다. 때문에, 상기 베리어 금속막(128)은 금속 원자의 확산을 방지할 수 있는 최소의 두께를 갖는 것이 바람직하다. 구체적으로, 30 내지 100Å의 얇은 두께를 갖는 것이 바람직하다.
이어서 상기 베리어 금속막(128) 상에 텅스텐막(132)을 형성한다. 상기 텅스텐막(132)은 200 내지 800Å의 두께로 형성한다. 상기 텅스텐막(132)은 물리 화학 기상 증착 방법 또는 화학 기상 증착 방법에 의해 형성할 수 있다. 계속하여 상기 텅스텐막(132) 상에 실리콘 질화물로 이루어지는 하드 마스크막(136)을 형성한다.
도 5를 참조하면 상기 하드 마스크막(136) 상에 통상의 사진 공정을 이용하여 포토레지스트 패턴(도시하지 않음)을 형성한다. 이어서 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 하드 마스크막(136)을 식각하여 하드 마스크 패턴(136a)을 형성한다. 계속하여 상기 포토레지스트 패턴을 통상의 에싱 및 스트립 공정을 수행하여 제거한다.
다음에 상기 하드 마스크 패턴(136a)을 식각 마스크로 하여 상기 텅스텐막(132), 베리어 금속막(128), 텅스텐 실리사이드막(124), 비정질 실리콘(120), P형 불순물이 도핑된 도핑 영역(112a)을 포함하는 폴리 실리콘막(112) 및 게이트 산화막(108)을 차례로 식각함으로서 NMOS 영역 상에 N형 게이트 구조물(140a)이 형성하고, PMOS 영역 상에 P형 게이트 구조물(140b)이 형성된다.
여기서 N형 게이트 구조물(104a)은 게이트 산화막 패턴(108a), N형 불순물이 도핑된 도프트 폴리 실리콘막 패턴(112a), 비정질 실리콘막 패턴(120a), 텅스텐 실리사이드막 패턴(124a), 베리어 금속막 패턴(128a), 텅스텐막 패턴(132a) 및 하드 마스크 패턴(136a)이 순차적으로 적층된 구조를 갖는다. 반면에 P형 게이트 구조물(140b)은 게이트 산화막 패턴(108a), N형 불순물과 P형 불순물이 가운트(COUNT) 도핑된 도프트 폴리 실리콘막 패턴(112b), 비정질 실리콘막 패턴(120a), 텅스텐 실리사이드막 패턴(124a), 베리어 금속막 패턴(128a), 텅스텐막 패턴(132a) 및 하드 마스크 패턴(136a)이 적층된 구조를 갖는다.
도 6을 참조하면, 상기 결과물 상에 연속적으로 실리콘 질화물을 증착한 후에 이방성 식각을 수행하여 상기 N형 게이트 구조물(140a) 및 P형 게이트 구조물(140b) 양측 벽에 스페이서(144)를 형성하고, 이어서 상기 게이트 구조물들의 양측 기판 아래로 소오스 및 드레인(148)을 형성한다.
이로써 N 채널 모스 트랜지스터(152a)와 P 채널 모스 트랜지스터(152b)가 형성된다. 이어서 미 도시하였지만 후속 공정을 수행하여 종래의 형성방법에 비하여 상기 P-채널 모스 트랜지스터(152b)의 인버젼 커패시턴스의 산포가 향상된 상보형 반도체 장치를 완성한다.
상술한 바와 같이 본 발명에 의하면, P형 불순물이 카운트 도핑된 폴리 실리콘막 상에 5 Torr내지 100 Torr 압력 범위에서 실란(SiH4) 가스를 이용하여 상기 P 형 불순물이 아웃 디퓨전(out-diffusion) 되는 것을 방지하는 비정질 실리콘막을 형성하고, 상기 비정질 실리콘막 상에 인-시튜(in-situ) 방법으로 연속적으로 텅스텐 실리사이드막을 형성함으로, 상기 비정질 실리콘막의 두께 산포가 개선되어 P-채널 모스 트랜지스터의 인버젼 커패시턴스의 산포가 향상되고, 상기 비정질 실리콘막의 증착률이 높아지고, 공정을 단순화시킬 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (6)

  1. PMOS와 NMOS 영역을 갖는 기판 상에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 상에 N형 불순물이 도핑된 도프트 폴리 실리콘막을 증착하는 단계;
    상기 PMOS 영역의 상기 도프트 폴리 실리콘막에 P형 불순물을 도핑하는 단계;
    상기 P형 불순물이 도핑된 도핑 영역을 포함하는 도프트 폴리 실리콘막 상에 5 Torr내지 100 Torr 압력 범위에서 실란(SiH4) 가스를 이용하여 상기 P형 불순물이 아웃 디퓨전(out-diffusion) 되는 것을 방지하는 비정질 실리콘막을 형성하는 단계;
    상기 비정질 실리콘막 상에 인-시튜(in-situ) 방법으로 연속적으로 텅스텐 실리사이드막을 형성하는 단계;
    상기 텅스텐 실리사이드막 상에 텅스텐막을 형성하는 단계;
    상기 텅스텐막 상에 하드 마스크막을 형성하는 단계; 및
    상기 기판 상에 형성된 적층물들을 패터닝하여 상기 PMOS 영역 상에 P형 게이트 구조물 및 NMOS 영역 상에 N형 게이트 구조물을 각각 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
  2. 제1항에 있어서, 상기 텅스텐 실리사이드막을 형성한 후, 상기 텅스텐 실리사이드막 상에 베리어 금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
  3. 제1항에 있어서, 상기 비정질 실리콘막의 두께는 1 내지 200Å인 것을 특징으로 하는 반도체 장치 제조방법.
  4. 제1항에 있어서, 상기 비정질 실리콘막은 500 내지 700℃의 공정 온도에서 형성되는 특징으로 하는 반도체 장치 제조방법.
  5. 제1항에 있어서, 상기 실란(SiH4)의 유량은 1000 내지 3000Sccm인 것을 특징으로 하는 반도체 장치 제조방법.
  6. 제1항에 있어서, 상기 비정질 실리콘막은 히터(heater)와 샤워헤드(showerhead)의 거리가 45 내지 80㎜에서 형성되는 것을 특징으로 하는 반도체 장치 제조방법.
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