JP2008235534A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】シリコンから構成される導電パターンの下から上までの幅を均一化すること。
【解決手段】半導体基板１上に絶縁膜５を介して第１シリコン膜６を形成し、第１シリコン膜６に高濃度で一導電型不純物を導入し、第１シリコン膜６上に第２シリコン膜９を形成し、第２シリコン膜９上に所定パターンのマスク１０ｍを形成した後、マスク１０ｍから露出する領域で、第１シリコン膜６が露出しない深さまで第１条件により第２シリコン膜９をエッチングし、ついで第１条件に比べて半導体基板１の垂直方向へのエッチング成分の高い第２条件によって第２シリコン膜９の残りと第１シリコン膜６を絶縁膜５が露出しない深さまでエッチングし、さらに第２条件に比べて絶縁膜に対する第１シリコン膜６のエッチング選択比が大きな第３条件により第１シリコン膜６の残りをエッチングする工程とを有している。
【選択図】図４

Description

本発明は、半導体装置及びその製造方法に関し、特に、シリコンからなる導電パターンを有する半導体装置及びその製造方法に関する。
半導体装置を構成するＭＯＳトランジスタのゲート電極をシリコン膜から形成する場合に、シリコン膜にはｎ型又はｐ型の不純物が導入される。
導電性を確保するためのゲート電極と、キャリア移動領域としてのソース/ドレイン領域に要求される不純物濃度分布、深さなどが異なるため、ゲート電極を構成するシリコン膜への不純物イオン注入を、シリコン基板内にソース／ドレイン領域を形成するための不純物イオン注入とは同時に行わないプロセスが検討されている。
上記プロセスは、ゲート絶縁膜を介してポリシリコン膜をシリコン基板上に成長し、さらにポリシリコン膜に不純物をイオンを注入し、その後に、ポリシリコン膜をフォトリソグラフィー法によりゲート形状にパターニングするという工程を有している。
ポリシリコン膜に不純物イオンを注入する場合には、注入エネルギーを低くしてポリシリコン膜の上層部での不純物濃度を下層部のそれより高くすることが、特開２００４−２６６２４９号公報（特許文献１）に記載されている。
この場合、ポリシリコン膜の膜厚が厚くなると、その下層部内の不純物濃度が不足してゲート電極が空乏化し、ゲート絶縁膜の実効膜厚が厚くなり、結果として、ＭＯＳトランジスタの性能が低下する原因になる。
これに対して、厚く形成されたポリシリコン膜内で十分な深さに不純物を導入するために加速エネルギーを大きくすると、ゲート絶縁膜を突き抜ける不純物量が増えてしまい、ゲート電極からリーク電流が流れ易くなるといった問題がある。
一方、ゲート電極の膜厚は、その側面に形成されるサイドウォールスペーサの幅及び膜厚を最適化することも考慮して設定され、ポリシリコン膜が薄くなればサイドウォールスペーサの幅を広くすることが難しくなる。
サイドウォールスペーサは、ゲート電極及びシリコン基板の上に絶縁膜を形成した後に、異方性エッチングしてゲート電極の側面に残すことにより形成され、ソース／ドレインのエクステンション領域を保護するために使用される。その幅は、ゲート電極の高さに依存する。
これに対して、不純物濃度の異なる２層のポリシリコン膜からゲート電極を構成することが、特開平１０−５０８６２号公報（特許文献２）に記載されている。即ち、一層目のポリシリコン膜は、窒素が導入され且つ高濃度で不純物がイオン注入されている。また、二層目のポリシリコン膜は、低濃度で不純物がイオン注入され、その上にはシリサイド膜が形成されている。
また、ＣＭＯＳトランジスタのゲート電極の空乏化を防止する方法として、ゲート電極用ポリシリコン膜のＮＭＯＳトランジスタ領域にｎ型不純物をイオン注入した後にｎ型不純物活性化用の熱処理を行い、続いて、ゲート電極用ポリシリコン膜のＰＭＯＳトランジスタ領域にｐ型不純物であるホウ素（Ｂ）をイオン注入することが特開２０００−２１４３８７号公報（特許文献３）に記載されている。
この方法に従えば、ゲート電極用ポリシリコン膜においてｎ型不純物イオンを熱処理により活性化する際に他の領域でホウ素が抜けることはないので、ホウ素の濃度低下によるゲート電極の空乏化が防止される。
特開２００４−２６６２４９号公報 特開平１０−５０８６２号公報 特開２０００−２１４３８７号公報
ところで、ゲート電極の空乏化を抑制するために、ゲート電極を構成するポリシリコン膜の下層部内の不純物濃度を高くすると、その下層部でサイドエッチングが大きくなってゲート電極の実効的な長さが縮小化することがあることを本発明者らは見出した。
これは、不純物濃度が所定範囲よりも大きくなるとエッチング速度が上昇するからであると考えられる。
このようなゲート電極のサイドエッチングによるトランジスタ特性への影響は、ゲート電極が数十ｎｍと狭くなるにつれて大きくなってきている。
本発明の目的は、シリコンから構成される導電パターンの下層部と上層部の幅を均一化することができる半導体装置及びその製造方法を提供することにある。
本発明の観点に従えば、半導体基板の上に第１絶縁膜上を介して第一導電型不純物を含む第１のシリコン膜を形成する工程と、第１のシリコン膜より第一導電型不純物濃度が低い第２のシリコン膜を第１のシリコン膜上に形成する工程と、第２のシリコン膜上に所定パターンのマスク層を形成する工程と、マスク層をエッチングマスクとして、第２のシリコン膜を第１のシリコン膜が露出しない深さまで第１条件によりエッチングする第１エッチング工程と、第１条件に比べて垂直エッチング成分比の高い第２条件によって、第２のシリコン膜の残りと第１のシリコン膜を第１絶縁膜が露出しない深さまでエッチングする第２エッチング工程と、第２条件に比べて、第１絶縁膜のエッチングレートに対する第１のシリコン膜のエッチングレートの比が大きな第３条件により第１のシリコン膜の残りをエッチングする第３エッチング工程とを有している。
本発明によれば、マスクから露出している領域において、高濃度で第一導電型不純物を含む第１のシリコン膜が露出しない深さに第２のシリコン膜をエッチングした後に、それよりも垂直方向への異方性が高いエッチングにより第２のシリコン膜の残りと第１のシリコン膜の殆どをエッチングし、さらに、半導体基板上の絶縁膜に対してエッチング選択比が高い条件で第１のシリコン膜の残りをエッチングするようにしている。これにより、第１のシリコン膜のサイドエッチングを抑制し、シリコン膜のパターンを厚さ方向の位置によらずにほぼ均一にすることが可能になり、そのパターンの目標線幅を得ることが可能になる。
以下に本発明の実施の形態を図面に基づいて詳細に説明する。
図１〜図７は、本発明の実施形態に係る半導体装置の形成工程を示す断面図である。
まず、図１（ａ）に示すように、シリコン（半導体）基板１にＰウェル２とＮウェル３と素子分離層４を形成する。
Ｐウェル２は、Ｐウェル領域に開口を有するレジストパターン（不図示）をシリコン基板１上に形成し、さらに開口を通してシリコン基板１にｐ型ドーパントをイオン注入することにより形成される。ｐ型ドーパントとして、例えばホウ素（Ｂ）が用いられ、ホウ素のイオン注入条件として例えば加速エネルギーを１２０ｋｅＶとし、ドーズ量を１×１０１３／ｃｍ2とする。
また、Ｎウェル３は、レジストパターンを使用してＮウェル領域にｎ型ドーパントをイオン注入することにより形成される。ｎ型ドーパントとして、例えば燐（Ｐ）が用いられ、燐のイオン注入条件として例えば加速エネルギーを３００ｋｅＶとし、ドーズ量を１×１０１３／ｃｍ2とする。
Ｐウェル２、Ｎウェル３が形成された後に、素子分離層４としてシャロートレンチアイソレーション（ＳＴＩ）がシリコン基板１内に形成される。ＳＴＩの形成プロセスは、素子分離領域に開口を有するシリコン窒化膜（不図示）をシリコン基板１上に形成した後に、シリコン窒化膜に覆われていない部分をエッチングすることによりシリコン基板１に溝４ａを形成し、さらにシリコン窒化膜をリン酸により除去し、ついで溝４ａ内にシリコン酸化膜を埋め込む工程を有している。シリコン基板１の上面上に成長したシリコン酸化膜は、化学機械研磨（ＣＭＰ）法等により除去される。
なお、素子分離層４として、ＳＴＩを形成する代わりに、ＬＯＣＯＳ(Local Oxidation of Silicon)法によりシリコン酸化膜を形成してもよい。
その後に、シリコン基板１の上面にゲート絶縁膜５となるシリコン酸化膜を化学気相成長（ＣＶＤ）法により例えば１ｎｍ〜２ｎｍの厚さに形成する。なお、シリコン酸化膜に他の元素を添加してもよく、その厚さはシリコン酸化膜相当で１ｎｍ〜２ｎｍとする。
次に、図１（ｂ）に示すように、第１のシリコン膜６をＣＶＤ法により例えば３０ｎｍ以上、６０ｎｍ以下の厚さに形成する。第１のシリコン膜６の成長に使用する反応ガスとして、モノシラン、ジクロルシラン等が使用され、その成長雰囲気内の圧力を４０Ｐａ程度とする。
第１のシリコン膜６はアモルファスシリコン膜、ポリシリコン膜のいずれであってもよい。ポリシリコン膜を成長する場合には成長温度を例えば６２０℃程度とし、アモルファスシリコン膜を成長する場合には成長温度を５８０℃以下とする。
続いて、ゲート絶縁膜５上にフォトレジスト７を塗布し、これを露光、現像することにより、図１（ｃ）に示すような第１のレジストパターン７を形成し、これにより、Ｎウェル３上の第１のシリコン膜６を覆うとともにＰウェル２上の第１のシリコン膜６を露出する。
さらに、第１レジストパターン７から露出している第１のシリコン膜６にｎ型不純物をイオン注入する。ｎ型不純物として燐（Ｐ）又は砒素（Ａｓ）を使用し、ドーズ量を例えば４×１０１５atoms/cm2、加速エネルギーを例えば１０ｋｅＶとする。
これにより、第１のシリコン膜６内のｎ型不純物濃度は、Ｐウェル２の上の領域で１×１０１８atoms/cm3以上になる。
第１レジストパターン７を除去した後に、再び第１のシリコン膜６上にフォトレジストを塗布し、これを露光、現像することにより、図２（ａ）に示すように、Ｐウェル２上の第１のシリコン膜６を覆うとともにＮウェル３上の第１のシリコン膜６を露出する第２レジストパターン８を形成する。
さらに、第２レジストパターン８から露出している第１のシリコン膜６にｐ型不純物をイオン注入する。ｐ型不純物として硼素（Ｂ）を使用し、ドーズ量を例えば５×１０15atoms/cm2、加速エネルギーを２ｋｅＶとする。
これにより、第１のシリコン膜６内のｐ型不純物濃度は、Ｎウェル３の上の領域で１×１０１８atoms/cm3以上になる。
第２フォトレジスト８を除去した後に、図２（ｂ）に示すように、第１のシリコン膜６上に第２のシリコン膜９をＣＶＤ法により例えば５０ｎｍ以上、８０ｎｍ以下の厚さに形成する。
第２のシリコン膜９の成長条件は、膜厚を除いて第１のシリコン膜６の成長と同じにする。第２のシリコン膜９はアモルファスシリコン膜、ポリシリコン膜のいずれであってもよく、それぞれの成長温度は、第１のシリコン膜６と同様である。
本実施形態では、第２のシリコン膜９には不純物をイオン注入する工程が採用されずにパターニングされるまでアンドープ状態とする。しかし、第１のシリコン膜６内の一導電型不純物濃度よりも低濃度で一導電型不純物をイオン注入してもよく、この場合には、イオン注入後の不純物濃度を１×１０１８atoms/cm3未満とする。
なお、第１のシリコン膜６と第２のシリコン膜９の合計膜厚は、後の工程で形成されるサイドウォールの横幅の大きさやゲート電極の抵抗値などを考慮して決定される。
第１のシリコン膜６内に導入された不純物の活性化は、第２のシリコン膜９の成長前でもよいしその後でもよい。ｎ型不純物とｐ型不純物の活性化はそれらを導入する毎に行ってもよい。活性化温度は例えば９００〜１０００℃程度である。
次に、図２（ｃ）に示すように、第２のシリコン膜９上にハード膜１０を形成する。ハード膜１０として、例えば第２のシリコン膜６上にＴｉＮ膜をスパッタにより形成し、さらにシリコン酸化膜をテトラエトキシシラン（ＴＥＯＳ）使用のＣＶＤ法により形成する。
続いて、図３（ａ）に示すように、ハード膜１０上にフォトレジストを塗布し、これを露光、現像することにより、Ｐウェル２及びＮウェル３の上方でゲート電極形状を有する第３のレジストパターン１１を形成する。この場合、Ｐウェル２及びＮウェル３の上において、第３のレジストパターン１１のゲート長方向の長さを例えば３０ｎｍ〜６０ｎｍとする。
さらに、図３（ｂ）に示すように、第３のレジストパターン１１をマスクにしてハード膜１０をエッチングしてパターニングする。これにより、第３のレジストパターン１１の下に残されたハード膜１０をハードマスク１０ｍとして使用する。
なお、ハードマスク１０ｍは必須のものではなく、第３のレジストパターン１１を第２のシリコン膜９上に直接形成してもよい。
その後に、第１及び第２のシリコン膜６、９を以下の条件によるプラズマエッチングによってパターニングする。それらのエッチングは、同じチャンバ内で行われる。
まず、図３（ｃ）に示すように、ハードマスク１０ｍに覆われない領域にある第２のシリコン膜９を第１エッチング条件でその厚さの途中までエッチングする。エッチング深さは、第２のシリコン膜９の厚さの７０％以上であって、第１のシリコン膜６が露出しない量とする。
この場合のエッチングガスとして、例えば、臭化水素（ＨＢｒ）と酸素（Ｏ２）の混合ガス、又は、塩素（Ｃｌ２）とＨＢｒとＯ２の混合ガス、又は四フッ化炭素（ＣＦ４）とＣｌ２とＨＢｒとＯ２の混合ガスのいずれかを選択する。また、エッチング雰囲気の圧力を数ｍＴｏｒｒ又はそれ以上で１０ｍＴｏｒｒ以下の範囲に設定する。
第１エッチング条件を、２つのサブステップで構成してもよい。即ち、第２のシリコン膜９の表面に酸化膜が薄く形成されている場合には、初期ステップとして、例えば塩素（Ｃｌ２）又はＣＦ４のいずれかのガスを用いる条件を含めてもよい。
次に、図４（ａ）に示すように、ハードマスク１０ｍに覆われない領域において、第１のエッチング条件を第２のエッチング条件に切り替えて、その条件で残りの第２のシリコン膜９をエッチングし、これに連続させて第１のシリコン膜６をその厚さの途中までエッチングする。
第２のエッチング条件による第１のシリコン膜６のエッチング深さは、２０ｎｍ以上であってゲート絶縁膜５が露出しない量とする。それ以上のエッチング深さとすれば、膜厚の薄いゲート絶縁膜５が容易に除去され、続いてシリコン基板１の表面もエッチングされるから、これを防止する必要がある。
第２のエッチング条件は、反応ガスとして、Ｃｌ２、ＨＢｒ、ヨウ化水素（ＨＩ）、臭素（Ｂｒ２）のうち少なくとも１つのガスにＣＨｘＦｙ（ｘ、ｙは原子数）を添加したガスを使用する。ＣＨｘＦｙとして、例えば、ＣＨ２Ｆ２とＣＨＦ３とＣＨ３Ｆのうち少なくとも１つ含むガスとする。
この場合、エッチング雰囲気の圧力を０.６Ｐａと比較的低くするとともに、基板対向電極に与える高周波電力のパワーを例えば６００Ｗの高エネルギーとすることにより、基板垂直方向へのエッチング成分を高くする。
ＣＨｘＦｙのガス流量は、総ガス流量の２〜５流量％とする。また、ＨＢｒのガス流量を例えば２５０ｓｃｃｍとする。ＣＨｘＦｙのガス流量の詳細については後述する。
次に、第２のエッチング条件を第３のエッチング条件に切り替える。これにより、図４（ｂ）に示すように、ハードマスク１０ｍに覆われない領域において第１のシリコン膜６の残りをエッチングしてゲート絶縁膜５を露出させる。
第３のエッチング条件は、ゲート絶縁膜５を構成する酸化膜、例えばシリコン酸化膜に対する第１のシリコン膜６のエッチング選択比を例えば１００倍程度に高くできる条件に設定される。これにより、第１のシリコン膜６のエッチングの最終段階で、シリコン基板１表面の露出が防止される。
この場合の、エッチングガスとして、ＨＢｒとＯ２とヘリウムの混合ガスを使用し、エッチング雰囲気の圧力を例えば約１０．７Ｐａの高圧とする。
第３のエッチング条件をさらに、２つのサブステップに分けてもよい。この場合、第２のサブステップでは、第１のサブステップに比べて、シリコン酸化膜に対するシリコン膜のエッチング比を高める。
これは、ゲート絶縁膜５が露出する直前に条件を変えることにより、最終的なオーバーエッチングの条件により生じる第１のシリコン膜６のサイドエッチングの時間をできるだけ短くするためである。
以上のようなエッチング条件により第１、第２のシリコン膜６、９をパターニングすることにより、ゲート長方向のパターン幅を１０％以内の誤差とすることができる。
次に、第３のレジストパターン１１を酸素プラズマや溶剤により除去する。これに続いて、図４（ｃ）に示すように、ハードマスク１０ｍを構成するシリコン酸化膜を緩衝フッ酸により除去し、さらにその下のＴｉＮ膜を熱リン酸により除去する。なお、ＴｉＮ膜は、後の工程でサイドウォールスペーサを形成する際の異方性エッチングにより除去してもよい。
これにより、Ｐウェル２及びＮウェル３上に形成された第１、第２のシリコン膜６、９のパターンは、それぞれゲート電極１２ａ、１２ｂとして使用される。
なお、ゲート電極１２ａ，１２ｂに覆われない領域のゲート絶縁膜５は、ハードマスク１０ｍを構成するシリコン酸化膜と同時に除去されるが、その後に、熱酸化法によりシリコン基板１の表面にシリコン酸化膜（不図示）を成長する。
次に、図５（ａ）に示すように、Ｐウェル２におけるゲート電極１２ａの両側方にｎ型のエクステンション領域１３ａを形成する。さらに、Ｎウェル３におけるゲート電極１２ｂの両側方にｐ型のエクステンション領域１４ａを形成する。
ｎ型のエクステンション領域１３ａは、例えば、Ｎウェル３上の領域をフォトレジスト（不図示）により覆った状態で、砒素（Ａｓ）をＰウェル２内にイオン注入して形成される。この場合、Ａｓのイオン注入は、例えば加速エネルギー１ｋｅＶ、ドーズ量１×１０１５／ｃｍ2の条件とする。
Ｎウェル３を覆うフォトレジストを除去した後に、さらにＰウェル２を別のフォトレジスト（不図示）で覆う。そして、露出されたＮウェル３内にホウ素（Ｂ）をイオン注入する。これにより、ゲート電極１２ｂの両側のＮウェル３にｐ型のエクステンション領域１４ａが形成される。Ｂのイオン注入は、例えば加速エネルギー０．５ｋｅＶ、ドーズ量１×１０１５／ｃｍ2の条件とする。
Ｐウェル２を覆うフォトレジストを除去した後に、ゲート電極１２ａ，１２ｂの下を除く領域のシリコン基板１表面のシリコン酸化膜（不図示）を例えばフッ酸により除去する。
続いて、図５（ｂ）に示すように、例えば厚さ９０ｎｍの絶縁膜１５をＣＶＤ法によりシリコン基板１及びゲート電極１２ａ，１２ｂの上に形成する。なお、絶縁膜１５として例えば、シリコン酸化膜の単層、又はシリコン酸化膜とシリコン窒化膜の二層を形成する。
第１のシリコン膜６もしくは第２のシリコン膜９をアモルファスで形成した場合は、図５(ｂ)の工程の後に、例えば急速熱処理（ＲＴＡ）によりアモルファスシリコンを結晶化して体積を変化させてもよい。これにより、ゲート電極１２ａ，１２ｂの下のチャネル領域にストレスが加わってキャリアの移動度が向上する。
次に、図５（ｃ）に示すように、シリコン酸化膜１５をエッチバックしてゲート電極１２ａ、１２ｂの側部にサイドウォールスペーサ１５ｓとして残す。
続いて、Ｎウェル３とＰウェル２をフォトレジスト（不図示）により交互に覆う。そして露出した側のＮウェル３とＰウェルのそれぞれに反対導電型の不純物をイオン注入する。これにより、ゲート電極１２ａ，１２ｂ及びサイドウォールスペーサ１５ｓに覆われない領域にソース／ドレイン領域１３、１４を形成する。
例えば、Ｐウェル２にＡｓをイオン注入することにより、ゲート電極１２ａの両側にｎ型のソース／ドレイン領域１３を形成する。この場合、Ａｓのイオン注入は、例えば加速エネルギー３５ｋｅＶ、ドーズ量２×１０１５／ｃｍ2の条件とする。
また、Ｎウェル３にＢをイオン注入してゲート電極１２ｂの両側にｐ型のソース／ドレイン領域１４を形成する。この場合、Ｂのイオン注入は、例えば加速エネルギー６ｋｅＶ、ドーズ量６×１０１５／ｃｍ2の条件とする。
この後に、シリコン基板１をアニールすることにより、Ｐウェル２、Ｎウェル３にそれぞれ注入されたドーパントを活性化する。
次に、図６（ａ）に示すように、ニッケル（Ｎｉ）ターゲットを用いて、シリコン基板１の上にＮｉ膜１６をスパッタにより２０ｎｍの厚さに形成し、これによりゲート電極１２ａ，１２ｂ、Ｐウェル２及びＮウェル３を覆う。なお、Ｎｉの代わりにＮｉＰｔ、その他の高融点金属を形成してもよい。Ｎｉ膜１６（ＮｉＰｔ膜）は、８ｎｍ以上あればよいが、厚くても２００ｎｍとする。
さらに、Ｎｉ膜１６上に窒化チタン（ＴｉＮ）からなる保護膜１７をスパッタにより形成する。ＴｉＮは、Ｔｉターゲットと窒素ガスを使用して形成される。なお、保護膜１７としてＴｉＮの代わりにＴｉを形成してもよい。また、保護膜１７の形成を省いてもよい。
なお、Ｎｉ膜１６を形成する前に、シリコン基板１の表面を緩衝フッ酸によりクリーニングする。クリーニングは、熱酸化膜に換算して５ｎｍの厚さをエッチングする条件とする。
次に、図６（ｂ）に示すように、２２０℃〜２８０℃（例えば２６０℃）の温度で、シリコン基板１を３０秒間アニールすることによりニッケルと第２のシリコン膜９を反応させて、Ｐウェル２では、ソース／ドレイン領域１３とゲート電極１２ａの上層にシリサイド層１８，１９を形成する。また、Ｎウェル３では、ソース／ドレイン領域１４ａとゲート電極１２ｂの上層にシリサイド層２０，２１を形成する。Ｎｉ膜１６を使用した場合のシリサイド層１８〜２１は、ニッケルシリサイド層である。
ゲート電極１２ａ，１２ｂの上層に形成されるシリサイド層１９，２１は、第２のシリコン膜９を低抵抗化する。なお、熱処理により第１のシリコン膜６内の不純物を拡散第２のシリコン膜９の下層内に拡散させてその電気抵抗をさげてもよい。
続いて、図６（ｃ）に示すように、硫酸と過酸化水素水の混合液、塩酸と過酸化水素水の混合液等を用いて保護膜１７と未反応のＮｉ膜１６を除去する。その後、３００℃〜５００℃の温度帯でシリサイド層１８〜２１をアニールしてさらにニッケルとシリコンを反応させる。
なお、シリサイド層１８〜２１の構成材料は、ニッケルシリサイドやニッケル合金シリサイドに限られるものではなく、Ｎｉ膜１６の代わりにコバルト（Ｃｏ）膜やＴｉ膜を用いて、コバルトシリサイド層（ＣｏＳｉ2）やチタンシリサイド（ＴｉＳｉ2）を形成してもよい。
以上により、Ｐウェル２には、ゲート電極１２ａ、ソース／ドレイン領域１３等を有するＮＭＯＳトランジスタＴ1が形成され、また、Ｎウェル３には、ゲート電極１２ｂ、ソース／ドレイン領域１４等を有するＮＭＯＳトランジスタＴ2が形成される。
次に、図７（ａ）に示すように、シリコン基板１の上にシリコン窒化膜（ＳｉＮｙ１膜（ｙ１；組成比））２２、シリコン酸化膜２３をプラズマＣＶＤ法によりそれぞれ５０ｎｍ、６００ｎｍの厚さに形成する。この場合、シリコン窒化膜２２とシリコン酸化膜２３の成長温度を例えば４００℃とする。シリコン窒化膜２２とシリコン酸化膜２３は層間絶縁膜となる。シリコン窒化膜２２は、チャネル部分のストレス制御を目的として、引っ張り応力を有する窒化膜や圧縮応力を有する窒化膜を用いてもよい。
さらに、シリコン酸化膜２３をＣＭＰにより研磨してその上面を平坦化する。
次に、フォトレジスト（不図示）をシリコン酸化膜２３上に塗布し、これを露光、現像してゲート電極１２ａ，１２ｂ、ソース／ドレイン領域１３，１４の上のシリサイド層１８〜２１の上にそれぞれレジスト開口部（不図示）を形成する。
そして、レジスト開口部を通してシリコン酸化膜２３、シリコン窒化膜２２をエッチングすることにより、図７（ｂ）に示すように、シリコン酸化膜２３及びシリコン窒化膜２２内にコンタクトホール２３ａ〜２３ｆを形成する。
この工程において、シリコン酸化膜２３はＣｘ２Ｆｙ２／Ａｒ／Ｏ2係（ｘ２、ｙ２；原子数）のガスを用いてドライエッチングによりエッチングされ、また、シリコン窒化膜２２のエッチングはＣＨｘ３Ｆｙ３／Ｏ2／Ａｒ係（ｘ３、ｙ３；原子数）のガスを用いてドライエッチングによりエッチングされる。
その後に、コンタクトホール２３ａ〜２３ｆの内壁面及び底面とシリコン酸化膜２３上に、グルー（密着）層としてチタン（Ｔｉ）層をプラズマＣＶＤ法により２ｎｍ〜８ｎｍの厚さに形成する。続いて、Ｔｉ層の上にバリアメタル層としてＴｉＮ層をスパッタにより１ｎｍ〜２０ｎｍの厚さに形成する。
さらに、バリアメタル層上にタングステン（Ｗ）層をＣＶＤ法により成長してコンタクトホール２３ａ〜２３ｆ内を埋め込む。Ｗ成長用のソースガスとして六フッ化タングステンを使用する。
続いて、ＣＭＰによりＷ層、ＴｉＮ層及びＴｉ層をシリコン酸化膜２３の上面上から除去する。これによりコンタクトホール２３ａ〜２３ｆ内に残されたＷ層、ＴｉＮ層及びＴｉ層は、導電性プラグ２４ａ〜２４ｆとなる。
次に、図７（ｃ）に示すように、シリコン酸化膜２３上に、例えばバリアメタル、アルミニウムの多層構造からなる導電膜を形成し、これをフォトリソグラフィー法によりパターニングして配線２５ａ〜２５ｆを形成する。
その後に、配線２５ａ〜２５ｆ、シリコン酸化膜２３の上にさらに層間絶縁膜、配線、導電性プラグ等を形成する。そのプロセスの詳細は省略する。
ところで、ゲート電極１２ａ、１２ｂをパターニングする工程において、第２のエッチング条件で使用されるＣＨｘＦｙのガス流量を総ガス流量の２〜５流量％とした理由は、図８に示す実験結果によるものである。
図８は、ＣＨｘＦｙのガス流量比αとゲート電極１２ａ，１２ｂのパターン形状の関係を示している。
図８の縦軸は、図９に示すゲート電極１２ａ（１２ｂ）において、第１のシリコン膜６と第２のシリコン膜９の界面、例えば高さ中央位置での幅Ｗ２に対する底面の幅Ｗ１の比（Ｗ１／Ｗ２）を示し、横軸はＣＨｘＦｙのガス流量比αを示している。
パターン比が１の場合には、ゲート電極１２ａ（１２ｂ）の幅が上から下までほぼ均一になり、ゲート電極１２ａ（１２ｂ）の目標線幅の達成が可能になる。
パターン比は１に近いほど良いが、パターニング誤差の許容範囲は例えば１０％以内であるので、図８の実験結果によりガス流量比αを２流量％〜５流量％に設定することが好ましいことがわかる。
このようにＣＨｘＦｙのガス流量を総ガス流量の２〜５流量％とすると、高不純物濃度の第１のシリコン膜６のエッチングでは、エッチングにより形成された側面に最適な状態のデポジション層が形成されるので、サイドエッチングが入らないようになり、しかもテーパー形状になることが抑制される。
これにより、ゲート電極１２ａ（１２ｂ）を構成する第１のシリコン膜６と第２のシリコン膜９との界面における幅が、第１のシリコン膜６の底面における幅の９０％以上となることが好ましい。
ところで、第１のエッチング条件を第２のエッチング条件と同じにすると、第２のシリコン膜９を上面からエッチングする際に、レジストパターン１１に対する第２のシリコン膜９のエッチング選択比が低下したり、あるいは側壁でフロロカーボンポリマーの付着量が多すぎてパターン精度が悪化したりする。
以上のように本実施形態によれば、アンドープ又は低不純物濃度の第２のシリコン膜９の途中までをエッチングする第１条件と、第２のシリコン膜９の途中から第１のシリコン膜６の途中までをエッチングする第２条件と、第１のシリコン膜６の途中から最後までエッチングする第３条件をそれぞれ異ならせている。
第２のシリコン膜９はアンドープ又は低不純物濃度であるために、第１のシリコン膜６に比べてサイドエッチングが生じにくい状態となっている。従って、第２のシリコン膜９のエッチング条件としては、エッチングにより徐々に現れるゲート電極１２ａ、１２ｂの側面にデポジション層が付着しにくい第１条件とする。また、第１条件によるエッチングのタイミングを最適化して、エッチング深さを第２のシリコン膜９の膜厚の７０％以上とすることにより、デポジション層の付着を防止してテーパー形状の発生が抑制され、目標の線幅が得やすくなる。
また、第２のシリコン膜９の残りと第１のシリコン膜６の多くを第２条件でエッチングすることにより、高不純物濃度の第１のシリコン膜６のサイドエッチングを抑制して目標の線幅を得るようにしている。
第２条件の適用範囲を、第２のシリコン膜９の低層部から高不純物濃度の第１のシリコン膜６の少なくとも７０％の厚さまでの範囲、例えば２０ｎｍ以上の深さまとすることにより、サイドエッチングの影響が防止される。
なお、第１のシリコン膜６内の不純物濃度は１×１０１８atoms/cm3以上であり、その量よりも少ない場合には第１条件によるエッチングでも形状不良が発生しにくい。
さらに、第１のシリコン膜６をオーバーエッチングする際には、第３条件で第１のシリコン膜６をエッチングすることにより、その下のゲート絶縁膜５に対する下側のシリコン膜６のエッチング選択比を十分高くする。これにより、ゲート電極１２ａ、１２ｂの両側方においてシリコン基板１の不要なエッチングが防止される。
そのようにエッチング条件を少なくとも３回変えることによって、ゲート電極１２ａ、１２ｂの形状の誤差を抑制することができ、目標となる幅のパターンを形成して最適な線幅を得ることができる。
なお、上記した実施形態では、マスクを使用して下側のシリコン膜６と上側のシリコン膜９をエッチングすることによりゲート電極１２ａ、１２ｂを形成しているが、上記した第１〜第３のエッチング条件を採用することにより、シリコン膜からなる配線、その他の導電性パターンを形成してもよい。
次に、本発明の実施形態の特徴を付記する。
（付記１）半導体基板の上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に第１のシリコン膜を形成する工程と、前記第１のシリコン膜上に第２のシリコン膜を形成する工程と、前記第２のシリコン膜上に所定パターンのマスク層を形成する工程と、前記マスク層をエッチングマスクとして、前記第２のシリコン膜を前記第１のシリコン膜が露出しない深さまで第１条件によりエッチングする第１エッチング工程と、第１条件に比べて垂直エッチング成分比の高い第２条件によって、前記第２のシリコン膜の残りと前記第１のシリコン膜を前記第１絶縁膜が露出しない深さまでエッチングする第２エッチング工程と、前記第２条件に比べて、前記第１絶縁膜のエッチングレートに対する前記第１のシリコン膜のエッチングレートの比が大きな第３条件により前記第１のシリコン膜の残りをエッチングする第３エッチング工程とを有し、前記第１のシリコン膜の第一導電型不純物濃度は、前記第２のシリコン膜の第一導電型不純物濃度よりも高いことを有することを特徴とする半導体装置の製造方法。
（付記２）前記第１条件によって、前記第２のシリコン膜は膜厚の７０％以上の深さまでエッチングされることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）前記第１エッチング工程の前に、前記第２のシリコン膜の表面の酸化膜を除去する工程を有することを特徴とする付記１又は付記２に記載の半導体装置の製造方法。
（付記４）前記第１のエッチング工程に使用される第１反応ガスは、ＨＢｒ及びＯ２を含むことを特徴とする付記１乃至付記３のいずかに記載の半導体装置の製造方法。
（付記５）前記第１反応ガスにはさらにＣｌ２が含まれることを特徴とする付記４に記載の半導体装置の製造方法。
（付記６）前記第１のシリコン膜のうち前記第２のエッチング工程により除去される厚さは２０ｎｍ以上であることを特徴とする付記１乃至付記５のいずれかに記載の半導体装置の製造方法。
（付記７）前記第２エッチング工程でエッチングされる前記第１のシリコン膜の前記第一導電型不純物濃度は１×１０１８atoms/cm3以上であることを特徴とする付記１乃至付記６のいずれかに記載の半導体装置の製造方法。
（付記８）前記第２エッチング工程は、ＣＨｘＦｙ（ｘ、ｙは原子数）ガスを含む第２反応ガスを使用すること特徴とする付記１乃至付記５のいずれかに記載の半導体装置の製造方法。
（付記９）前記ＣＨｘＦｙガスは、ＣＨ２Ｆ２とＣＨＦ３とＣＨ３Ｆの少なくとも１つ含むことを特徴とする付記８に記載の半導体装置の製造方法。
（付記１０）前記第２反応ガスには、Ｃｌ２、ＨＢｒ、ＨＩ、Ｂｒ２のうち少なくとも１つのガスを含むことを特徴とする付記８又は付記９に記載の半導体装置の製造方法。
（付記１１）前記第２反応ガスの総流量に対する前記ＣＨｘＦｙのガス流量比は２〜５流量％であることを特徴とする付記８乃至付記１０のいずれかに記載の半導体装置の製造方法。
（付記１２）前記第３エッチング工程は、前記第３条件でエッチングを行う第１ステップと、前記第１絶縁膜のエッチングレートに対する前記第１のシリコン膜のエッチングレート比が、前記第３条件よりも大きくなる第４条件でエッチングを行う第２ステップと、を有することを特徴とする付記１乃至付記１１のいずれかに記載の半導体装置の製造方法。
（付記１３）前記第１絶縁膜の形成は、酸化シリコンを含む膜を気相成長により形成する工程であることを特徴とする付記１乃至付記１２のいずれかに記載の半導体装置の製造方法。
（付記１４）前記第１のシリコン膜、第２のシリコン膜は、それぞれポリシリコン膜、アモルファスシリコン膜のいずれかであることを特徴とする付記１乃至付記１３のいずれかに記載の半導体装置の製造方法。
（付記１５）前記第３エッチング工程の後、前記マスクを除去し、前記第２のシリコン膜上に金属膜を形成する工程と、前記金属膜及び前記第２のシリコン膜を加熱することにより、前記第２のシリコン膜に金属シリサイド膜を形成する工程と、を有することを特徴とする付記１乃至付記１４のいずれかに記載の半導体装置の製造方法。
（付記１６）前記第１及び第２のシリコン膜の前記パターンはトランジスタのゲート電極であることを特徴とする付記１乃至付記１５のいずれかに記載の半導体装置の製造方法。
（付記１７）前記第３エッチング工程の後、前記半導体基板全面に第２絶縁膜を形成する工程と、前記第２絶縁膜をエッチバックして前記ゲート電極の側面にサイドウォールスペーサとして残す工程と、前記ゲート電極及び前記サイドウォールスペーサをマスクにして前記半導体基板上に不純物を導入してソース／ドレイン領域を形成する工程と、を有することを特徴とする付記１６に記載の半導体装置の製造方法。
（付記１８）前記第１のシリコン膜又は前記第２のシリコン膜がアモルファスシリコン膜である場合、前記半導体基板全面に前記第２絶縁膜を形成する工程の後、前記第２絶縁膜をエッチバックして前記ゲート電極の側面にサイドウォールスペーサとして残す工程の前に、前記第１のシリコン膜又は第２のシリコン膜を加熱することにより、前記アモルファスシリコン膜を結晶化する工程とを有することを特徴とする付記１６又は付記１７に記載の半導体装置の製造方法。
（付記１９）半導体基板の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に配設され、１×１０１８atoms/cm3以上の第一導電型不純物濃度を有する第１のシリコン膜と、前記第１のシリコン膜上に配設され、１×１０１８atoms/cm3未満の第一導電型不純物濃度を有する第２のシリコン膜とからなり、前記第１のシリコン膜と前記第２のシリコン膜との界面における幅が、前記第１のシリコン膜の底面における幅の９０％以上であるゲート電極と、前記ゲート電極の両側で前記半導体基板内に形成されたソース／ドレイン領域と、を有することを特徴とする半導体装置。
図１（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の形成工程を示す断面図（その１）である。 図２（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の形成工程を示す断面図（その２）である。 図３（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の形成工程を示す断面図（その３）である。 図４（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の形成工程を示す断面図（その４）である。 図５（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の形成工程を示す断面図（その５）である。 図６（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の形成工程を示す断面図（その６）である。 図７（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の形成工程を示す断面図（その７）である。 図８は、本発明の実施形態に係る半導体装置を構成するシリコン膜のパターニングに使用されるＣＨｘＦｙのガス流量比αとパターン形状の関係を示す図である。 図９は、ＭＯＳトランジスタを構成するゲート電極を示す断面図である。
符号の説明
１ シリコン基板（半導体基板）
２ Ｐウェル
３ Ｎウェル
４ 素子分離層
５ ゲート絶縁膜
６ 第１のシリコン膜
９ 第２のシリコン膜
１０ｍ ハードマスク
１１ レジストパターン
１２ａ，１２ｂ ゲート電極
１３、１４ ソース／ドレイン領域
１５ｓ サイドウォール
１８〜２１ シリサイド膜

Claims (10)

  1. 半導体基板の上に第１絶縁膜を形成する工程と、
    前記第１絶縁膜上に第１のシリコン膜を形成する工程と、
    前記第１のシリコン膜上に第２のシリコン膜を形成する工程と、
    前記第２のシリコン膜上に所定パターンのマスク層を形成する工程と、
    前記マスク層をエッチングマスクとして、前記第２のシリコン膜を前記第１のシリコン膜が露出しない深さまで第１条件によりエッチングする第１エッチング工程と、
    第１条件に比べて垂直エッチング成分比の高い第２条件によって、前記第２のシリコン膜の残りと前記第１のシリコン膜を前記第１絶縁膜が露出しない深さまでエッチングする第２エッチング工程と、
    前記第２条件に比べて、前記第１絶縁膜のエッチングレートに対する前記第１のシリコン膜のエッチングレートの比が大きな第３条件により前記第１のシリコン膜の残りをエッチングする第３エッチング工程とを有し、
    前記第１のシリコン膜の第一導電型不純物濃度は、前記第２のシリコン膜の第一導電型不純物濃度よりも高いこと
    を特徴とする半導体装置の製造方法。
  2. 前記第１条件によって、前記第２のシリコン膜は膜厚の７０％以上の深さまでエッチングされることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第１のシリコン膜のうち前記第２のエッチング工程により除去される厚さは２０ｎｍ以上であることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
  4. 前記第２エッチング工程でエッチングされる前記第１のシリコン膜の前記第一導電型不純物濃度は１×１０１８atoms/cm3以上であることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記第２エッチング工程は、ＣＨｘＦｙ（ｘ、ｙは原子数）ガスを含む第２反応ガスを使用する条件を含むこと特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置の製造方法。
  6. 前記ＣＨｘＦｙガスは、ＣＨ２Ｆ２とＣＨＦ３とＣＨ３Ｆの少なくとも１つ含むことを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記第２反応ガスには、Ｃｌ２、ＨＢｒ、ＨＩ、Ｂｒ２のうち少なくとも１つのガスを含むことを特徴とする請求項５又は請求項６に記載の半導体装置の製造方法。
  8. 前記第２反応ガスの総流量に対する前記ＣＨｘＦｙのガス流量比は２〜５流量％であることを特徴とする請求項５乃至請求項７のいずれか１項に記載の半導体装置の製造方法。
  9. 前記第３エッチング工程は、
    前記第３条件でエッチングを行う第１ステップと、
    前記第１絶縁膜のエッチングレートに対する前記第１のシリコン膜のエッチングレート比が、前記第３条件よりも大きくなる第４条件でエッチングを行う第２ステップと、
    を有することを特徴とする請求項１乃至付請求項８のいずれか１項に記載の半導体装置の製造方法。
  10. 半導体基板の上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に配設され、１×１０１８atoms/cm3以上の第一導電型不純物濃度を有する第１のシリコン膜と、前記第１のシリコン膜上に配設され、１×１０１８atoms/cm3未満の第一導電型不純物濃度を有する第２のシリコン膜とからなり、前記第１のシリコン膜と前記第２のシリコン膜との界面における幅が、前記第１のシリコン膜の底面における幅の９０％以上であるゲート電極と、
    前記ゲート電極の両側で前記半導体基板内に形成されたソース／ドレイン領域と、
    を有することを特徴とする半導体装置。
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