JP2000164732A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2000164732A
JP2000164732A JP10340570A JP34057098A JP2000164732A JP 2000164732 A JP2000164732 A JP 2000164732A JP 10340570 A JP10340570 A JP 10340570A JP 34057098 A JP34057098 A JP 34057098A JP 2000164732 A JP2000164732 A JP 2000164732A
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based film
silicon
region
etching
film
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JP10340570A
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English (en)
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Tetsuji Nagayama
哲治 長山
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Sony Corp
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Abstract

(57)【要約】 【課題】 導電型の異なるシリコン系膜を同時にエッチ
ングする際の、エッチングレートの差に起因する、形状
異常や残渣を防止する。 【解決手段】 下層シリコン系膜３に一導電型の不純物
を導入し、上層シリコン系膜６には、他導電型の不純物
を導入する。上層シリコン系膜６へは、レジストマスク
以外の領域に他導電型の不純物を導入してもよい。この
後、エッチングすることにより、エッチングレートの差
を相殺する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、さらに詳しくは、異なる導電型の不
純物を含有するシリコン系膜を同時にエッチングする場
合の、エッチングレートの差に起因する諸問題点を解決
した半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】ＵＬＳＩ(Ultra Large Scale Integrate
d Circuits) 等の半導体装置の高集積度化が進展するに
伴い、配線および配線ピッチの微細化が必要となってい
る。半導体装置の一例として、ＣＭＯＳ (Comlementary
Metal Oxide Semiconductor)トランジスタにおいて
も、サブクオータミクロンのデザインルールが適用され
ることは必至であり、かかる高集積度のＣＭＯＳトラン
ジスタの製造プロセス技術の確立が重要性を増してい
る。
【０００３】従来のＣＭＯＳトランジスタにおいては、
ｎＭＯＳ（n Channel Metal OxideSemiconductor)およ
びｐＭＯＳ（p Channel Metal Oxide Semiconductor)と
もに、製造工程の容易さから、同一のゲート電極材料で
あるｎ+ 多結晶シリコンが用いられてきた。このため、
ｐＭＯＳでは閾値電圧がｎＭＯＳに比較して高くなるた
め、ｐ型不純物のカウンタドーピングをおこない、表面
にｐ型埋め込み層を形成することにより、閾値電圧を小
さくしていた。
【０００４】しかしながら、チャネル長が短くなるにし
たがい、このｐ型埋め込み層を通してパンチスルーが発
生しやすくなる（K.M.Cham et al.,IEEE Trans. Electr
on Devices, vol. ED-31, 964(1984) ）。
【０００５】これに対して、表面チャネル型の方が、埋
め込みチャネル型に比べて、パンチスルーを抑制しやす
いことが報告されている（J,Zhu et al.,IEEE Trans. E
lectron Devices, vol. ED-35, 964(1984)）。ｐＭＯＳ
を表面チャネル型とするには、ゲート電極材料としてｐ
+ 多結晶シリコンを用いればよい。そこで、サブクオー
タミクロンのデザインルールが適用されるＣＭＯＳにお
いては、ｐＭＯＳの短チャネル効果を抑制するために、
ｎＭＯＳのゲート電極材料にはｎ+ 多結晶シリコンを、
ｐＭＯＳのゲート電極材料にはｐ+ 多結晶シリコンを用
いる、DualゲートＣＭＯＳが有望視されている。
【０００６】
【発明が解決しようとする課題】しかしながら、Dualゲ
ートプロセスにおいては、特にゲート電極のドライエッ
チング時に、いくつかの問題点が残されている。それ
は、異なるドーパントを含む多結晶シリコンのエッチン
グに起因する問題である。
【０００７】ハロゲン系のエッチングガスによる多結晶
シリコンのエッチングレートは、従来よりドーパントの
種類により異なることが知られている（例えば、徳山
編著「半導体ドライエッチング技術」 p.95 ( 産業図
書) ）。すなわち、エッチング条件次第では、ｐＭＯＳ
用のＢドープ多結晶シリコンのエッチングレートは、ｎ
ＭＯＳ用のＰドープ多結晶シリコンのエッチングレート
の半分以下しか得られない。
【０００８】このエッチングレートの差が引き起こす問
題点を、図１３〜図１４を参照して説明する。図１３〜
図１４は、現在多用されているゲート電極材料であるタ
ングステンポリサイド(W-Policide)による、Dualゲート
プロセスを示す工程図である。
【０００９】図１３（ａ）： 半導体基体１上に、ゲー
ト絶縁膜２、下層シリコン系膜３としての多結晶シリコ
ン膜を形成する。この下層シリコン系膜３のｎＭＯＳ領
域４には図中Ｎで示すｎ型不純物を、ｐＭＯＳ領域５に
は図中Ｐで示されるｐ型不純物を導入する。つぎに上層
シリコン系膜６としての高融点金属シリサイド膜を形成
し、この上層シリコン系膜６上に、ゲート電極幅のレジ
ストマスク７を形成する。
【００１０】レジストマスク７をエッチングマスクとし
て、ｎＭＯＳ領域４およびｐＭＯＳ領域５の上層シリコ
ン系膜６を同時に異方性エッチングする。
【００１１】図１３（ｂ）： 続けて、ｎＭＯＳ領域４
およびｐＭＯＳ領域５の下層シリコン系膜３をエッチン
グする。この工程では、ｎ型不純物を導入した下層シリ
コン系膜３と、ｐ型不純物を導入した下層シリコン系膜
３との形状制御性、すなわち、ともに異方性を得るエッ
チング条件の選択が必要である。しかしながら、このよ
うなエッチング条件を採用しても、エッチングレートの
差をなくすことは事実上不可能に近い。
【００１２】図１３（ｃ）： すなわち、ｎ型不純物を
導入した下層シリコン系膜３の方が、ｐ型不純物を導入
した下層シリコン系膜３のエッチングレートより大きい
ため、両領域の下層シリコン系膜３のエッチング深さに
差が発生する。このため、ｎ型不純物を導入した下層シ
リコン系膜３のエッチングが終了し、下地のゲート絶縁
膜２が露出した段階においても、ｐ型不純物を導入した
下層シリコン系膜３のエッチングは未だ終了しない。
【００１３】図１４（ｄ）： そこで、オーバーエッチ
ングをかけてｐ型不純物を導入した下層シリコン系膜３
のエッチングを続行する。すると、すでにゲート絶縁膜
２が露出しているｎＭＯＳ領域４のゲート電極に接した
部分に、ゲート絶縁膜２および半導体基体１におよぶ突
き抜け９が発生する。またこの状態になっても、ｐＭＯ
Ｓ領域５のゲート電極近傍には、ｐ型不純物を導入した
下層シリコン系膜３の残渣１０が見られる場合がある。
このような突き抜け９や残渣１０は、ＣＭＯＳトランジ
スタの所定の回路動作を妨げる。
【００１４】本発明は、Dualゲート型ＣＭＯＳトランジ
スタの、エッチングレートの差に起因する突き抜けや残
渣を防止し、特性の揃った信頼性の高い高集積度半導体
装置およびその製造方法を提供することを課題とする。
【００１５】
【課題を解決するための手段】上述した課題を達成する
ため、本発明者はｎＭＯＳ領域およびｐＭＯＳ領域に形
成したゲート電極材料の表面に、予めカウンタドーピン
グを行った後に、ゲート電極エッチングをおこなうこと
により、突き抜けや残渣を効果的に防止できることを見
出した。本発明はかかる知見に基づき完成されたもので
ある。
【００１６】すなわち、本発明の半導体装置の製造方法
は、第１の領域および第２の領域を有する基体上に下層
シリコン系膜を形成する工程と、第１の領域上の下層シ
リコン系膜にｎ型不純物を導入する工程と、第２の領域
上の下層シリコン系膜にｐ型不純物を導入する工程と、
これら下層シリコン系膜上に上層シリコン系膜を形成す
る工程と、第１の領域上の上層シリコン系膜にｐ型不純
物を導入する工程と、第２の領域上の上層シリコン系膜
にｎ型不純物を導入する工程と、第１の領域上および第
２の領域上の上層シリコン系膜上に、それぞれマスクを
形成する工程と、このマスクをエッチングマスクとし
て、第１の領域上および第２の領域上の上層シリコン系
膜および下層シリコン系膜を同時にエッチングし、先の
基体の一部を露出する工程とを有することを特徴とす
る。
【００１７】このとき、上層シリコン系膜に導入する不
純物濃度は、下層シリコン系膜に導入する不純物濃度よ
りも薄いことが望ましい。
【００１８】本発明の他の半導体装置の製造方法は、第
１の領域および第２の領域を有する基体上に下層シリコ
ン系膜を形成する工程と、第１の領域上の下層シリコン
系膜にｎ型不純物を導入する工程と、第２の領域上の下
層シリコン系膜にｐ型不純物を導入する工程と、これら
下層シリコン系膜上に上層シリコン系膜を形成する工程
と、第１の領域上の上層シリコン系膜上にマスクを形成
し、このマスクを不純物導入マスクとして、第１の領域
上の上層シリコン系膜にｐ型不純物を導入する工程と、
第２の領域上の上層シリコン系膜上にマスクを形成し、
このマスクを不純物導入マスクとして、第２の領域上の
上層シリコン系膜にｎ型不純物を導入する工程と、この
マスクをエッチングマスクとして、第１の領域上および
第２の領域上の上層シリコン系膜および下層シリコン系
膜を同時にエッチングし、先の基体の一部を露出する工
程とを有することを特徴とする。
【００１９】いずれの発明においても、下層シリコン系
膜は、多結晶シリコンや非晶質シリコンあるいは微結晶
シリコン等の非単結晶シリコン膜であるとともに、上層
シリコン系膜はＷＳｉ2 等の高融点金属シリサイド膜で
あることが望ましい。
【００２０】本発明の半導体装置は、かかる半導体装置
の製造方法により製造されたものであることを特徴とす
る。
【００２１】〔作用〕Dualゲート型電極を２層のシリコ
ン系膜で構成し、ｎ型の下層シリコン系膜上の上層シリ
コン系膜にｐ型不純物をカウンタドーピングする。一方
のｐ型の下層シリコン系膜上の上層シリコン系膜にはｎ
型不純物をカウンタドーピングする。この状態でｎＭＯ
Ｓ領域およびｐＭＯＳ領域の２層のシリコン系膜を同時
にエッチングすることにより、２層のシリコン系膜を合
わせたエッチングレートは、両領域において実質的に同
一、ないしは近似したものとなる。
【００２２】したがって、ｎＭＯＳ領域における突き抜
け、およびｐＭＯＳ領域における残渣はともに回避され
る。
【００２３】
【発明の実施の形態】以下、本発明の半導体装置および
その製造方法を、図面を参照しながら説明する。まず本
発明の半導体装置の製造方法を含んで製造された半導体
装置を、図１に示す要部概略断面図を参照して説明す
る。
【００２４】図１（ａ）に示す半導体装置は、シリコン
等の半導体基体１上に、ゲート絶縁膜２が形成されてお
り、下層シリコン系膜３および上層シリコン系膜６から
なるDualゲート型電極が形成されている。下層シリコン
系膜３は、多結晶シリコンあるいは非晶質シリコン等の
非単結晶シリコンからなる。また上層シリコン系膜６
は、高融点金属シリサイド、多結晶シリコン、あるいは
非晶質シリコンからなる。符号４はｎＭＯＳ領域、符号
５はｐＭＯＳ領域である。
【００２５】ｎＭＯＳ領域４の下層シリコン系膜３に
は、図中Ｎで表すｎ型不純物、例えばＰ（燐）やＡｓ等
のＶ族元素が導入されている。またｎＭＯＳ領域４の上
層シリコン系膜６には、図中Ｐで表すｐ型不純物、例え
ばＢやＧａ等の III族元素が導入されている。かかる２
層のシリコン系膜により、ｎＭＯＳ領域４のゲート電極
が構成されている。上層シリコン系膜６の不純物濃度
は、下層シリコン系膜３の不純物濃度より、例えば１桁
程度薄いことが望ましい。
【００２６】図１（ｂ）に示す半導体装置は、本発明の
他の半導体装置の製造方法を含んで製造された半導体装
置である。すなわち、図１（ａ）とほぼ同様に、シリコ
ン等の半導体基体１上にゲート絶縁膜２が形成されてお
り、下層シリコン系膜３および上層シリコン系膜６から
なるDualゲート型電極が形成されている。下層シリコン
系膜３は、多結晶シリコンあるいは非晶質シリコン等の
非単結晶シリコンからなる。また上層シリコン系膜６
は、高融点金属シリサイド、多結晶シリコン、あるいは
非晶質シリコンからなる。符号４はｎＭＯＳ領域、符号
５はｐＭＯＳ領域である。
【００２７】図示の半導体装置は、上層シリコン系膜６
には不純物が導入されていない。ただし、後に実施例の
項で詳述するように、これらゲート電極をエッチングす
る際の、エッチングマスク直下の上層シリコン系膜６に
不純物が導入されていないということであり、エッチン
グマスク直下以外の上層シリコン系膜６には不純物が導
入されていたものである。かかる構成によっても、ｎＭ
ＯＳ領域４での突き抜けや、ｐＭＯＳ領域５での残渣が
防止される。
【００２８】つぎに、本発明の半導体装置の製造方法に
採用されるプラズマエッチング装置は、通常の平行平板
型ＲＩＥ (Reactive Ion Etching) 装置、あるいはマグ
ネトロンＲＩＥ装置でもよいが、大口径化した被処理基
体に対して、均一かつ低ダメージエッチング処理を施す
ためには、１×１０11／ｃｍ3 以上１×１０14／ｃｍ3
未満のプラズマ密度が得られるプラズマエッチング装置
を用いることが望ましい。
【００２９】かかるプラズマ発生源を有するプラズマエ
ッチング装置としては、ＥＣＲ (Electron Cyclotron R
esonance) プラズマエッチング装置、ＩＣＰ (Inductiv
elyCoupled Plasma) エッチング装置、ＴＣＰ (Transfo
rmer Coupled Plasma) エッチング装置、ヘリコン波プ
ラズマ（Helicon Wave Plasma)エッチング装置あるいは
ＭＣＲ (Magneticaly Confined Reactor) タイプのプラ
ズマエッチング装置等を例示できる。これら各高密度プ
ラズマエッチング装置についての詳細な技術的説明は、
個々の技術リポート等に詳述されているので省略する
が、その１部は総説として月刊セミコンダクター・ワー
ルド誌（プレスジャーナル社刊）１９９２年１０月号５
９ページに掲載されている。以下に各エッチング装置の
概略のみを記す。
【００３０】図９は、バイアス印加型ＥＣＲプラズマエ
ッチング装置の概略構成例を示す図である。同図におい
て、マグネトロン１６により発生する２．４５ＧＨｚの
マイクロ波を、マイクロ波導波管１７を経由して石英等
からなるべルジャ１８内に導入し、エッチングチャンバ
１９を周回して配設したソレノイドコイル２０により励
起した０．０８７５Ｔの磁場との相互作用により、エッ
チングチャンバ１９内にエッチングガスのＥＣＲプラズ
マを生成する。被処理基体１１はステージ１２上にクラ
ンパ１３等により密着載置する。ステージ１２に組み込
んだ静電チャック（図示せず）により被処理基体１１を
支持してもよい。符号２１はバイアス電源である。な
お、被処理基体１１の温度制御手段、ガス導入手段ある
いは真空ポンプ等の装置細部はいずれも図示を省略す
る。
【００３１】図１０は、ＭＣＲ（磁場封じ込め型リアク
タ）タイプのプラズマエッチング装置の概略構成例を示
す図である。同図では、図９のバイアス印加型ＥＣＲプ
ラズマエッチング装置と同じ機能を有する部分には同一
の参照番号を付すものとする。エッチングチャンバ１９
の内側面の１部は環状の側壁電極２３で囲繞され、ここ
にソース電源２２より例えば１３．５６ＭＨｚのＲＦを
印加する。エッチングチャンバ１９の内側面の残りの部
分は石英等の誘電体材料からなる。符号２４は側壁電極
２３と対をなす上部電極である。側壁電極２３と上部電
極２４の裏面すなわちエッチングチャンバ１９の外周に
は、図示しないマルチポール磁石を配設し、エッチング
チャンバ１９内に発生する１×１０11／ｃｍ3 以上の高
密度プラズマを閉じ込める。符号２１は例えば４５０ｋ
Ｈｚのバイアス電源であり、ステージ１２上の被処理基
体１１へのイオン入射強度をプラズマ密度とは独自に制
御することが可能である。被処理基体１１はステージ１
２上にクランパ１３により密着載置する。ステージ１２
に組み込んだ静電チャック（図示せず）により被処理基
体１１を支持してもよい。なお、本装置においても、被
処理基体１１の温度制御手段、ガス導入手段あるいは真
空ポンプ等の装置細部はいずれも図示を省略する。なお
本装置の詳細は、18th. Teagal Plasma Seminar Procee
dings (1992)に記載されている。
【００３２】図１１は、バイアス印加型ＩＣＰエッチン
グ装置の概略構成例を示す図である。なお、図１１でも
図９のバイアス印加型ＥＣＲプラズマエッチング装置と
同様の機能をはたす部分には同一の参照番号を付与しそ
の説明は省略するものとする。同図において、石英等の
誘電体材料で構成されるエッチングチャンバ１９側面に
多重に巻回した誘導結合コイル２６によりソース電源２
２のパワーをエッチングチャンバ１９内に供給し、ここ
に高密度プラズマを生成する。符号２４は接地電位の上
部電極であり、ヒータ２７により温度制御されている。
バイアス電源２１を接続したステージ１２上に被処理基
体１１を載置し、クランパ１３等で密着保持する。なお
エッチングガス導入孔、真空排気系等の細部の図示は省
略する。ＩＣＰエッチング装置の特徴は、大型のマルチ
ターン誘導結合コイル２６により、大電力でのプラズマ
励起が可能であり、１０12／ｃｍ3 台の高密度プラズマ
でのエッチングを施すことができることである。
【００３３】図１２は、バイアス印加型ヘリコン波プラ
ズマエッチング装置の概略構成例を示す図である。な
お、図１２でも図９と同様の機能をはたす部分には同一
の参照番号を付与し、その説明は一部省略するものとす
る。同図において、ソース電源２２によりヘリコン波ア
ンテナ２９に電力を供給し発生する電界と、ソレノイド
コイル２０により発生する磁場との相互作用により、べ
ルジャ１８内にホイスラー波（ヘリコン波）を発生し、
エッチングチャンバ１９内にエッチングガスの高密度プ
ラズマを生成する。エッチングチャンバ１９周囲のマル
チポール磁石３１により、この高密度プラズマは効率よ
くエッチングチャンバ１９内に閉じ込められる。バイア
ス電源２１を接続したステージ１２上に被処理基体１１
を載置し、クランパ１３等で密着保持する。なおエッチ
ングガス導入孔、真空排気系等の細部の図示は省略す
る。ヘリコン波プラズマエッチング装置の特徴は、ヘリ
コン波アンテナ２９の構造特性により、前述した各プラ
ズマ発生源よりさらに高い、１０13／ｃｍ3 台の高密度
プラズマでのエッチングを施すことができることであ
る。
【００３４】この他エッチング装置として、図示を省略
するがＴＣＰエッチング装置も１０12／ｃｍ3 台の高密
度プラズマを生成するので好適に用いることができる。
本装置は、石英等の誘電体材料で構成されるエッチング
チャンバ天板上に配設した渦巻状コイルにより、ソース
電源のパワーをエッチングチャンバ内に導入し、ここに
高密度プラズマを生成するものである。
【００３５】
【実施例】以下、本発明の半導体装置の製造方法につ
き、図面を参照しつつさらに詳細に説明する。以下の実
施例は、好適な製造方法の例示であり、これら実施例
は、当然ながら本発明を限定するものではない。
【００３６】〔実施例１〕本実施例は、図１（ａ）に示
したＣＭＯＳ型半導体装置のDualゲート電極加工を、Ｅ
ＣＲプラズマエッチング装置により施した例であり、こ
の工程を図２〜図４に示す工程図を参照して説明する。
【００３７】図２（ａ）： 本実施例で採用したサンプ
ルは、シリコン等の半導体基体１上にゲート絶縁膜２お
よび下層シリコン系膜３がそれぞれ形成されたものであ
る。これらのうち、ゲート絶縁膜２はシリコン等の半導
体基体１表面の熱酸化によりＳｉＯ2 を５ｎｍの厚さに
形成したものである。また下層シリコン系膜３は、例え
ば減圧ＣＶＤ(Chemical Vapor Deposition) 法により、
多結晶シリコンを１００ｎｍの厚さに形成したものであ
る。
【００３８】図２（ｂ）： 下層シリコン系膜３上にレ
ジストマスク（不図示）を形成し、ｎＭＯＳ領域４にＰ
をイオン注入する。また別のレジストマスク（不図示）
により、ｐＭＯＳ領域５にＢをイオン注入し、熱処理を
施す。図中、ｎ型不純物はＮの記号で、ｐ型不純物はＰ
の記号で示す。 （ｎＭＯＳ領域イオン注入条件） イオン種 ： Ｐ+ エネルギ ： １０ｋｅＶ ドーズ量 ： ５×１０15ａｔｏｍｓ／ｃｍ2 （ｐＭＯＳ領域イオン注入条件） イオン種 ： Ｂ+ エネルギ ： ５ｋｅＶ ドーズ量 ： ４×１０15ａｔｏｍｓ／ｃｍ2 （大粒径化熱処理条件） 雰囲気 ： Ｎ2 温度 ： ６５０℃ 時間 ： １０ｈｒ （活性化熱処理条件） 雰囲気 ： Ｎ2 温度 ： １０００℃ 時間 ： １０ｓｅｃ
【００３９】図２（ｃ）： 上層シリコン系膜６として
の高融点金属シリサイド膜、本実施例ではＷＳｉ2 をプ
ラズマＣＶＤ法により１００ｎｍの厚さに形成する。
【００４０】図２（ｄ）： ｎＭＯＳ領域４のみに開口
部を有するレジストマスク７を形成する。このレジスト
マスクをマスクとして、ｎＭＯＳ領域４上の上層シリコ
ン系膜６にｐ型不純物（図中記号Ｐで示す）をイオン注
入する。ｐ型不純物のドーズ量は、下層シリコン系膜３
へのｎ型不純物のドーズ量の半分ないし１桁程度低くす
る。 （ｎＭＯＳ領域イオン注入条件（カウンタドープ）） イオン種 ： Ｂ+ エネルギ ： ５ｋｅＶ ドーズ量 ： ５×１０14ａｔｏｍｓ／ｃｍ2
【００４１】図３（ｅ）： つぎにｐＭＯＳ領域５のみ
に開口部を有するレジストマスク７をあらたに形成す
る。このレジストマスクをマスクとして、ｐＭＯＳ領域
４上の上層シリコン系膜６にｎ型不純物（図中記号Ｎで
示す）をイオン注入する。ｎ型不純物のドーズ量も、下
層シリコン系膜３へのｐ型不純物のドーズ量の半分ない
し１桁程度低くする。（ｐＭＯＳ領域イオン注入条件
（カウンタドープ）） イオン種 ： Ｐ+ エネルギ ： ５ｋｅＶ ドーズ量 ： ５×１０14ａｔｏｍｓ／ｃｍ2
【００４２】なおいずれの領域上のレジストマスク７
も、その開口形状は、下層シリコン系膜３へのイオン注
入領域をすべてカバーするか、あるいは若干広い形状と
する。ノンドープド上層シリコン系膜６／ドープド下層
シリコン系膜３の領域が存在すると、その領域では従来
技術と同様のエッチングマージンしか得られなくなり、
突き抜けや残渣が発生する虞れがある。
【００４３】この後、上層シリコン系膜６へ注入した不
純物の活性化熱処理を施す。 （活性化熱処理条件） 雰囲気 ： Ｎ2 温度 ： １０００℃ 時間 ： １０ｓｅｃ
【００４４】図３（ｆ）： ｎＭＯＳ領域４およびｐＭ
ＯＳ領域５の上層シリコン系膜６上に、再度レジストマ
スク７を形成する。このレジストマスク７は、Dualゲー
ト電極形成用のエッチングマスクであり、エキシマレー
ザステッパにより０．２５μｍのパターン幅に形成す
る。
【００４５】図３（ｇ）： 図３（ｆ）に示す被処理基
体を、図９に示したＥＣＲエッチング装置に搬入し、Du
alゲート電極加工を施す。 （上層シリコン系膜６のエッチング条件） Ｃｌ2 ： ８０ｓｃｃｍ Ｏ2 ： ８ｓｃｃｍ 圧力 ： ０．４Ｐａ μ波出力 ： ９００Ｗ（２．４５ＧＨｚ） ＲＦバイアス： ８０Ｗ（８００ｋＨｚ）：ブレークスルー ５０Ｗ（８００ｋＨｚ）：メインエッチング 温度 ： ２０℃ このエッチング条件でのエッチングレートは、ｎ型不純
物カウンタドープ領域＞ノンドープ領域＞ｐ型不純物カ
ウンタドープ領域の順となる。したがって、この図に示
すように、ｐＭＯＳ領域上の上層シリコン系膜６のエッ
チングが終了した時点でも、ｎＭＯＳ領域上や、ノンド
ープ領域ではエッチングが終了せず、上層シリコン系膜
６が残存している。
【００４６】図４（ｈ）： エッチングガスを切り換
え、連続的に下層シリコン系膜３をエッチングする。 （下層シリコン系膜３のエッチング条件） Ｃｌ2 ： ４０ｓｃｃｍ ＨＢｒ ： ８０ｓｃｃｍ Ｏ2 ： ３ｓｃｃｍ 圧力 ： ０．４Ｐａ μ波出力 ： ９００Ｗ（２．４５ＧＨｚ） ＲＦバイアス： ５０Ｗ（８００ｋＨｚ）：メインエッチング ２５Ｗ（８００ｋＨｚ）：オーバーエッチング 温度 ： ２０℃ このエッチング条件で、上層シリコン系膜６の残部がエ
ッチングされる。また下層シリコン系膜３のエッチング
レートは、ｎ型不純物ドープ領域＞ノンドープ領域＞ｐ
型不純物ドープ領域の順となる。したがって、上層シリ
コン系膜６のエッチングレートの差と相殺しあい、上層
シリコン系膜６＋下層シリコン系膜３の合計のエッチン
グレートは、どの領域においてもほぼ等しくなるか、あ
るいは従来のカウンタドーピングを施さない方法に比較
して、各領域におけるエッチングレートの差は半分以下
になる。
【００４７】図４（ｉ）： したがって、オーバーエッ
チング終了時においては、ゲート絶縁膜２の削れ、半導
体基体１への突き抜け、あるいは下層シリコン系膜３の
残渣等はいずれも発生せず、異方性形状にすぐれたDual
ゲート電極が形成された。
【００４８】図４（ｊ）： ＨＦ系洗浄液による洗浄、
およびアッシングによりレジストマスク７を除去し、Du
alゲート電極を完成した。この後は、常法に準じてＣＭ
ＯＳ型半導体装置を完成した。
【００４９】〔実施例２〕本実施例も図１（ａ）に示し
たＣＭＯＳ型半導体装置のDualゲート電極加工を、ＭＣ
Ｒタイプのプラズマエッチング装置により施した例であ
り、この工程を同じく図２〜図４を参照して説明する。
【００５０】図２（ａ）： 本実施例で採用したサンプ
ルも、シリコン等の半導体基体１上にゲート絶縁膜２お
よび下層シリコン系膜３がそれぞれ形成されたものであ
る。これらのうち、ゲート絶縁膜２はシリコン等の半導
体基体１表面の熱酸化によりＳｉＯ2 を５ｎｍの厚さに
形成したものである。また下層シリコン系膜３は、例え
ば減圧ＣＶＤ(Chemical Vapor Deposition) 法により、
多結晶シリコンを１００ｎｍの厚さに形成したものであ
る。
【００５１】図２（ｂ）： 下層シリコン系膜３上にレ
ジストマスク（不図示）を形成し、ｎＭＯＳ領域４にＰ
をイオン注入する。また別のレジストマスク（不図示）
により、ｐＭＯＳ領域５にＢをイオン注入し、熱処理を
施す。図中、ｎＭＯＳ領域はＮの記号で、ｐＭＯＳ領域
はＰの記号で示す。 （ｎＭＯＳ領域イオン注入条件） イオン種 ： Ｐ+ エネルギ ： １０ｋｅＶ ドーズ量 ： ５×１０15ａｔｏｍｓ／ｃｍ2 （ｐＭＯＳ領域イオン注入条件） イオン種 ： Ｂ+ エネルギ ： ５ｋｅＶ ドーズ量 ： ４×１０15ａｔｏｍｓ／ｃｍ2 （大粒径化熱処理条件） 雰囲気 ： Ｎ2 温度 ： ６５０℃ 時間 ： １０ｈｒ （活性化熱処理条件） 雰囲気 ： Ｎ２ 温度 ： １０００℃ 時間 ： １０ｓｅｃ
【００５２】図２（ｃ）： 上層シリコン系膜６として
の高融点金属シリサイド膜、本実施例ではＷＳｉ２ を
プラズマＣＶＤ法により１００ｎｍ形成する。
【００５３】図２（ｄ）： ｎＭＯＳ領域４のみに開口
部を有するレジストマスク７を形成する。このレジスト
マスクをマスクとして、ｎＭＯＳ領域４上の上層シリコ
ン系膜６にｐ型不純物（図中記号Ｐで示す）をイオン注
入する。ｐ型不純物のドーズ量は、下層シリコン系膜３
へのｎ型不純物のドーズ量の半分ないし１桁程度低くす
る。 （ｎＭＯＳ領域イオン注入条件（カウンタドープ）） イオン種 ： Ｂ+ エネルギ ： ５ｋｅＶ ドーズ量 ： ５×１０14ａｔｏｍｓ／ｃｍ2
【００５４】図３（ｅ）： つぎにｐＭＯＳ領域５のみ
に開口部を有するレジストマスク７を形成する。このレ
ジストマスクをマスクとして、ｐＭＯＳ領域５上の上層
シリコン系膜６にｎ型不純物（図中記号Ｎで示す）をイ
オン注入する。ｎ型不純物のドーズ量も、下層シリコン
系膜３へのｐ型不純物のドーズ量の半分ないし１桁程度
低くする。 （ｐＭＯＳ領域イオン注入条件（カウンタドープ）） イオン種 ： Ｐ+ エネルギ ： ５ｋｅＶ ドーズ量 ： ５×１０14ａｔｏｍｓ／ｃｍ2
【００５５】なおいずれの領域上のレジストマスク７
も、その開口形状は、下層シリコン系膜３へのイオン注
入領域をすべてカバーするか、あるいは若干広い形状と
する。ノンドープド上層シリコン系膜６／ドープド下層
シリコン系膜３の領域が存在すると、その領域では従来
技術と同様のエッチングマージンしか得られなくなり、
突き抜けや残渣が発生する虞れがある。
【００５６】この後、上層シリコン系膜６へ注入した不
純物の活性化熱処理を施す。 （活性化熱処理条件） 雰囲気 ： Ｎ2 温度 ： １０００℃ 時間 ： １０ｓｅｃ
【００５７】図３（ｆ）： ｎＭＯＳ領域４およびｐＭ
ＯＳ領域５の上層シリコン系膜６上に、再度レジストマ
スク７を形成する。このレジストマスク７は、Dualゲー
ト電極形成用のエッチングマスクであり、エキシマレー
ザステッパにより０．２５μｍのパターン幅に形成す
る。
【００５８】図３（ｇ）： 図３（ｆ）に示す被処理基
体を、図１０に示したＭＣＲタイプのエッチング装置に
搬入し、Dualゲート電極加工を施す。 （上層シリコン系膜６のエッチング条件） Ｃｌ2 ： ８０ｓｃｃｍ 圧力 ： １．０Ｐａ ソース出力 ： ８００Ｗ（１３．５６ＭＨｚ） ＲＦバイアス： １００Ｗ（４５０ｋＨｚ）：ブレークスルー ５０Ｗ（４５０ｋＨｚ）：メインエッチング 温度 ： ７０℃ このエッチング条件でのエッチングレートは、やはりｎ
型不純物カウンタドープ領域＞ノンドープ領域＞ｐ型不
純物カウンタドープ領域の順となる。したがって、この
図に示すように、ｐＭＯＳ領域上の上層シリコン系膜６
のエッチングが終了した時点でも、ｎＭＯＳ領域上や、
ノンドープ領域ではエッチングが終了せず、上層シリコ
ン系膜６が残存している。
【００５９】図４（ｈ）： エッチングガスを切り換
え、連続的に下層シリコン系膜３をエッチングする。 （下層シリコン系膜３のエッチング条件） Ｃｌ2 ： ５０ｓｃｃｍ ＨＢｒ ： ５０ｓｃｃｍ 圧力 ： １．０Ｐａ ソース出力 ：１０００Ｗ（１３．５６ＭＨｚ） ＲＦバイアス： ５０Ｗ（４５０ｋＨｚ）：メインエッチング ２５Ｗ（４５０ｋＨｚ）：オーバーエッチング 温度 ： ７０℃ このエッチング条件で、上層シリコン系膜６の残部がエ
ッチングされる。また下層シリコン系膜３のエッチング
レートは、ｎ型不純物ドープ領域＞ノンドープ領域＞ｐ
型不純物ドープ領域の順となる。したがって、上層シリ
コン系膜６のエッチングレートの差と相殺しあい、上層
シリコン系膜６＋下層シリコン系膜３の合計のエッチン
グレートは、どの領域においてもほぼ等しくなるか、あ
るいは従来のカウンタドーピングを施さない方法に比較
して、各領域におけるエッチングレートの差は半分以下
になる。
【００６０】図４（ｉ）： オーバーエッチングは、下
層シリコン系膜３材料のｎ+ 多結晶シリコン膜換算で１
００ｎｍ相当施した。オーバーエッチング終了時におい
ては、ゲート絶縁膜２の削れ、半導体基体１への突き抜
け、あるいは下層シリコン系膜３の残渣等はいずれも発
生せず、異方性形状にすぐれたDualゲート電極が形成さ
れた。
【００６１】図４（ｊ）： ＨＦ系洗浄液による洗浄、
およびアッシングによりレジストマスク７を除去し、Du
alゲート電極を完成した。この後は、常法に準じてＣＭ
ＯＳ型半導体装置を完成した。
【００６２】〔実施例３〕本実施例は、図１（ｂ）に示
したＣＭＯＳ型半導体装置のDualゲート電極加工を、Ｉ
ＣＰプラズマエッチング装置により施した例であり、こ
の工程を図５〜図８を参照して説明する。
【００６３】図５（ａ）： 本実施例で採用したサンプ
ルも、シリコン等の半導体基体１上にゲート絶縁膜２お
よび下層シリコン系膜３がそれぞれ形成されたものであ
る。これらのうち、ゲート絶縁膜２はシリコン等の半導
体基体１表面の熱酸化によりＳｉＯ2 を５ｎｍの厚さに
形成したものである。また下層シリコン系膜３は、例え
ば減圧ＣＶＤ法により、多結晶シリコンを１００ｎｍの
厚さに形成したものである。
【００６４】図５（ｂ）： 下層シリコン系膜３上にレ
ジストマスク（不図示）を形成し、ｎＭＯＳ領域４にＰ
をイオン注入する。また別のレジストマスク（不図示）
により、ｐＭＯＳ領域５にＢをイオン注入し、熱処理を
施す。図中、ｎＭＯＳ領域はＮの記号で、ｐＭＯＳ領域
はＰの記号で示す。 （ｎＭＯＳ領域イオン注入条件） イオン種 ： Ｐ+ エネルギ ： １０ｋｅＶ ドーズ量 ： ５×１０15ａｔｏｍｓ／ｃｍ2 （ｐＭＯＳ領域イオン注入条件） イオン種 ： Ｂ+ エネルギ ： ５ｋｅＶ ドーズ量 ： ４×１０15ａｔｏｍｓ／ｃｍ2 （大粒径化熱処理条件） 雰囲気 ： Ｎ2 温度 ： ６５０℃ 時間 ： １０ｈｒ （活性化熱処理条件） 雰囲気 ： Ｎ2 温度 ： １０００℃ 時間 ： １０ｓｅｃ
【００６５】図５（ｃ）： 上層シリコン系膜６として
の高融点金属シリサイド膜、本実施例でもＷＳｉ2 をプ
ラズマＣＶＤ法により１００ｎｍ形成する。
【００６６】図５（ｄ）： 本実施例ではこの後、上層
シリコン系膜６上に無機マスク膜８を形成する。無機マ
スク膜８は、減圧ＣＶＤ法により、ＳｉＯ2 を１５０ｎ
ｍの厚さに形成した。
【００６７】図６（ｅ）： 無機マスク膜８上にレジス
トマスク７を形成する。レジストマスク７の開口形状
は、下層シリコン系膜３のｎ型不純物導入領域をすべて
カバーするか、あるいは若干広い形状とする。またこの
レジストマスク７の開口内には、ｎＭＯＳ領域のゲート
電極形成部分にもレジストマスク７を形成しておく。こ
のレジストマスク７をエッチングマスクとして、無機マ
スク膜８をエッチングし、上層シリコン系膜６の一部を
露出する。
【００６８】このレジストマスク７をマスクとして、ｎ
ＭＯＳ領域４上の上層シリコン系膜６にｐ型不純物（図
中記号Ｐで示す）をイオン注入する。ｐ型不純物のドー
ズ量は、下層シリコン系膜３へのｎ型不純物のドーズ量
の半分ないし１桁程度低くする。 （ｎＭＯＳ領域イオン注入条件（カウンタドープ）） イオン種 ： Ｂ+ エネルギ ： ５ｋｅＶ ドーズ量 ： ５×１０14ａｔｏｍｓ／ｃｍ2
【００６９】図６（ｆ）： つぎに無機マスク膜８上に
新たにレジストマスク７を形成する。新しいレジストマ
スク７の開口形状は、下層シリコン系膜３のｐ型不純物
導入領域をすべてカバーするか、あるいは若干広い形状
とする。またこのレジストマスク７の開口内には、ｐＭ
ＯＳ領域のゲート電極形成部分にもレジストマスク７を
形成しておく。このレジストマスク７をエッチングマス
クとして、無機マスク膜８をエッチングし、上層シリコ
ン系膜６の一部を露出する。
【００７０】このレジストマスク７をマスクとして、ｐ
ＭＯＳ領域５上の上層シリコン系膜６にｎ型不純物（図
中記号Ｎで示す）をイオン注入する。ｎ型不純物のドー
ズ量も、下層シリコン系膜３へのｐ型不純物のドーズ量
の半分ないし１桁程度低くする。 （ｐＭＯＳ領域イオン注入条件（カウンタドープ）） イオン種 ： Ｐ+ エネルギ ： ５ｋｅＶ ドーズ量 ： ５×１０14ａｔｏｍｓ／ｃｍ2
【００７１】なおいずれの領域上のレジストマスク７
も、その開口の輪郭形状を、下層シリコン系膜３へのイ
オン注入領域をすべてカバーするか、あるいは若干広い
形状としたのは、ノンドープド上層シリコン系膜６／ド
ープド下層シリコン系膜３の領域が存在すると、その領
域では従来技術と同様のエッチングマージンしか得られ
なくなり、突き抜けや残渣が発生する虞れがあるからで
ある。
【００７２】図６（ｇ）： レジストマスク７をアッシ
ング除去し、さらにｎＭＯＳ領域４およびｐＭＯＳ領域
５間のノンドープ領域上に開口を有するレジストマスク
７を再度形成する。このレジストマスク７の開口は、ノ
ンドープ領域を丁度カバーするか、若干狭い程度とす
る。このレジストマスク７をエッチングマスクとして、
ノンドープ領域上の無機マスク膜８に開口を形成する。
【００７３】図７（ｈ）： レジストマスク７をアッシ
ング除去し、上層シリコン系膜６へ注入した不純物の活
性化熱処理を施す。 （活性化熱処理条件） 雰囲気 ： Ｎ2 温度 ： １０００℃ 時間 ： １０ｓｅｃ
【００７４】図７（ｉ）： 図７（ｈ）に示す被処理基
体を、図１１に示したＩＣＰエッチング装置に搬入し、
Dualゲート電極加工を施す。この際、無機マスク膜８が
エッチングマスクとなる。 （上層シリコン系膜６のエッチング条件） Ｃｌ2 ： ５０ｓｃｃｍ Ｏ2 ： ５ｓｃｃｍ 圧力 ： ０．４Ｐａ ソース出力 ： ４００Ｗ（２ＭＨｚ） ＲＦバイアス： １００Ｗ（１．８ＭＨｚ）：ブレークスルー ５０Ｗ（１．８ＭＨｚ）：メインエッチング 温度 ： ３０℃ このエッチング条件でのエッチングレートは、やはりｎ
型不純物カウンタドープ領域＞ノンドープ領域＞ｐ型不
純物カウンタドープ領域の順となる。したがって、この
図に示すように、ｐＭＯＳ領域上の上層シリコン系膜６
のエッチングが終了した時点でも、ｎＭＯＳ領域上や、
ノンドープ領域ではエッチングが終了せず、上層シリコ
ン系膜６が残存している。
【００７５】図７（ｊ）： エッチングガスを切り換
え、連続的に下層シリコン系膜３をエッチングする。 （下層シリコン系膜３のエッチング条件） Ｃｌ2 ： ２０ｓｃｃｍ ＨＢｒ ： ３０ｓｃｃｍ Ｏ2 ： ５ｓｃｃｍ 圧力 ： １．０Ｐａ ソース出力 ： ４００Ｗ（２ＭＨｚ） ＲＦバイアス： ５０Ｗ（１．８ＭＨｚ）：メインエッチング ３０Ｗ（１．８ＭＨｚ）：オーバーエッチング 温度 ： ３０℃ このエッチング条件で、上層シリコン系膜６の残部がエ
ッチングされる。また下層シリコン系膜３のエッチング
レートは、ｎ型不純物ドープ領域＞ノンドープ領域＞ｐ
型不純物ドープ領域の順となる。したがって、上層シリ
コン系膜６のエッチングレートの差と相殺しあい、上層
シリコン系膜６＋下層シリコン系膜３の合計のエッチン
グレートは、どの領域においてもほぼ等しくなるか、あ
るいは従来のカウンタドーピングを施さない方法に比較
して、各領域におけるエッチングレートの差は半分以下
になる。
【００７６】図８（ｋ）： オーバーエッチングは、下
層シリコン系膜３材料のｎ+ 多結晶シリコン膜換算で１
００ｎｍ相当施した。オーバーエッチング終了時におい
ては、ゲート絶縁膜２の削れ、半導体基体１への突き抜
け、あるいは下層シリコン系膜３の残渣等はいずれも発
生せず、異方性形状にすぐれたDualゲート電極が形成さ
れた。なお、本実施例ではノンドープ領域に極く狭い幅
のスリット状多結晶シリコン膜である下層シリコン系膜
３、高融点金属シリサイド膜である上層シリコン系膜６
および無機マスク膜８のスタックが残る状態を示してい
る。このスリット状パターンは、下層シリコン系膜３の
オーバーエッチング工程で、Dualゲート電極の異方性形
状に大きな影響を与えることなく除去することができ
る。また、図６（ｇ）におけるレジストマスク７のレイ
アウトや、露光合わせマージンの精度向上により、残存
を防止することもできる。また、上層シリコン系膜６上
に残存する無機マスク膜８は、ＬＤＤサイドウォールス
ペーサ形成時のオフセット絶縁膜として利用することが
できる。
【００７７】〔実施例４〕本実施例も、図１（ｂ）に示
したＣＭＯＳ型半導体装置のDualゲート電極加工を、ヘ
リコン波プラズマエッチング装置により施した例であ
り、この工程を再度図５〜図８を参照して説明する。
【００７８】図５（ａ）： 本実施例で採用したサンプ
ルも、シリコン等の半導体基体１上にゲート絶縁膜２お
よび下層シリコン系膜３がそれぞれ形成されたものであ
る。これらのうち、ゲート絶縁膜２はシリコン等の半導
体基体１表面の熱酸化によりＳｉＯ2 を５ｎｍの厚さに
形成したものである。また下層シリコン系膜３は、例え
ば減圧ＣＶＤ法により、多結晶シリコンを１００ｎｍの
厚さに形成したものである。
【００７９】図５（ｂ）： 下層シリコン系膜３上にレ
ジストマスク（不図示）を形成し、ｎＭＯＳ領域４にＰ
をイオン注入する。また別のレジストマスク（不図示）
により、ｐＭＯＳ領域５にＢをイオン注入し、熱処理を
施す。図中、ｎＭＯＳ領域はＮの記号で、ｐＭＯＳ領域
はＰの記号で示す。 （ｎＭＯＳ領域イオン注入条件） イオン種 ： Ｐ+ エネルギ ： １０ｋｅＶ ドーズ量 ： ５×１０15ａｔｏｍｓ／ｃｍ2 （ｐＭＯＳ領域イオン注入条件） イオン種 ： Ｂ+ エネルギ ： ５ｋｅＶ ドーズ量 ： ４×１０15ａｔｏｍｓ／ｃｍ2 （大粒径化熱処理条件） 雰囲気 ： Ｎ2 温度 ： ６５０℃ 時間 ： １０ｈｒ （活性化熱処理条件） 雰囲気 ： Ｎ2 温度 ： １０００℃ 時間 ： １０ｓｅｃ
【００８０】図５（ｃ）： 上層シリコン系膜６として
の高融点金属シリサイド膜、本実施例でもＷＳｉ2 をプ
ラズマＣＶＤ法により１００ｎｍ形成する。
【００８１】図５（ｄ）： 本実施例ではこの後、上層
シリコン系膜６上に無機マスク膜８を形成する。無機マ
スク膜８は、減圧ＣＶＤ法により、ＳｉＯ2 を１５０ｎ
ｍの厚さに形成した。
【００８２】図６（ｅ）： 無機マスク膜８上にレジス
トマスク７を形成する。レジストマスク７の開口形状
は、下層シリコン系膜３のｎ型不純物導入領域をすべて
カバーするか、あるいは若干広い形状とする。またこの
レジストマスク７の開口内には、ｎＭＯＳ領域のゲート
電極形成部分にもレジストマスク７を形成しておく。こ
のレジストマスク７をエッチングマスクとして、無機マ
スク膜８をエッチングし、上層シリコン系膜６の一部を
露出する。
【００８３】このレジストマスク７をマスクとして、ｎ
ＭＯＳ領域４上の上層シリコン系膜６にｐ型不純物（図
中記号Ｐで示す）をイオン注入する。ｐ型不純物のドー
ズ量は、下層シリコン系膜３へのｎ型不純物のドーズ量
の半分ないし１桁程度低くする。 （ｎＭＯＳ領域イオン注入条件（カウンタドープ）） イオン種 ： Ｂ+ エネルギ ： ５ｋｅＶ ドーズ量 ： ５×１０14ａｔｏｍｓ／ｃｍ2
【００８４】図６（ｆ）： つぎに無機マスク膜８上に
新たにレジストマスク７を形成する。新しいレジストマ
スク７の開口形状は、下層シリコン系膜３のｐ型不純物
導入領域をすべてカバーするか、あるいは若干広い形状
とする。またこのレジストマスク７の開口内には、ｐＭ
ＯＳ領域のゲート電極形成部分にもレジストマスク７を
形成しておく。このレジストマスク７をエッチングマス
クとして、無機マスク膜８をエッチングし、上層シリコ
ン系膜６の一部を露出する。
【００８５】このレジストマスク７をマスクとして、ｐ
ＭＯＳ領域５上の上層シリコン系膜６にｎ型不純物（図
中記号Ｎで示す）をイオン注入する。ｎ型不純物のドー
ズ量も、下層シリコン系膜３へのｐ型不純物のドーズ量
の半分ないし１桁程度低くする。 （ｐＭＯＳ領域イオン注入条件（カウンタドープ）） イオン種 ： Ｐ+ エネルギ ： ５ｋｅＶ ドーズ量 ： ５×１０14ａｔｏｍｓ／ｃｍ2
【００８６】なおいずれの領域上のレジストマスク７
も、その開口の輪郭形状を、下層シリコン系膜３へのイ
オン注入領域をすべてカバーするか、あるいは若干広い
形状としたのは、ノンドープド上層シリコン系膜６／ド
ープド下層シリコン系膜３の領域が存在すると、その領
域では従来技術と同様のエッチングマージンしか得られ
なくなり、突き抜けや残渣が発生する虞れがあるからで
ある。
【００８７】図６（ｇ）： レジストマスク７をアッシ
ング除去し、さらにｎＭＯＳ領域４およびｐＭＯＳ領域
５間のノンドープ領域上に開口を有するレジストマスク
７を再度形成する。このレジストマスク７の開口は、ノ
ンドープ領域を丁度カバーするか、若干狭い程度とす
る。このレジストマスク７をエッチングマスクとして、
ノンドープ領域上の無機マスク膜８に開口を形成する。
【００８８】図７（ｈ）： レジストマスク７をアッシ
ング除去し、上層シリコン系膜６へ注入した不純物の活
性化熱処理を施す。 （活性化熱処理条件） 雰囲気 ： Ｎ2 温度 ： １０００℃ 時間 ： １０ｓｅｃ
【００８９】図７（ｉ）： 図７（ｈ）に示す被処理基
体を、図１２に示したヘリコン波プラズマエッチング装
置に搬入し、Dualゲート電極加工を施す。この際も、無
機マスク膜８がエッチングマスクとなる。 （上層シリコン系膜６のエッチング条件） Ｃｌ2 ： １００ｓｃｃｍ Ｏ2 ： ５ｓｃｃｍ 圧力 ： １．０Ｐａ ソース出力 ： １０００Ｗ（１３．５６ＭＨｚ） ＲＦバイアス： ８０Ｗ（４００ｋＨｚ）：ブレークスルー ４０Ｗ（４００ＭＨｚ）：メインエッチング 温度 ： ２０℃ このエッチング条件でのエッチングレートは、やはりｎ
型不純物カウンタドープ領域＞ノンドープ領域＞ｐ型不
純物カウンタドープ領域の順となる。したがって、この
図に示すように、ｐＭＯＳ領域上の上層シリコン系膜６
のエッチングが終了した時点でも、ｎＭＯＳ領域上や、
ノンドープ領域ではエッチングが終了せず、上層シリコ
ン系膜６が残存している。
【００９０】図７（ｊ）： エッチングガスを切り換
え、連続的に下層シリコン系膜３をエッチングする。 （下層シリコン系膜３のエッチング条件） Ｃｌ2 ： ５０ｓｃｃｍ ＨＢｒ ： ３０ｓｃｃｍ Ｏ2 ： ５ｓｃｃｍ 圧力 ： １．０Ｐａ ソース出力 ： ８００Ｗ（１３．５６ＭＨｚ） ＲＦバイアス： ６０Ｗ（４００ｋＨｚ）：メインエッチング ３０Ｗ（４００ｋＨｚ）：オーバーエッチング 温度 ： ３０℃ このエッチング条件で、上層シリコン系膜６の残部がエ
ッチングされる。また下層シリコン系膜３のエッチング
レートは、ｎ型不純物ドープ領域＞ノンドープ領域＞ｐ
型不純物ドープ領域の順となる。したがって、上層シリ
コン系膜６のエッチングレートの差と相殺しあい、上層
シリコン系膜６＋下層シリコン系膜３の合計のエッチン
グレートは、どの領域においてもほぼ等しくなるか、あ
るいは従来のカウンタドーピングを施さない方法に比較
して、各領域におけるエッチングレートの差は半分以下
になる。
【００９１】図８（ｋ）： オーバーエッチングは、下
層シリコン系膜３材料のｎ+ 多結晶シリコン膜換算で１
００ｎｍ相当施した。オーバーエッチング終了時におい
ては、ゲート絶縁膜２の削れ、半導体基体１への突き抜
け、あるいは下層シリコン系膜３の残渣等はいずれも発
生せず、異方性形状にすぐれたDualゲート電極が形成さ
れた。なお、本実施例でもノンドープ領域に極く狭い幅
のスリット状多結晶シリコン膜である下層シリコン系膜
３、高融点金属シリサイド膜である上層シリコン系膜６
および無機マスク膜８のスタックが残る状態を示してい
る。このスリット状パターンは、下層シリコン系膜３の
オーバーエッチング工程で、Dualゲート電極の異方性形
状に大きな影響を与えることなく除去することができ
る。また、図６（ｇ）におけるレジストマスク７のレイ
アウトや、露光合わせマージンの精度向上により、残存
を防止することもできる。また、上層シリコン系膜６上
に残存する無機マスク膜８は、ＬＤＤサイドウォールス
ペーサ形成時のオフセット絶縁膜として利用することが
できる。
【００９２】以上、本発明を４例の実施例により詳細に
説明したが、本発明はこれら実施例に何ら限定されるも
のではない。
【００９３】例えば、下層シリコン系膜３として多結晶
シリコン膜を例示したが、非晶質シリコン膜や微結晶シ
リコン膜等の非単結晶シリコン膜であってもよい。非晶
質シリコン膜の場合には、活性化熱処理の際に結晶化さ
れる。
【００９４】上層シリコン系膜６として、ＷＳｉ2 を例
示したが、ＭｏＳｉ2 やＴａＳｉ2等、従来高融点金属
ポリサイド構造に用いられている金属シリサイドはいず
れも使用できる。また上層シリコン系膜６を多結晶シリ
コン膜等の非単結晶シリコン膜としてもよい。
【００９５】さらに、本発明はＣＭＯＳ型半導体装置の
他に、導電型の異なるシリコン系材料層を同時にエッチ
ングする工程を有するあらゆる半導体装置およびその製
造方法に適用することができる。
【００９６】
【発明の効果】以上の説明から明らかなように、本発明
の半導体装置の製造方法によれば、導電型の異なるシリ
コン系膜を同時にエッチングする際に、エッチングレー
トの差を実質的に解消、あるいは従来の方法に比較して
半分以下程度に小さくすることができる。
【００９７】したがって、Dualゲート電極型のＣＭＯＳ
トランジスタにおけるゲート絶縁膜の削れや半導体基体
への突き抜け、あるいは、残渣の発生を回避でき、信頼
性の高い半導体装置を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の要部を示す概略断面図で
ある。
【図２】本発明の半導体装置の製造工程を示す概略断面
図である。
【図３】本発明の半導体装置の製造工程を示す概略断面
図であり、図２に続く工程を示す。
【図４】本発明の半導体装置の製造工程を示す概略断面
図であり、図３に続く工程を示す。
【図５】本発明の他の半導体装置の製造工程を示す概略
断面図である。
【図６】本発明の他の半導体装置の製造工程を示す概略
断面図であり、図５に続く工程を示す。
【図７】本発明の他の半導体装置の製造工程を示す概略
断面図であり、図６に続く工程を示す。
【図８】本発明の他の半導体装置の製造工程を示す概略
断面図であり、図７に続く工程を示す。
【図９】バイアス印加型ＥＣＲプラズマエッチング装置
を示す概略断面図である。
【図１０】バイアス印加型ＭＣＲタイププラズマエッチ
ング装置を示す概略断面図である。
【図１１】バイアス印加型ＩＣＰエッチング装置を示す
概略断面図である。
【図１２】バイアス印加型ヘリコン波プラズマエッチン
グ装置を示す概略断面図である。
【図１３】従来の半導体装置の製造方法における問題点
を示す概略工程断面図である。
【図１４】従来の半導体装置の製造方法における問題点
を示す概略工程断面図であり、図１３に続く工程を示
す。
【符号の説明】
１…半導体基体、２…ゲート絶縁膜、３…下層シリコン
系膜、４…ｎＭＯＳ領域、５…ｐＭＯＳ領域、６…上層
シリコン系膜、７…レジストマスク、８…無機マスク
膜、９…突き抜け、１０…残渣、Ｎ…ｎ型不純物、Ｐ…
ｐ型不純物 １１…被処理基体、１２…ステージ、１３…クランパ、
１６…マグネトロン、１７…マイクロ波導波管、１８…
べルジャ、１９…エッチングチャンバ、２０…ソレノイ
ドコイル、２１…バイアス電源、２２…ソース電源、２
３…側壁電極、２４…上部電極、２６…誘導結合コイ
ル、２７…ヒータ、２９…ヘリコン波アンテナ、３１…
マルチポール磁石
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｆターム(参考） 4M104 AA01 BB01 BB26 BB27 BB28 CC05 DD08 DD43 DD65 DD78 DD84 EE03 FF13 GG09 GG10 HH04 5F004 BA14 BB13 BB14 CA01 CA04 DA00 DA04 DA26 DB01 DB02 DB15 EA32 FA02 5F040 DA18 DB03 DC01 EB03 EC07 EC13 EC28 FC11 FC15 FC21 5F048 AA07 AC03 BA01 BB05 BB06 BB07 BB08 BB12

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 第１の領域および第２の領域を有する基
    体上に下層シリコン系膜を形成する工程と、 前記第１の領域上の前記下層シリコン系膜にｎ型不純物
    を導入する工程と、 前記第２の領域上の前記下層シリコン系膜にｐ型不純物
    を導入する工程と、 前記下層シリコン系膜上に上層シリコン系膜を形成する
    工程と、 前記第１の領域上の前記上層シリコン系膜にｐ型不純物
    を導入する工程と、 前記第２の領域上の前記上層シリコン系膜にｎ型不純物
    を導入する工程と、 前記第１の領域上および第２の領域上の前記上層シリコ
    ン系膜上に、それぞれマスクを形成する工程と、 前記マスクをエッチングマスクとして、前記第１の領域
    上および第２の領域上の前記上層シリコン系膜および下
    層シリコン系膜を同時にエッチングし、前記基体の一部
    を露出する工程とを有することを特徴とする半導体装置
    の製造方法。
  2. 【請求項２】 前記上層シリコン系膜に導入する不純物
    濃度は、 前記下層シリコン系膜に導入する不純物濃度よりも薄い
    ことを特徴とする請求項１記載の半導体装置の製造方
    法。
  3. 【請求項３】 第１の領域および第２の領域を有する基
    体上に下層シリコン系膜を形成する工程と、 前記第１の領域上の前記下層シリコン系膜にｎ型不純物
    を導入する工程と、 前記第２の領域上の前記下層シリコン系膜にｐ型不純物
    を導入する工程と、 前記下層シリコン系膜上に上層シリコン系膜を形成する
    工程と、 前記第１の領域上の前記上層シリコン系膜上にマスクを
    形成し、該マスクを不純物導入マスクとして、前記第１
    の領域上の該上層シリコン系膜にｐ型不純物を導入する
    工程と、 前記第２の領域上の前記上層シリコン系膜上にマスクを
    形成し、該マスクを不純物導入マスクとして、該第２の
    領域上の該上層シリコン系膜にｎ型不純物を導入する工
    程と、 前記マスクをエッチングマスクとして、前記第１の領域
    上および第２の領域上の前記上層シリコン系膜および下
    層シリコン系膜を同時にエッチングし、前記基体の一部
    を露出する工程とを有することを特徴とする半導体装置
    の製造方法。
  4. 【請求項４】 前記下層シリコン系膜は非単結晶シリコ
    ン膜であるとともに、 前記上層シリコン系膜は高融点金属シリサイド膜である
    ことを特徴とする請求項１または請求項３記載の半導体
    装置の製造方法。
  5. 【請求項５】 請求項１記載の半導体装置の製造方法に
    より製造されたことを特徴とする半導体装置。
  6. 【請求項６】 請求項３記載の半導体装置の製造方法に
    より製造されたことを特徴とする半導体装置。
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