KR0160365B1 - 자기 정합형 실리사이드(살리사이드) 구조의 cmos 트랜지스터 제조 방법 - Google Patents
자기 정합형 실리사이드(살리사이드) 구조의 cmos 트랜지스터 제조 방법 Download PDFInfo
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Abstract
실리사이드 구조를 갖는 CMOS 트랜지스터의 제조 방법이 개시되어 있다. 다결정 실리콘 막 패턴(106aa,106ab), P형 확산층(109) 및 N형 확산층(108)의 표면을 덮는 자연 산화막은 제거된다. 그 후, 마이크로파를 사용하는 전자 사이클로트론 공명 플라즈마 여기 기상 성장 장치(또는 헬리콘파를 사용하는 플라즈마 여기 기상 성장 장치)로 적어도 사염화 티타늄 가스와 수소 가스를 공급함으로써 티타늄/실리사이드 막(111a,111b)이 다결정 실리콘 막 패턴(106aa,106ab), P형 확산층(109) 및 N형 확산층(108)의 표면에 선택적으로 형성된다. 티타늄/실리사이드 막의 결정 구조는 C54 구조이다. 티타늄/실리사이드 막의 형성시 브리징 현상과 응집 현상을 억제하는 것이 가능하다.
Description
제1a도 내지 제1b도는 종래의 제조 방법을 설명하기 위한 살리사이드 구조의 CMOS 트랜지스터의 단면 모식도.
제2a도 및 제2b도는 종래의 제조 방법의 문제점을 설명하기 위한 살리사이드 구조의 CMOS 트랜지스터의 확대 단면 모식도.
제3a도 내지 제3d도는 본 발명의 제1실시예의 제조 방법을 설명하기 위한 CMOS 트랜지스터의 단면 모식도.
제4도는 본 발명의 제1실시예를 설명하기 위한 도면으로 티타늄/실리사이드 막과 티타늄 막의 반응 시간에 대한 성장 막 두께의 변화를 도시하는 그래프.
제5a도 내지 제5d도는 본 발명의 제2실시예의 제조 방법을 설명하기 위한 CMOS 트랜지스터의 단면 모식도.
제6도는 본 발명의 제2실시예를 설명하기 위한 도면으로 티타늄/실리사이드 막과 티타늄 막의 반응 시간에 대한 성장 막 두께의 변화를 도시하는 그래프.
제7a도 및 제7b도는 본 발명의 제2실시예를 설명하기 위한 도면을 X선 회절에 의한 티타늄/실리사이드 막 및 티타늄 막의 스펙트럼 분포를 도시하는 그래프.
* 도면의 주요부분에 대한 부호의 설명
101 : P형 실리콘 기판 102 : N웰
104 : 필드 산화막 105 : 게이트 산화막
106aa : 다결정 실리콘 막 패턴 107 : 절연막 스페이서
108 : N+형 확산층 109 : P+형 확산층
111a,111b : 티타늄/실리사이드 막 112 : 티타늄 막
126aa : 게이트 전극 128 : N+형 소스/드레인 영역
129 : P+형 소스/드레인 영역 203 : P웰
213 : 티타늄 막
[발명의 배경]
[이용 분야]
본 발명은 반도체 디바이스의 제조 방법, 특히 자기 정합형 실리사이드(살리사이드)(silicide(salicide)) 구조의 CMOS 트랜지스터의 제조 방법에 관한 것이다.
[종래기술]
본 발명과 관련되는 살리사이드 구조의 통상적인 CMOS 트랜지스터의 제조 방법에 대한 설명은 본 발명을 이해하는데 도움이 된다. 제1a도 내지 제1d도에 도시한 바와 같이 N웰(302)은 P형 실리콘 기판(301)의 소정의 표면 영역 상에 형성되고, 필드 산화막(304)과 게이트 산화막(305)은 각각 소자 분리 영역과 소자 형성 영역에 형성된다. 그 전면에 N+형 다결정 실리콘 막(도시되지 않음)을 형성 패터닝하고, 게이트 산화막(305)을 사이에 끼워서 P형 실리콘 기판(301)의 표면 및 N웰(302)의 표면상의 게이트 전극 형성 영역 상에 각각 다결정 실리콘 막 패턴(306aa,306ab)을 형성한다. 그 결과로 전면에 소정 두께의 산화 실리콘 또는 질화 실리콘의 절연막이 형성된다. 이 절연막은 이방성 에칭에 의해 에치 백(etch back)되고 다결정 실리콘 막 패턴(306aa,306ab)의 각 측면에 이 절연막으로 이루어지는 절연막 스페이서(307)가 형성된다(제1a도).
다음에, 고농도 N형 불순물이 다결정 실리콘 막 패턴(306aa), 절연막 스페이서(307) 등을 마스크로 해서 P형 실리콘 기판(301) 표면의 소자 형성 영역을 포함하는 소망 영역에 이온 주입된다. 마찬가지로, 고농도 P형 불순물이 다결정 실리콘 막 패턴(306ab), 절연막 스페이서(307) 등을 마스크로 해서 N웰(302) 표면의 소자 분리 형성 영역을 포함하는 소망 영역에 이온 주입된다. 그 후, 그 결과의 막에 램프 어닐링(lamp annealing)같은 열 처리가 행해져서 N+형 확산층(308)과 P+형 확산층(309)이 형성된다. 다결정 실리콘 막 패턴(306aa), 다결정 실리콘 막 패턴(306ab), N+형 확산층(308) 및 P+형 확산층(309)의 표면 상에 형성된 자연 산화막이 제거된 후 스퍼터링 공정에 의해 소정 두께의 티타늄 막(322)이 전면에 형성된다(제1b도).
다음에, 약 850℃의 질소 분위기에서의 급속 열 처리(RTA:raqid thermal annealing)에 의한 실리사이드 화학 반응으로 인해 티타늄/실리사이드 막(324a)이 다결정 실리콘 막 패턴(306aa)과 다결정 실리콘 막 패턴(306ab)의 표면 상에 형성되고, 티타늄/실리사이드 막(324b)이 N+형 확산층(308)과 P+형 확산층(309)의 표면 상에 형성된다. 이 반응은 필드 산화막(304), 절연막 스페이서(307) 등의 표면에서는 일어나지 않기 때문에, 이들 표면에 미반응의 티타늄 막(322a)이 잔류한다(제1c도). 또, 도면에는 도시되지 않으나 티타늄 막(322a)의 표면에는 질화 티타늄 막이 형성된다. 상기 조건에서 RTA에 의해 얻어진 티타늄/실리사이드 막(324a,324b)의 결정 구조는 저저항 위상(low resistive phase)의 C54 구조가 된다.
계속해서, 미반응의 티타늄 막(322a)(과 질화 티타늄 막)이 암모늄(NH4OH), 과산화 수소(H2O2) 및 물의 혼합액에 의해 선택적으로 에칭되고 제거된다. 이로 인해 다결정 실리콘 막 패턴(306aa)과 티타늄/실리사이드 막(324a)으로 이루어지는 게이트 전극(326aa), 다결정 실리콘 막 패턴(306ab)과 티타늄/실리사이드 막(324a)으로 이루어지는 게이트 전극(326ab), N+형 확산층(308)과 티타늄/실리사이드 막(324b)으로 이루어지는 N+형 소스/드레인 영역(328), 및 P+형 확산층(309)과 티타늄/실리사이드 막(324b)으로 이루어지는 P+형 소스/드레인 영역(329)이 형성되어 살리사이드 구조의 CMOS 트랜지스터가 완성된다(제10도).
살리사이드 구조의 CMOS 트랜지스터를 상기 방법으로 제조할 경우에는 먼저 브리징 현상이라는 문제에 직면하게 된다. 제조 단계를 설명하는 단면도인 제2a도 및 제2b도에 도시한 바와 같이, C54 구조의 티타늄/실리사이드 막(324a,324b)을 얻기 위한 고온 RTA의 결과로 또한 티타늄/실리사이드 막(324c)이 절연막 스페이서(307)상에 형성된다(제2a도). 예를 들면, 다결정 실리콘 막 패턴(306ab)의 측면에 형성된 절연막 스페이서(307)의 표면에는 티타늄/실리사이드 막(324c)이 RTA 처리시 다결정 실리콘 막 패턴(306ab)과 P+형 확산층(309)으로부터 티타늄 막으로의 확산으로 인해 형성된다. 이 티타늄/실리사이드 막(324c)은 통상 절연막 스페이서(307)의 전면을 덮고 있지는 않지만, 그 표면에 산재해 있다. 미반응의 티타늄 막(322a)(과 질화 티타늄 막)이 제거되어도 티타늄/실리사이드 막(324c)이 잔존해서, 예컨대 게이트 전극(326ab)과 P+형 소스/드레인 영역(329) 사이의 누설 전류는 무시할 수 없는 값이 되고 심한 경우에는 단락하게 된다(제2b도).
상술한 브리징 현상을 억제하는 것을 하나의 목적으로 해서 RTA를 2단계로 나눠서 행하는 것이 제안되었다. 이 제안을 IEICE Trans Electron(Vol. E77-C, No. 3, PP. 480-485, March 1994)에 실린 고또 겐이치 등의 Ti Salicide Process for Subquarter-Micron CMOS Devices에 개시되어 있다. 이 제안에 따르면, 형성된 티타늄 막에는 675℃의 질소 분위기에서 30초 동안 제1RTA 처리를 수행하고 암모늄(NH4OH), 과산화 수소(H2O2) 및 물의 혼합액을 사용하여 미반응의 티타늄 막(과 질화 티타늄 막)을 제거한 후 800℃의 질소 분위기에서 30초 동안 제2RTA 처리를 수행한다. 제1RTA 처리로 고저항 위상의 C49 구조를 갖는 티타늄/실리사이드 막이 얻어진다. 이 제1RTA는 비교적 저온에서 행해지기 때문에 티타늄 막으로의 실리콘의 확산 속도가 느려서 브리징 현상이 일어나기 어렵다. 또, C49 구조로부터 C54 구조로 위상 전이를 일어나게 하는 제2RTA 처리시 미반응의 티타늄 막 같은 막이 제거되기 때문에 브리징 현상은 쉽게 발생하지 않는다.
그러나, 상술한 방법에는 제조 공정이 장시간 소요되는 문제점이 있다. 또, 이 방법으로는 해결되지 않는 문제를(브리징 현상과는 다른)도 있다.
C54 구조를 얻기 위한 고온 열 처리에서는 화학 반응에 의해 형성된 티타늄/실리사이드 막이 응집해서 층 저항이 실제값보다 높아질 가능성이 있다. 이러한 현상은 티타늄 막 두께의 감소로 보다 심화되며, 또 다결정 실리콘 막 패턴의 폭(즉, 게이트 전극의 길이)의 감소로도 심화된다. 티타늄 막 두께의 감소는 반도체 디바이스를 미세화하기 위해 P+형 확산층과 N+형 확산층을 가능한한 얕은 접합 깊이로 각각 제조해야 하는 업계의 요구 사항이다.
CMOS 트랜지스터에 살리사이드 구조를 적용하는 데에는 상기 응집과는 다른 종류의 미세화에 대한 저해 요인이 존재한다. 예를 들면 티타늄 막을 스퍼터링 공정으로 형성하고 열 처리를 C54 구조가 얻어지는 온도에서 행하면, P+형 확산층(과 P+형 다결정 실리콘 막 패턴)의 표면에 형성된 티타늄/실리사이드 막의 두께는 N+형 확산층(과 N+형 다결정 실리콘 막 패턴)의 표면에 형성된 티타늄/실리사이드 막의 두께보다 약 2배가 두꺼워진다. 이로 인해 P+형 확산층의 접합 깊이를 증가시키는 것이 필요하게 되어 CMOS 트랜지스터의 미세화에는 반하게 된다.
[발명의 개요]
따라서, 본 발명의 목적은 종래 기술에서 나타나는 문제점을 해결해서 티타늄/실리사이드 막의 형성시 제조 공정에서 필요로 하는 시간의 증가없이 브리징 및 응집 현상의 출현을 억제할 수 있는 반도체 디바이스의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 살리사이드 구조를 갖는 CMOS 트랜지스터의 미세화에 적합한 제조 방법을 제공하는 것이다.
본 발명의 한 측면에 따르면, 다음의 단계들을 포함하는 반도체 디바이스의 제조 방법이 제공된다.
N형 영역과 P형 영역에 형성된 실리콘 기판 표면의 소자 분리 영역에 필드 산화막을 형성하고, 실리콘 기판 표면의 소자 형성 영역에 게이트 산화막을 형성하며, N형 영역과 P형 영역 각각의 게이트 전극 형성 영역 상에 N형 다결정 실리콘 패턴을 형성하므로써 절연막 스페이서를 다결정 실리콘 막 패턴의 측면에 형성하는 단계; 필드 산화막, 다결정 실리콘 막 패턴 및 절연막 스페이서를 마스크로 한 이온 주입 및 열 처리에 의해 P형 영역 상에 적어도 N형 확산층 및 N형 영역 상에 적어도 P형 확산층을 형성하는 단계; 다결정 실리콘 막 패턴, P형 확산층 및 N형 확산층의 표면을 덮는 자연 형성의 산화막을 제거하는 단계; 마이크로파를 사용하는 전자 사이클로트론 공명에 의한 플라즈마 여기 기상 성장 장치와 헬리콘파에 의한 플라즈마 여기 기상 성장 장치 중의 하나로 적어도 사염화 티타늄 가스 및 수소 가스를 공급하고 다결정 실리콘 막 패턴, P형 확산층 및 N형 확산층의 표면에 티타늄/실리사이드 막을 선택적으로 형성하므로써 적어도 필드 산화막 및 절연막 스페이서의 표면에 티타늄 막과 질화 티타늄 막 중의 하나를 형성하는 단계, 및 티타늄 막과 질화 티타늄 막 중의 하나를 제거하는 단계.
플라즈마 여기 기상 성장 장치로 공급된 가스에는 양호하게는 질소가 포함된다. 또, 위의 자연 형성의 산화막을 제거하는 단계에서 수소 가스는 플라즈마를 발생시키기 위해 플라즈마 여기 기상 성장 장치로 공급된다.
[양호한 실시예의 설명]
이하, 본 발명의 양호한 실시예에 대해 도면을 참고하면서 설명한다.
제1실시예에 따른 반도체 디바이스의 제조 방법은 제3a 내지 3d도의 단면 모식도와 제4도와 반응 시간에 대한 성장 막 두께의 변화를 도시하는 그래프를 참고로 설명된다. 제1실시예에 따른 살리사이드 구조의 CMOS 트랜지스터에서 N채널 MOS트랜지스터와 P채널 MOS 트랜지스터의 게이트 전극은 둘다 N+형 다결정 실리콘 막 패턴과 티타늄/실리사이드 막이 적층된 폴리사이드/게이트 전극으로 이루어진다. 이러한 CMOS 트랜지스터는 후술되는 바와 같이 제조된다.
먼저, P형 실리콘 기판(101)의 표면의 소정 영역에서 800keV, 1×1013cm-2의 인과 125keV, 2×1012cm-2의 인의 이온 주입이 행해지고 950℃에서 1시간의 열 처리가 행해져서 N웰(102)이 형성된다. N웰(102)을 포함하는 P형 실리콘 기판(101) 표면의 소자 분리 영역에는 약 300nm 두께의 필드 산화막(104)이 형성되고, 소자 형성 영역에는 약 7 내지 10nm 두께의 게이트 산화막(105)이 형성된다. 그리고, 전면에는 약 150nm 두께의 N+형 다결정 실리콘 막(도시되지 않음)이 형성된다. 이 다결정 실리콘 막이 패터닝되고 N채널 MOS 트랜지스터와 P채널 MOS 트랜지스터의 게이트가 형성될 영역에 다결정 실리콘 막 패턴(106aa,106ab)이 각각 형성된다. 이들 다결정 실리콘 막 패턴(106aa,106ab)의 각 폭(게이트 길이)은 0.25μm 정도이다. 전면에는 약 60nm의 두께이며 산화 실리콘 막 또는 질화 실리콘 막으로 이루어지는 절연막(도시되지 않음)이 형성되어 있다. 절연막을 형성하기 위해서는 감압 기상 성장(LPCVD) 공정 또는 플라즈마 여기 기상 성장(PECVD) 공정이 다결정 실리콘 막 패턴(106aa,106ab)에 대한 단차 피복성(step coverage characteristics)의 관점에서 양호하다. 이 절연막은 플루오로-하이드로카본계 에칭 가스를 사용한 이방성 에칭에 의해 에치 백돼서 절연막 스페이서(107)가 다결정 실리콘 막 패턴(106aa,106ab)의 각각의 측면에 잔류 형성된다(제3a도). 절연막이 산화 실리콘 막으로 형성되는 경우에는 게이트 산화막(105)도 에칭 제거된다. 이 절연막이 질화 실리콘 막으로 형성되는 경우에도 위의 이방성 에칭시 산화 실리콘 막에 대한 선택성을 필요로 하지 않으면서 게이트 산화막(105)도 에칭되도록 에칭 가스와 에칭 조건을 설정할 수 있다.
다음에, 약 20nm 두께의 산화 실리콘 막(도시되지 않음)이 상술한 에치 백에 의해 노출된 다결정 실리콘 막 패턴(106aa,106ab), P형 실리콘 기판(101) 및 N웰(102)의 표면에 열 산화에 의해 형성된다. 이러한 산화 실리콘 막을 형성하는 목적은 N+형 확산층 등의 형성을 위한 이온 주입시 P형 실리콘 기판(101)과 N웰(102) 표면의 오염과 손상을 방지하는 것이다. 적어도 P채널 MOS 트랜지스터의 형성 영역이 포토레지스트 막 등(도시되지 않음)으로 덮여진 후 50keV, 3×1015cm-12의 비소(As)가 이온 주입되고 900℃에서 20분의 열 처리가 행해진다. 마찬가지로, 포토레지스트 막 등이 제거된 후 적어도 N채널 MOS 트랜지스터의 형성 영역이 별도의 포토레지스트 막 등(도시되지 않음)에 의해 덮여진다. 그 후, 20keV, 3×1015cm-2의 이플루오르화 붕소(BF2)가 이온 주입되고 1000℃에서 10초 동안 RTA 처리가 수행된다. 이들 일련의 이온 주입과 열 처리를 통해 N+형 확산층(108)과 P+형 확산층(109)이 형성된다(제3b도). N+형 확산층(108)과 P+형 확산층(109) 각각의 깊이는 0.15μm 정도이다. 도면에는 도시되지 않았지만, N+형 확산층(108)과 P+형 확산층(109)의 형성과 동시에 P형 실리콘 기판(101)과 N웰(102)에 대한 접속용의 P+형 확산층 및 N+형 확산층이 각각 P형 실리콘 기판(101) 및 N웰(102)에 형성되는 경우도 가능하다.
위의 열 처리에 의해 형성된 약 20nm 두께의 산화 실리콘 막이 희석한 플루오르화 수소산 용액의 습식 에칭 공정에 의해 제거된 후, P형 실리콘 기판(101)은 마이크로파를 이용하는 전자 사이클로트론 공명에 의한 플라즈마 여기 기상 성장 장치(이하, ECR-PECVD라 칭함)의 반응실 내로 삽입된다.
ECR-PECVD 장치에서는 내부 자속 밀도가 875Gs가 되도록 2.45GHz의 마이크로파가 도파관을 통해 자석 코일로 둘러싸인 플라즈마실 내로 입사해서 전자의 사이클로트론 공명을 일으키게 한다. 이 공명 전자가 반응실 내로 도입되고 이 전자로부터 소스 가스로 에너지가 전달돼서 막 형성에 필요한 라디칼 이온 등이 형성된다. ECR-PECVD 장치에서는 이 공명 전자의 생성에 의해 LPCVD 장치보다 저온에서, 예컨대 사염화티타늄(TiCl4) 가스의 분해 반응을 일으키는 것이 가능하게 된다.
ECR-PECVD 장치의 반응실 내에서는, 먼저 0.3Pa 정도의 압력 하에서 P형 실리콘 기판(101)이 약 600℃ 정도로 가열되고 아르곤(Ar) 가스와 수소(H2) 가스가 각각 50sccm의 유량으로 흘러서 2.8Kw의 마이크로파 전력에 의해 수소 플라즈마를 발생시킨다. 이 때, 200W의 RF 전력이 P형 실리콘 기판으로 공급된다. 그 결과로 다결정 실리콘 막 패턴(106aa,106ab)의 표면과 N+형 확산층(108) 및 P+형 확산층(109)의 표면에 형성된 자연 산화막이 제거된다. 이 자연 산화막은 SiO2로 바뀌지는 않지만 SiO2-X(0X1)(또는 SiO2-XHX)로는 바뀐다. 따라서, 수소 플라즈마에서는 자연 산화막만이 선택적으로 에칭 제거된다. 이러한 자연 산화막의 제거 방법에서는 Ar 스퍼터링 공정을 이용하는 자연 산화막의 종래 제거 방법과 달리 다결정 실리콘 막 패턴(106aa,106ab), N+형 확산층(108) 및 P+형 확산층(109)의 표면 근처에 Ar이 침입해서 잔류하는 현상이 발생하지 않는다.
ECR-PECVD 장치에 의한 자연 산화막의 제거 조건은 위의 조건에 한정되는 것은 아니다. 이 조건으로서는 이하의 범위이면 된다. 압력은 0.01 내지 0.7Pa, P형 실리콘 기판(101)의 가열 온도는 500 내지 700℃, 마이크로파의 전력은 1.0 내지 3.0kW, RF 전력은 100 내지 300W, H2가스의 유량은 20 내지 100sccm, Ar 가스의 유량은 0 내지 100sccm이다.
다음에, 압력, P형 실리콘 기판(101)의 가열 온도, 마이크로파 전력 및 RF 전력의 상기 조건하에서 TiCl4가스, H2가스 및 Ar 가스가 각각 10sccm, 50sccm 및 45sccm의 유량으로 ECR-PECVD 장치의 반응실 내로 흐르게 된다. 반응 시간은 2분이다. 다결정 실리콘 막 패턴(106aa,106ab)의 표면과 N+형 확산층(108) 및 P+형 확산층(109)의 표면에는 약 20nm의 두께를 갖는 티타늄/실리사이드 막(111a,111b)이 선택적으로 형성된다. 반면, 필드 산화막(104)과 절연막 스페이서(107)의 각 표면에는 8nm 두께의 티타늄 막(112)이 형성된다(제3c도 및 제4도).
여기서, 주의해야 할 사항이 두가지 있다. 첫째는 티타늄/실리사이드 막(111a,111b)의 결정 구조에 관한 것이다. X선 회절에 의한 결정 구조의 분석에 따르면 600℃에서 형성된 티타늄/실리사이드 막(111a,111b)의 구조는 저저항 위상의 C54 구조이다. 즉, 티타늄/실리사이드 막(111a,111b)의 C54 구조가 티타늄 막으로의 실리콘의 확산 계수가 낮은 온도에서 얻어지므로써 브리징 현상 및 티타늄/실리사이드의 응집 현상의 억제가 용이하게 된다. 또, 종래 기술이 2단계의 RTA 처리를 필요로 하는 것과 달리 제조 공정을 길게 하지 않고 C54 구조의 티타늄/실리사이드 막(111a,111b)을 얻을 수 있다.
둘째는 P+형 확산층(109)의 표면에 형성된 티타늄/실리사이드 막(111b)의 두께가 다결정 실리콘 막 패턴(106aa,106ab)의 상면에 형성되는 티타늄/실리사이드 막(111a)(과 N+형 확산층(108) 상에 형성된 티타늄/실리사이드 막(111b)의 막 두께와 거의 동일하게 된다. 이 결과로, P+형 확산층(109)의 접합 깊이를 N+형 확산층(108)의 접합 깊이보다 깊게 하고, 다결정 실리콘 막 패턴(106ab)의 폭(P채널 MOS 트랜지스터의 게이트 길이)을 다결정 실리콘 막 패턴(106aa)의 폭(N채널 MOS 트랜지스터의 게이트 길이)보다 넓게(길게) 하는 것이 불필요하다. 이것은 본 발명의 실시예에 따른 살리사이드 구조의 CMOS 트랜지스터트를 미세화하는 것에 대한 저해 요인이 배제되는 것을 의미한다.
제4도의 그래프에 도시한 바와 같이 티타늄 막(112)은 약 30초의 지연 후에 성장을 시작한다. 이 지연은 티타늄 성장 핵의 형성에 필요한 시간에 따른 것으로 추측된다. X선 회절에 의한 결정 구조 분석에 따르면 티타늄 막(112)은 거의 비정질이다.
티타늄/실리사이드 막(111a,111b)이 ECR-PECVD 장치에 의해 형성되는 조건은 상기 설명에 국한되지는 않는다. 이 조건은 다음의 범위 내이면 된다. 압력은 0.1 내지 0.7Pa, P형 실리콘 기판(101)의 가열 온도는 500 내지 700℃, 마이크로파 전력은 1.0 내지 3.0kW, RF 전력은 0 내지 500W, TiCl4가스의 유량은 5 내지 20sccm, H2가스의 유량은 20 내지 100sccm, Ar 가스의 유량은 0 내지 100sccm이다.
다음에, 티타늄 막(112)이 NH4OH, H2O2및 H2O(또는 버퍼 플루오르화 수소산)의 혼합액에 의해 선택적으로 에칭 제거된다. 이로 인해 다결정 실리콘 막 패턴(106aa)과 티타늄/실리사이드 막(111a)으로 형성되는 게이트 전극(126aa), 다결정 실리콘 막 패턴(106ab)과 티타늄/실리사이드 막(111a)으로 형성되는 게이트 전극(126ab), N+형 확산층(108)과 티타늄/실리사이드 막(111b)으로 형성되는 N+형 소스/드레인 영역(128), 및 P+형 확산층(109)과 티타늄/실리사이드 막(111b)으로 형성되는 P+형 소스/드레인 영역(129)이 형성되어 살리사이드 구조의 CMOS 트랜지스터를 완성한다(제3d도).
상술한 제1실시예에서는 마이크로파를 사용한 ECR-PECVD 장치를 자연 산화막을 제거하고 티타늄/실리사이드 막을 선택 성장시키기 위해 채택하고 있지만, 이것이 제한 사항은 아니다. 자연 산화막과 티타늄/실리사이드 막을 선택 성장시키기 위해 헬리콘파를 사용한 PECVD 장치를 채택할 수도 있다. 이러한 경우에는 압력은 0.01 내지 1.3Pa이고 2.45GHz의 마이크로파 전력은 1kW 이하이지만, 기타 조건(예컨대, TiCl4가스, H2가스 및 Ar 가스의 유량, 실리콘 기판의 가열 온도 등)은 각각 ECR-PECVD 장치를 이용한 경우와 같다. ECR-PECVD 장치를 사용한 경우에는 플라즈마 밀도의 균일성 제약으로부터 6인치 이하 직경의 실리콘 웨이퍼에 대해 적용 가능하지만, 헬리콘파에 의한 PECVD 장치를 이용하는 경우에는 8인치 이상 직경의 실리콘 웨이퍼에 대해서도 적용 가능하다.
본 발명의 제2실시예는 제조 과정의 반도체 디바이스를 도시하는 제5a 내지 5d도의 단면 모식도, 반응 시간에 대한 성장 막 두께의 변화를 도시하는 제6도의 그래프, 및 X선 회절에 의해 얻어진 스펙트럼 분포를 도시하는 제7a 및 7b도의 그래프를 참고로 설명된다. 제2실시예의 살리사이드 구조를 갖는 CMOS 트랜지스터에서 N채널 MOS 트랜지스터의 게이트 전극은 N+형 다결정 실리콘 막 패턴과 티타늄/실리사이드 막이 적층된 폴리사이드/게이트 전극으로 이루어지고, P채널 MOS 트랜지스터의 게이트 전극은 P+형 다결정 실리콘 막 패턴과 티타늄/실리사이드 막이 적층된 폴리사이드/게이트 전극으로 이루어진다. 이러한 CMOS 트랜지스터는 후술하는 바와 같이 제조된다.
먼저, P형 실리콘 기판(201) 표면의 소정 영역에는 800keV, 1×1013cm-2의 인의 이온 주입, 125keV, 2×1012cm-2의 인의 이온 주입, 300keV, 2×1013cm-2의 BF2의 이온 주입 및 100keV, 5×1012cm-2의 BF2의 이온 주입이 행해지고 950℃에서 한 시간의 열 처리가 수행돼서 N웰(202)과 P웰(203)이 형성된다. N웰(202)과 P웰(203)을 포함하는 P형 실리콘 기판(201) 표면의 소자 분리 영역에는 약 300nm 두께의 필드 산화막(204)이 형성되고, 소자 형성 영역에는 약 7 내지 10nm 두께의 게이트 산화막(205)이 형성된다. 그리고, 전면에는 약 150nm 두께의 도우프되지 않은 다결정 막(도시되지 않음)이 형성된다. P+형 확산층의 형성시 붕소가 게이트 산화막(205)을 침투하지 않도록 하기 위해서는 다결정 실리콘 막의 두께를 120nm보다 두껍게 하는 것이 양호하다. 이 다결정 실리콘 막이 패터닝되고 N채널 MOS 트랜지스터와 P채널 MOS 트랜지스터의 게이트가 형성될 영역에 각각 다결정 실리콘 막 패턴(206)이 형성된다. 이들 각 다결정 실리콘 막 패턴(206)의 폭(게이트 길이)은 0.25μm 정도이다. 그 후, 제1실시예와 유사한 방법으로 60nm 정도의 두께를 갖는 절연막으로 이루어지는 절연막 스페이서(207)가 다결정 실리콘 막 패턴(206)의 각 측면에 잔류 형성된다(제5a도).
다음에, 약 20nm 두께의 산화 실리콘 막(도시되지 않음)이 절연막 스페이서(207)를 형성하기 위한 에칭 백 단계에 의해 노출된 다결정 실리콘 막 패턴(206), N웰(202) 및 P웰(203)의 표면에 열 산화에 의해 형성된다. 마찬가지로, 제1실시예에서와 같이 적어도 P채널 MOS 트랜지스터 형성 영역이 포토레지스트 막 등(도시되지 않음)으로 덮여진 후 50keV, 3×1015cm-2의 비소(As)가 이온 주입되고 900℃에서 20분의 열 처리가 수행된다. 마찬가지로, 포토레지스트 막 등이 제거된 후, 적어도 N채널 MOS 트랜지스터 형성 영역이 별도의 포토레지스트 막 등(도시되지 않음)으로 덮여진다. 그 후, 20keV, 3×1015cm-2의 BF2가 이온 주입되고 1000℃에서 10초의 RTA 처리가 행해진다. 이들 일련의 이온 주입과 열 처리를 통해 N+형 확산층(208)과 P+형 확산층(209)이 형성돼서 N채널 MOS 트랜지스터의 게이트 전극 형성 영역에 형성된 도우프되지 않은 다결정 실리콘 막 패턴(206)은 N+형 다결정 실리콘 막 패턴(206a)으로 변환되고, P채널 MOS 트랜지스터의 게이트 전극 형성 영역에 형성된 도우프되지 않은 다결정 실리콘 막 패턴(206)은 P+형 다결정 실리콘 막 패턴(206b)으로 변환된다(제5b도). N+형 확산층(208)과 P+형 확산층(209)의 각 접합 깊이는 0.15μm이다.
상기 열 처리에 의해 형성된 약 20nm 두께의 산화 실리콘 막이 희석된 플루오르화 수소산 용액을 사용하는 습식 에칭 공정에 의해 제거된 후, P형 실리콘 기판(201)은 제1실시예와 마찬가지로 ECR-PECVD 장치의 반응실 내로 삽입된다.
ECR-PECVD 장치의 반응실 내에서는 제1실시예와 마찬가지로, 먼저 P형 실리콘 기판(201)이 약 0.3Pa의 압력하에서 약 600℃로 가열되고 Ar 가스와 H2가스 각각이 50sccm의 유량으로 흘러서 2.8kW의 마이크로파 전력에 의해 수소 플라즈마가 발생한다. 이 때, 200W의 RF 전력이 P형 실리콘 기판으로 인가된다. 이로 인해 다결정 실리콘 막 패턴(206a,206b)의 표면과 N+형 확산층(208) 및 P+형 확산층(209)의 표면에 형성된 자연 산화막이 제거된다.
제1실시예에서와 마찬가지로 자연 산화막이 ECR-PECVD 장치를 사용해서 제거되는 조건은 위의 조건으로 한정되지는 않는다. 이 조건은 다음의 범위 내이면 된다. 압력은 0.01 내지 0.7Pa, P형 실리콘 기판(101)의 가열 온도는 500 내지 700℃, 마이크로파 전력은 1.0 내지 3.0kW, RF 전력은 100 내지 300W, H2가스의 유량은 20 내지 100sccm, Ar 가스의 유량은 0 내지 100sccm이다.
다음에, 압력, P형 실리콘 기판(201)의 가열 온도, 마이크로파 전력 및 RF 전력의 상기 조건하에서 TiCl4가스, H2가스, 질소(N2) 가스 및 Ar 가스가 각각 10sccm, 50sccm, 1sccm 및 43sccm의 유량으로 ECR-PECVD 장치의 반응실 내로 흐르게 된다. 반응 시간은 2분이다. 다결정 실리콘 막 패턴(206a,206b)의 표면 및 N+형 확산층(208)과 P+형 확산층(209)의 표면에는 약 19nm 두께의 티타늄/실리사이드 막(211a,211b)이 선택 형성된다. 반면, 필드 산화막(204)과 절연막 스페이서(207)의 각 표면에는 약 30nm 두께의 티타늄 막(213)이 형성된다. 티타늄/실리사이드 막(211a,211b)의 표면은 약 1nm 두께의 질화 티타늄 막(213)으로 덮여진다. 티타늄/실리사이드 막(211a,211b)의 결정 구조는 C54 구조이다(제5c도, 제6도, 제7a 및 7b도). 티타늄/실리사이드 막(211a,211b)의 표면에 형성된 질화 티타늄 막(213)의 존재는 X선 회절만으로는 식별이 곤란하지만(그 두께가 극히 얇기 때문에), 화학 분석용의 X선 광전자 분광 분석 또는 전자 분광 분석(XPS 또는 ESCA)의 결과로부터는 식별될 수 있다.
티타늄/실리사이드 막(211a,211b)이 ECR-PECVD 장치를 사용하여 형성되는 조건은 상기 설명에 국한되지는 않는다. 이들 조건은 다음의 범위 내이면 된다. 압력은 0.01 내지 0.7Pa, P형 실리콘 기판(101)의 가열 온도는 500 내지 700℃, 마이크로파 전력은 1.0 내지 3.0kW, RF 전력은 0 내지 500W, TiCl4가스의 유량은 5 내지 20sccm, H2가스의 유량은 20 내지 100sccm, N2가스의 유량은 1 내지 5sccm, Ar 가스의 유량은 0 내지 100sccm이다.
다음에, 티타늄 막(213)은 NH4OH, H2O2및 H2O의 혼합액에 의해 선택적으로 에칭 제거된다. 이로 인해 다결정 실리콘 막 패턴(206a)과 티타늄/실리사이드 막(211a)으로 형성된 게이트 전극(226a), 다결정 실리콘 막 패턴(206b)과 티타늄/실리사이드 막(211a)으로 형성된 게이트 전극(226b), N+형 확산층(208)과 티타늄/실리사이드 막(211b)으로 형성된 N+형 소스/드레인 영역(228), 및 P+형 확산층(209)과 티타늄/실리사이드 막(211b)으로 형성된 P+형 소스/드레인 영역(229)이 형성돼서 살리사이드 구조의 CMOS 트랜지스터를 완성한다(제5d도).
위의 제2실시예는 제1실시예가 갖는 효과를 갖는다. 더구나, 제2실시예는 티타늄 막이 절연막 스페이서 등의 절연막 표면에서 성장을 개시하는 동시에 확산층 같은 실리콘의 결정 표면에서 티타늄/실리사이드 막이 선택 성장하는 것에 의해 브리징 현상의 억제가 가능하게 된다.
제2실시예에서는 P채널 MOS 트랜지스터가 P+형 다결정실리콘 막과 티타늄/실리사이드 막의 폴리사이드/게이트 전극으로 이루어지는 것으로 설명되었다. 그러나, 본 발명은 폴리사이드/게이트 전극이 N+형 다결정 실리콘 막과 티타늄/실리사이드 막으로 형성되는 경우에도 적용될 수 있다. 또, 제1실시예의 예시에서는 ECR-PECVD 장치에 의한 티타늄/실리사이드 막의 형성에 N2가스를 필요로 하지 않지만, 이 가스가 포함되어도 가능하다. 더우기, 제2실시예에서도 앞서의 예시에서와 같이 자연 산화막의 제거와 티타늄/실리사이드 막의 선택 성장을 위해 헬리콘파를 사용하는 PECVD 장치를 이용할 수 있다.
본 발명은 위의 양호한 실시예를 통해 설명되었으나, 여기에 사용된 표현들은 제한의 의미라기 보다는 설명 자체를 위한 것으로 특허 청구의 범위에 의해 정해지는 발명의 진정한 범위로부터 이탈함이 없이 첨부된 특허 청구의 범위 내에서 변경이 이루어질 수 있음을 이해할 것이다.
Claims (6)
- N형 영역과 P형 영역에 형성된 실리콘 기판(101) 표면의 소자 분리 영역에 필드 산화막(104)을 형성하고, 상기 실리콘 기판 표면의 소자 형성 영역에 게이트 산화막(105)을 형성하며, 상기 N형 영역과 상기 P형 영역 각각의 게이트 전극 형성 영역 상에 N형 다결정 실리콘 패턴(106aa,106ab)을 형성하므로써 절연막 스페이서(107)를 다결정 실리콘 막 패턴의 측면에 형성하는 단계; 상기 필드 산화막, 상기 다결정 실리콘 막 패턴 및 상기 절연막 스페이서를 마스크로 한 이온 주입 및 열 처리에 의해 상기 P형 영역 상에 적어도 N형 확산층(108) 및 상기 N형 영역 상에 적어도 P형 확산층(109)을 형성하는 단계; 상기 다결정 실리콘 막 패턴, 상기 P형 확산층 및 상기 N형 확산층의 표면을 덮는 자연 형성의 산화막을 제거하는 단계; 마이크로파를 사용하는 전자 사이클로트론 공명에 의한 플라즈마 여기 기상 성장 장치와 헬리콘파를 사용하는 플라즈마 여기 기상 성장 장치 중의 하나로 적어도 사염화 티타늄 가스 및 수소 가스를 공급하고, 상기 다결정 실리콘 막 패턴, 상기 P형 확산층 및 상기 N형 확산층의 표면에 티타늄/실리사이드 막(111a)을 선택적으로 형성하므로써 적어도 상기 필드 산화막 및 상기 절연막 스페이서의 표면에 티타늄 막(112)과 질화 티타늄 막 중의 하나를 형성하는 단계; 및 상기 티타늄 막과 상기 질화 티타늄 막 중의 하나를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
- 제1항에 있어서, 상기 플라즈마 여기 기상 성장 장치 내로 공급된 상기 가스에는 질소 가스가 포함되어 있는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
- 제1항에 있어서, 상기 자연 형성의 산화막을 제거하는 단계에서는 플라즈마를 생성시키기 위해 수소 가스를 상기 플라즈마 여기 기상 성장 장치 내로 공급하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
- N형 영역과 P형 영역에 형성된 실리콘 기판(201) 표면의 소자 분리 영역에 필드 산화막(204)을 형성하고, 상기 실리콘 기판 표면의 소자 형성 영역에 게이트 산화막(205)을 형성하며, 상기 N형 영역과 상기 P형 영역 각각의 게이트 전극 형성 영역 상에 도우프되지 않은 다결정 실리콘 패턴(206)을 형성하므로써 절연막 스페이서(207)를 다결정 실리콘 막 패턴의 측면에 형성하는 단계; 상기 필드 산화막, 상기 도우프되지 않은 다결정 실리콘 막 패턴 및 상기 절연막 스페이서를 마스크로 한 이온 주입 및 열 처리에 의해 상기 N형 영역 상에 적어도 P형 확산층(209) 및 상기 P형 영역 상에 적어도 N형 확산층(208)을 형성하고, 상기 N형 영역 상의 상기 도우프되지 않은 다결정 실리콘 막을 P형 다결정 실리콘 막 패턴(206b)으로, 상기 P형 영역 상의 상기 도우프되지 않은 다결정 실리콘 막을 N형 다결정 실리콘 막 패턴(206a)으로 변환하는 단계; 상기 P형 다결정 실리콘 막 패턴, 상기 N형 다결정 실리콘 막 패턴, 상기 P형 확산층 및 상기 N형 확산층의 표면을 덮는 자연 형성의 산화막을 제거하는 단계; 마이크로파를 사용하는 전자 사이클로트론 공명에 의한 플라즈마 여기 기상 성장 장치와 헬리콘파를 사용하는 플라즈마 여기 기상 성장 장치 중의 하나로 적어도 사염화 티타늄 가스 및 수소 가스를 공급하고, 상기 P형 다결정 실리콘 막 패턴, 상기 N형 다결정 실리콘 막 패턴, 상기 P형 확산층 및 상기 N형 확산층의 표면에 티타늄/실리사이드 막(211a)을 선택적으로 형성하므로써 적어도 상기 필드 산화막 및 상기 절연막 스페이서의 표면에 티타늄 막과 질화 티타늄 막(213) 중의 하나를 형성하는 단계; 및 상기 티타늄 막과 상기 질화 티타늄 막 중의 하나를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
- 제4항에 있어서, 상기 플라즈마 여기 기상 성장 장치 내로 공급된 상기 가스에는 질소 가스가 포함되어 있는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
- 제4항에 있어서, 상기 자연 형성의 산화막을 제거하는 단계에서는 플라즈마를 생성시키기 위해 수소 가스를 상기 플라즈마 여기 기상 성장 장치 내로 공급하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
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