JP3129232B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、金属シリサイド膜を有する半導体装置の製
造方法に関するものである。
方法に関し、金属シリサイド膜を有する半導体装置の製
造方法に関するものである。
【０００１】
【従来の技術】ＬＳＩの高集積化に伴い、コンタクトホ
ールの微細化が進み、コンタクトホールの深さを直径で
割ったアスペクト比が増大している。このため従来から
使用されてきたスパッタ法で形成したアルミニウム等の
金属では段差被覆性が悪いため、接続抵抗が高くなった
り、断線する可能性が高くなっている。たとえ配線が可
能であっても、電流によりアルミニウムが移動するエレ
クトロマイグレーションにより断線しやすいという信頼
性の問題がある。この問題の対策として、段差被覆性に
優れた化学気相成長法により形成したタングステンによ
りコンタクトホールを埋め込むタングステンプラグ法が
提案されている。このタングステンプラグ法は、コンタ
クトホールの接続抵抗（コンタクト抵抗）を下げるため
のチタンと、タングステンとの密着性を高め、タングス
テンの基板への侵入を防ぐための窒化チタンからなるバ
リアメタルをスパッタ法により形成した後、タングステ
ンを化学気相成長法によりコンタクトホールを埋め込ん
で形成し、タングステンを全面エッチバックしてコンタ
クトホール内のみにタングステンを残してタングステン
プラグを形成している。
ールの微細化が進み、コンタクトホールの深さを直径で
割ったアスペクト比が増大している。このため従来から
使用されてきたスパッタ法で形成したアルミニウム等の
金属では段差被覆性が悪いため、接続抵抗が高くなった
り、断線する可能性が高くなっている。たとえ配線が可
能であっても、電流によりアルミニウムが移動するエレ
クトロマイグレーションにより断線しやすいという信頼
性の問題がある。この問題の対策として、段差被覆性に
優れた化学気相成長法により形成したタングステンによ
りコンタクトホールを埋め込むタングステンプラグ法が
提案されている。このタングステンプラグ法は、コンタ
クトホールの接続抵抗（コンタクト抵抗）を下げるため
のチタンと、タングステンとの密着性を高め、タングス
テンの基板への侵入を防ぐための窒化チタンからなるバ
リアメタルをスパッタ法により形成した後、タングステ
ンを化学気相成長法によりコンタクトホールを埋め込ん
で形成し、タングステンを全面エッチバックしてコンタ
クトホール内のみにタングステンを残してタングステン
プラグを形成している。
【０００２】しかしながらこの方法においても、さらに
コンタクトホールの微細化が進み、高アスペクト比にな
ると、スパッタ法ではコンタクトホール内にチタンや窒
化チタンを所望の厚さに形成することが不可能となる。
このためコンタクト抵抗が増加したり素子がタングステ
ンにより破壊されたりする問題がおこる。
コンタクトホールの微細化が進み、高アスペクト比にな
ると、スパッタ法ではコンタクトホール内にチタンや窒
化チタンを所望の厚さに形成することが不可能となる。
このためコンタクト抵抗が増加したり素子がタングステ
ンにより破壊されたりする問題がおこる。
【０００３】そこで、チタンや窒化チタンも被覆性の高
い化学気相成長（ＣＶＤ）法により形成する方法も試み
られている。特に、窒化チタンは熱反応を利用したＣＶ
Ｄ法が最も段差被覆性に優れており、広く使用されてい
る。通常、コンタクトホールの埋め込みには、チタン、
窒化チタン、タングステンの３層をＣＶＤ法で形成して
いる。しかしながらこの方法では、工程が複雑になり、
また製造コストも高くなってしまうという問題があるた
め、窒化チタンでコンタクトホールを埋め込んでタング
ステンの工程を省略するという方法が提案されている。
い化学気相成長（ＣＶＤ）法により形成する方法も試み
られている。特に、窒化チタンは熱反応を利用したＣＶ
Ｄ法が最も段差被覆性に優れており、広く使用されてい
る。通常、コンタクトホールの埋め込みには、チタン、
窒化チタン、タングステンの３層をＣＶＤ法で形成して
いる。しかしながらこの方法では、工程が複雑になり、
また製造コストも高くなってしまうという問題があるた
め、窒化チタンでコンタクトホールを埋め込んでタング
ステンの工程を省略するという方法が提案されている。
【０００４】図４（ａ）〜（ｄ）は、この先行技術を示
す工程順断面図である。まず、素子が形成されたシリコ
ン基板３０１上に層間絶縁膜としてシリコン酸化膜にリ
ンやホウ素を添加したＢＰＳＧ膜３０２をＣＶＤ法によ
り形成する。その後、素子に達するコンタクトホールを
通常のフォトリソグラフィーとドライエッチング技術に
より形成する［図４（ａ）］。ここで、コンタクトホー
ルの直径は０．４μｍ程度になされている。
す工程順断面図である。まず、素子が形成されたシリコ
ン基板３０１上に層間絶縁膜としてシリコン酸化膜にリ
ンやホウ素を添加したＢＰＳＧ膜３０２をＣＶＤ法によ
り形成する。その後、素子に達するコンタクトホールを
通常のフォトリソグラフィーとドライエッチング技術に
より形成する［図４（ａ）］。ここで、コンタクトホー
ルの直径は０．４μｍ程度になされている。
【０００５】次に、プラズマＣＶＤ法によりチタン膜３
０３を１０〜５０ｎｍ、通常の熱ＣＶＤ法により窒化チ
タン膜３０５を０．３μｍ程度の厚さに形成してコンタ
クトホールを完全にチタン膜３０３と窒化チタン３０５
で埋め込む［図４（ｂ）］。チタン膜３０４は、半導体
基板を５００℃以上に加熱することで、シリコン基板上
では、実際には下地と反応しその場でチタンシリサイド
膜３０４を形成している。
０３を１０〜５０ｎｍ、通常の熱ＣＶＤ法により窒化チ
タン膜３０５を０．３μｍ程度の厚さに形成してコンタ
クトホールを完全にチタン膜３０３と窒化チタン３０５
で埋め込む［図４（ｂ）］。チタン膜３０４は、半導体
基板を５００℃以上に加熱することで、シリコン基板上
では、実際には下地と反応しその場でチタンシリサイド
膜３０４を形成している。
【０００６】その後、ＢＰＳＧ膜３０２上にチタン膜３
０３、窒化チタン膜３０５を塩素ガスを用いたドライエ
ッチング法により除去し、コンタクトホール内のみチタ
ンシリサイド膜３０４、窒化チタン膜３０５を残す［図
４（ｃ）］。
０３、窒化チタン膜３０５を塩素ガスを用いたドライエ
ッチング法により除去し、コンタクトホール内のみチタ
ンシリサイド膜３０４、窒化チタン膜３０５を残す［図
４（ｃ）］。
【０００７】次に、スパッタ法によりＡｌ合金膜３０６
をＢＰＳＧ膜３０２上に堆積し、リソグラフィー技術及
びドライエッチング技術を用いて、Ａｌ合金３０６を所
望の形状にパターニングして、Ａｌ配線を形成する［図
４（ｄ）］。
をＢＰＳＧ膜３０２上に堆積し、リソグラフィー技術及
びドライエッチング技術を用いて、Ａｌ合金３０６を所
望の形状にパターニングして、Ａｌ配線を形成する［図
４（ｄ）］。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
た従来例による半導体装置の製造方法では、ＣＶＤ法で
コンタクトホールを形成するために窒化チタン膜を厚く
形成すると、ＣＶＤ法で形成した窒化チタン膜には８Ｅ
１０ｄｙｎｅ／ｃｍ2 以上の大きな引っ張り応力が作用
している。さらにチタン膜と熱ＣＶＤ法で形成した窒化
チタン膜は密着性が悪い。これらのことから、窒化チタ
ン膜にクラックが入ったり、剥がれたりする事故が発生
する。窒化チタン膜の剥離が起こると、続く窒化チタン
膜のエッチング工程において下地の層間絶縁膜（ＢＰＳ
Ｇ膜）が異常にエッチングされることにより製造歩留ま
りを低下させ、また信頼性の低下を招く。また、剥離し
た窒化チタン膜は異物となってやはり歩留まりの低下の
原因となる。クラックが入った場合にも下地層の異常エ
ッチングなどの不具合が生じる。
た従来例による半導体装置の製造方法では、ＣＶＤ法で
コンタクトホールを形成するために窒化チタン膜を厚く
形成すると、ＣＶＤ法で形成した窒化チタン膜には８Ｅ
１０ｄｙｎｅ／ｃｍ2 以上の大きな引っ張り応力が作用
している。さらにチタン膜と熱ＣＶＤ法で形成した窒化
チタン膜は密着性が悪い。これらのことから、窒化チタ
ン膜にクラックが入ったり、剥がれたりする事故が発生
する。窒化チタン膜の剥離が起こると、続く窒化チタン
膜のエッチング工程において下地の層間絶縁膜（ＢＰＳ
Ｇ膜）が異常にエッチングされることにより製造歩留ま
りを低下させ、また信頼性の低下を招く。また、剥離し
た窒化チタン膜は異物となってやはり歩留まりの低下の
原因となる。クラックが入った場合にも下地層の異常エ
ッチングなどの不具合が生じる。
【０００９】そこで、図４（ｂ）において、チタン膜３
０３を堆積させたまま窒化チタン膜３０５を堆積させる
のではなく、チタン膜３０３、チタンシリサイド膜３０
４を形成したのち、チタンシリサイド膜３０４を残すよ
うにチタン膜３０３をエッチングし、その後窒化チタン
膜３０５を堆積する方法が考えられる。
０３を堆積させたまま窒化チタン膜３０５を堆積させる
のではなく、チタン膜３０３、チタンシリサイド膜３０
４を形成したのち、チタンシリサイド膜３０４を残すよ
うにチタン膜３０３をエッチングし、その後窒化チタン
膜３０５を堆積する方法が考えられる。
【００１０】しかしながら、チタン膜３０３のみを選択
的に除去する方法は、従来アンモニア水及び過酸化水素
等の混合液を使用していた。この工程では、除去にかか
る数分の時間以外にもエッチング後の水洗（１０分程
度）やスピンドライヤー等による乾燥（５分程度）など
を含む工程となっておりかなりの時間を要する。また、
大量の廃液の問題を生じることも明らかである。
的に除去する方法は、従来アンモニア水及び過酸化水素
等の混合液を使用していた。この工程では、除去にかか
る数分の時間以外にもエッチング後の水洗（１０分程
度）やスピンドライヤー等による乾燥（５分程度）など
を含む工程となっておりかなりの時間を要する。また、
大量の廃液の問題を生じることも明らかである。
【００１１】従って本発明の目的は、より良好なチタン
シリサイド膜を残しつつチタン膜をエッチングできる半
導体装置の製造方法を提供することにある。
シリサイド膜を残しつつチタン膜をエッチングできる半
導体装置の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、所定の原料ガスを用いたプラズマＣＶＤ法に
より第１の領域に形成された金属シリサイド及び前記所
定の原料ガスを用いたプラズマＣＶＤ法により第２の領
域に形成された金属膜を有する半導体装置の製造方法に
おいて、プラズマ化せずに前記原料ガスで前記金属膜を
選択的に除去することを特徴とする。
造方法は、所定の原料ガスを用いたプラズマＣＶＤ法に
より第１の領域に形成された金属シリサイド及び前記所
定の原料ガスを用いたプラズマＣＶＤ法により第２の領
域に形成された金属膜を有する半導体装置の製造方法に
おいて、プラズマ化せずに前記原料ガスで前記金属膜を
選択的に除去することを特徴とする。
【００１３】また、本願発明の半導体装置の製造方法
は、半導体基板上に開口部を有する絶縁膜を形成する工
程と、前記開口部内及び前記絶縁膜上にに所定の原料ガ
スを用いたプラズマＣＶＤ法により金属膜を堆積する工
程と、前記開口部内に堆積した前記金属膜と前記半導体
基板が反応して金属シリサイド膜を形成する工程と、前
記絶縁膜上の未反応の前記金属膜をプラズマ化せずに前
記原料ガスでエッチングして選択的に除去する工程とを
有することを特徴とする。
は、半導体基板上に開口部を有する絶縁膜を形成する工
程と、前記開口部内及び前記絶縁膜上にに所定の原料ガ
スを用いたプラズマＣＶＤ法により金属膜を堆積する工
程と、前記開口部内に堆積した前記金属膜と前記半導体
基板が反応して金属シリサイド膜を形成する工程と、前
記絶縁膜上の未反応の前記金属膜をプラズマ化せずに前
記原料ガスでエッチングして選択的に除去する工程とを
有することを特徴とする。
【００１４】本発明の製造方法によれば、ウエットでは
なくドライな状態で金属膜を選択的に除去できる。
なくドライな状態で金属膜を選択的に除去できる。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明の前
記並び他の目的、技術、及び効果をより明瞭にすべく本
発明の実施の形態につき詳述する。
記並び他の目的、技術、及び効果をより明瞭にすべく本
発明の実施の形態につき詳述する。
【００１６】図１は本発明の第１の実施例の主要工程を
示す工程順断面図である。
示す工程順断面図である。
【００１７】図示していないが、素子が形成されたシリ
コン基板１０１Ａ上に層間絶縁膜としてＢＰＳＧ膜１０
２をＣＶＤ法により１．５μｍ程度の厚さに形成する
［図１（ａ）］。その後、フォトレジスト膜１０３Ｂを
塗布後、露光・現像により所望の位置に直径０．３μｍ
程度の開口部を設け、フォトレジスト膜３Ｂをマスク
に、トリフロロメタン（ＣＨＦ3 ）と一酸化炭素（Ｃ
Ｏ）ガスの混合ガスによるドライエッチングによりＢＰ
ＳＧ膜１０２をシリコン基板１０１が露出するまでエッ
チングし、コンタクトホールを形成する［図１
（ｂ）］。
コン基板１０１Ａ上に層間絶縁膜としてＢＰＳＧ膜１０
２をＣＶＤ法により１．５μｍ程度の厚さに形成する
［図１（ａ）］。その後、フォトレジスト膜１０３Ｂを
塗布後、露光・現像により所望の位置に直径０．３μｍ
程度の開口部を設け、フォトレジスト膜３Ｂをマスク
に、トリフロロメタン（ＣＨＦ3 ）と一酸化炭素（Ｃ
Ｏ）ガスの混合ガスによるドライエッチングによりＢＰ
ＳＧ膜１０２をシリコン基板１０１が露出するまでエッ
チングし、コンタクトホールを形成する［図１
（ｂ）］。
【００１８】次に、フォトレジスト膜１０３を除去した
後、ＣＶＤ法により、チタン膜１０４を成膜する。チタ
ン膜１０４は四塩化チタン３〜１０ｓｃｃｍ、Ａｒ２０
０〜５００ｓｃｃｍ、水素（Ｈ2 ）１０００〜２０００
ｓｃｃｍのガスを流し、圧力を３〜１０Ｔｏｒｒとし、
半導体基板１を５００〜６００℃に加熱し、基板の対向
電極にＲＦパワー数１００Ｗを印加して、プラズマを発
生させるＣＶＤ法により１０〜３０ｎｍの厚さに形成す
る［図１（ｃ）］。このような条件では、シリコン基板
上ではＣ４９型構造のチタンシリサイド膜１０５、ＢＰ
ＳＧなどの層間絶縁膜（酸化膜）上はチタン膜１０４と
して成長する。
後、ＣＶＤ法により、チタン膜１０４を成膜する。チタ
ン膜１０４は四塩化チタン３〜１０ｓｃｃｍ、Ａｒ２０
０〜５００ｓｃｃｍ、水素（Ｈ2 ）１０００〜２０００
ｓｃｃｍのガスを流し、圧力を３〜１０Ｔｏｒｒとし、
半導体基板１を５００〜６００℃に加熱し、基板の対向
電極にＲＦパワー数１００Ｗを印加して、プラズマを発
生させるＣＶＤ法により１０〜３０ｎｍの厚さに形成す
る［図１（ｃ）］。このような条件では、シリコン基板
上ではＣ４９型構造のチタンシリサイド膜１０５、ＢＰ
ＳＧなどの層間絶縁膜（酸化膜）上はチタン膜１０４と
して成長する。
【００１９】次に、図１（ｄ）に示されるように、基板
温度は５００℃で四塩化チタンとＡｒの混合ガスを流
し、選択的にエッチングを行い、チタンシリサイド膜１
０５以外の不要のチタン膜を除去する。
温度は５００℃で四塩化チタンとＡｒの混合ガスを流
し、選択的にエッチングを行い、チタンシリサイド膜１
０５以外の不要のチタン膜を除去する。
【００２０】ここで、エッチング条件は、ＲＦパワー０
Ｗ（すなわち、プラズマは発生しない）として、他の条
件はチタン膜の成膜条件と同等として行うことができ
る。ただし、四塩化チタン以外のガスは、四塩化チタン
を希釈する目的で混合されるので、その目的さえ満たせ
ば種類は問わない。従って実施例では水素はのぞかれて
いるが、水素を混合ガスに含めてもよい。ただし水素が
あるとＲＦパワーが０Ｗであり、ラジカルな水素が発生
せず、従って、チタン膜のデポはおこらないはずである
が、よりデポの発生を防止するために水素はとりのぞい
てある。説明の都合上、ＣＶＤによる成膜と不要な膜の
除去工程を別に述べたが、実際にはこれらはその場で連
続的に行うことができ効率がよい。
Ｗ（すなわち、プラズマは発生しない）として、他の条
件はチタン膜の成膜条件と同等として行うことができ
る。ただし、四塩化チタン以外のガスは、四塩化チタン
を希釈する目的で混合されるので、その目的さえ満たせ
ば種類は問わない。従って実施例では水素はのぞかれて
いるが、水素を混合ガスに含めてもよい。ただし水素が
あるとＲＦパワーが０Ｗであり、ラジカルな水素が発生
せず、従って、チタン膜のデポはおこらないはずである
が、よりデポの発生を防止するために水素はとりのぞい
てある。説明の都合上、ＣＶＤによる成膜と不要な膜の
除去工程を別に述べたが、実際にはこれらはその場で連
続的に行うことができ効率がよい。
【００２１】図２は、四塩化チタンによるチタン基板と
チタンシリサイド基板のエッチング速度の四塩化チタン
流量依存性を示す図面である。チタン基板の場合は、四
塩化チタンによるエッチング速度が全体的に大きく、四
塩化チタンの流量を増やしていくことによりさらにエッ
チング速度が大きくなる。一方、チタンシリサイド基板
の場合は四塩化チタンではほとんどエッチングされず、
また、四塩化チタン流量流量依存性も全くない。このよ
うに、四塩化チタンはチタン基板とチタンシリサイド基
板とで高いエッチング選択性をもつ特性を有している。
チタンシリサイド基板のエッチング速度の四塩化チタン
流量依存性を示す図面である。チタン基板の場合は、四
塩化チタンによるエッチング速度が全体的に大きく、四
塩化チタンの流量を増やしていくことによりさらにエッ
チング速度が大きくなる。一方、チタンシリサイド基板
の場合は四塩化チタンではほとんどエッチングされず、
また、四塩化チタン流量流量依存性も全くない。このよ
うに、四塩化チタンはチタン基板とチタンシリサイド基
板とで高いエッチング選択性をもつ特性を有している。
【００２２】次いで、窒化チタン膜１０６は四塩化チタ
ン３０〜５０ｓｃｃｍ、ＮＨ3 ４０〜７０ｓｃｃｍ、Ｎ
2 ３０〜５０ｓｃｃｍのガスを流し、圧力を１５〜３０
Ｔｏｒｒとし、半導体基板を４００〜６５０℃に加熱
し、熱ＣＶＤ法により０．２〜０．３μｍの厚さに形成
してコンタクトホールを埋め込む［図１（ｅ）］。
ン３０〜５０ｓｃｃｍ、ＮＨ3 ４０〜７０ｓｃｃｍ、Ｎ
2 ３０〜５０ｓｃｃｍのガスを流し、圧力を１５〜３０
Ｔｏｒｒとし、半導体基板を４００〜６５０℃に加熱
し、熱ＣＶＤ法により０．２〜０．３μｍの厚さに形成
してコンタクトホールを埋め込む［図１（ｅ）］。
【００２３】次に、塩素ガスにより全面エッチングを行
って平坦部の窒化チタン膜１０６を除去してＢＰＳＧ膜
１０２の表面を露出させ、コンタクトホール内のみにこ
れらを残す［図１（ｆ）］。
って平坦部の窒化チタン膜１０６を除去してＢＰＳＧ膜
１０２の表面を露出させ、コンタクトホール内のみにこ
れらを残す［図１（ｆ）］。
【００２４】次にＡｌ合金膜１０７をスパッタリング法
により０．３〜１．０μｍの厚さに形成した後、通常の
リソグラフィー技術及びドライエッチング技術によりＡ
ｌ合金膜１０７を所望の形状にパターニングしてＡｌ配
線を形成する［図１（ｇ）］。
により０．３〜１．０μｍの厚さに形成した後、通常の
リソグラフィー技術及びドライエッチング技術によりＡ
ｌ合金膜１０７を所望の形状にパターニングしてＡｌ配
線を形成する［図１（ｇ）］。
【００２５】次に、本実施の形態の作用・効果について
説明する。
説明する。
【００２６】本発明の製造方法によれば、ＣＶＤ法で成
膜して得られたチタン膜とチタンシリサイド膜（シリコ
ン基板上）の内、チタン膜のみが四塩化チタンと希釈ガ
スの混合ガスにより選択的に除去される。窒化チタン膜
は酸化膜と非常に密着性がよく、チタン膜と窒化チタン
膜の密着性が悪いという問題がなくなる。そのため気相
成長窒化チタン膜を厚く形成しても窒化チタン膜にクラ
ックが入ったり剥離したりしてしまうことがない。
膜して得られたチタン膜とチタンシリサイド膜（シリコ
ン基板上）の内、チタン膜のみが四塩化チタンと希釈ガ
スの混合ガスにより選択的に除去される。窒化チタン膜
は酸化膜と非常に密着性がよく、チタン膜と窒化チタン
膜の密着性が悪いという問題がなくなる。そのため気相
成長窒化チタン膜を厚く形成しても窒化チタン膜にクラ
ックが入ったり剥離したりしてしまうことがない。
【００２７】また、チタン膜をＣＶＤ法で形成したチタ
ン膜は段差被覆性が良いため、ホール底に接続抵抗を下
げるのに必要な膜厚のチタン膜を形成することができ
る。さらにスパッタ法に比べ低抵抗の気相成長窒化チタ
ン膜によりコンタクトホールやスルーホール内を埋め込
むことができるため、コンタクトホール抵抗やスルーホ
ール抵抗を低抵抗にすることが可能になる。
ン膜は段差被覆性が良いため、ホール底に接続抵抗を下
げるのに必要な膜厚のチタン膜を形成することができ
る。さらにスパッタ法に比べ低抵抗の気相成長窒化チタ
ン膜によりコンタクトホールやスルーホール内を埋め込
むことができるため、コンタクトホール抵抗やスルーホ
ール抵抗を低抵抗にすることが可能になる。
【００２８】さらに、基板温度５００℃以上で四塩化チ
タンを還元して行われるチタンＣＶＤ法によればシリコ
ン基板上ではＣ４９型構造のチタンシリサイド膜がその
場で形成される。四塩化チタンは、チタン膜に対しては
エッチング速度が大きいが、チタンシリサイド膜はほと
んどエッチングされないといった高い選択エッチング性
をもち、しかも、ＣＶＤプロセスに用いている原料ガス
であるために、その場で処理が可能である。
タンを還元して行われるチタンＣＶＤ法によればシリコ
ン基板上ではＣ４９型構造のチタンシリサイド膜がその
場で形成される。四塩化チタンは、チタン膜に対しては
エッチング速度が大きいが、チタンシリサイド膜はほと
んどエッチングされないといった高い選択エッチング性
をもち、しかも、ＣＶＤプロセスに用いている原料ガス
であるために、その場で処理が可能である。
【００２９】このように、チタンＣＶＤ法と四塩化チタ
ンによる選択エッチング法を用いれば、成膜とシリサイ
ド形成と余剰チタンエッチングをその場でしかも短時間
で行うことが可能である。
ンによる選択エッチング法を用いれば、成膜とシリサイ
ド形成と余剰チタンエッチングをその場でしかも短時間
で行うことが可能である。
【００３０】熱ＣＶＤ法により形成される窒化チタン膜
１０６の下には、窒化チタンと密着性の悪いチタン膜が
存在しない。窒化チタン膜を密着性のよいＢＰＳＧ膜上
に窒化チタンを成長させることで、窒化チタン膜をある
程度まで厚く形成してもクラックが入ったり剥がれたり
することを防げる。従って、クラック、剥離の発生を防
止しつつ段差被覆性のよい窒化チタン膜をコンタクトホ
ールを形成することが可能になる。
１０６の下には、窒化チタンと密着性の悪いチタン膜が
存在しない。窒化チタン膜を密着性のよいＢＰＳＧ膜上
に窒化チタンを成長させることで、窒化チタン膜をある
程度まで厚く形成してもクラックが入ったり剥がれたり
することを防げる。従って、クラック、剥離の発生を防
止しつつ段差被覆性のよい窒化チタン膜をコンタクトホ
ールを形成することが可能になる。
【００３１】また、剥がれの原因となるチタン膜の除去
工程がＣＶＤのプロセスガスである四塩化チタンを用い
て行うことができ、その場で行え生産効率が高い。本実
施例では、チタン膜成膜直後に余剰なチタン膜のエッチ
ングを行っているが、半導体基板を別の反応室に移し、
例えば窒化チタン成膜用反応室に移し、窒化チタン成膜
直前に行っても全く同様の効果が得られる。
工程がＣＶＤのプロセスガスである四塩化チタンを用い
て行うことができ、その場で行え生産効率が高い。本実
施例では、チタン膜成膜直後に余剰なチタン膜のエッチ
ングを行っているが、半導体基板を別の反応室に移し、
例えば窒化チタン成膜用反応室に移し、窒化チタン成膜
直前に行っても全く同様の効果が得られる。
【００３２】また、本実施例においてはコンタクトホー
ル内はＣＶＤ法を行い、その結果得られたチタンシリサ
イド１０５と窒化チタン膜１０６で埋め込まれており、
アスペクト比の大きなコンタクトホールも埋め込みが可
能であるとともにシリコン基板との低接続抵抗が可能と
なる配線を容易にコンタクトホール底に形成できる。
ル内はＣＶＤ法を行い、その結果得られたチタンシリサ
イド１０５と窒化チタン膜１０６で埋め込まれており、
アスペクト比の大きなコンタクトホールも埋め込みが可
能であるとともにシリコン基板との低接続抵抗が可能と
なる配線を容易にコンタクトホール底に形成できる。
【００３３】なお、エッチングガスとして四塩化チタ
ン、三塩化チタン、二塩化チタン、及び一塩化チタン等
のハロゲンガスも可能である。
ン、三塩化チタン、二塩化チタン、及び一塩化チタン等
のハロゲンガスも可能である。
【００３４】図３は本発明の第２の実施の形態の主要工
程断面図である。本実施の形態は、サリサイドプロセス
に適用した場合に関する。
程断面図である。本実施の形態は、サリサイドプロセス
に適用した場合に関する。
【００３５】図３（ａ）に示されるように、Ｐ型シリコ
ン基板２０１にＰチャンネル絶縁膜ゲートトランジスタ
が形成される領域に、Ｎウェル２０２をイオン注入法に
より形成する。次いで、シリコン基板表面に、フィール
ド酸化膜として厚さ３００ｎｍのフィールド酸化膜２０
３を選択酸化法により形成する。このフィールド酸化膜
２０３に囲まれた活性領域に、厚さ６ｎｍのゲート絶縁
膜としてゲート酸化膜２０４を形成し、この後ゲート電
極材料として厚さ１５０ｎｍの多結晶シリコンを成長す
る。次いで、既知の方法であるフォトリソグラフィー法
とドライエッチング法により、多結晶シリコンをパター
ニングしてゲート電極２０５を形成する。次に、フォト
リソグラフィー法とイオン注入法により、低濃度のＮ型
不純物拡散層２０９と低濃度のＰ型不純物拡散層２１０
を形成する。さらに、全面に厚さ７０ｎｍのシリコン酸
化膜を成長し、エッチバック法により、ゲート電極２０
５の側面にサイドウォール２０６を形成する。
ン基板２０１にＰチャンネル絶縁膜ゲートトランジスタ
が形成される領域に、Ｎウェル２０２をイオン注入法に
より形成する。次いで、シリコン基板表面に、フィール
ド酸化膜として厚さ３００ｎｍのフィールド酸化膜２０
３を選択酸化法により形成する。このフィールド酸化膜
２０３に囲まれた活性領域に、厚さ６ｎｍのゲート絶縁
膜としてゲート酸化膜２０４を形成し、この後ゲート電
極材料として厚さ１５０ｎｍの多結晶シリコンを成長す
る。次いで、既知の方法であるフォトリソグラフィー法
とドライエッチング法により、多結晶シリコンをパター
ニングしてゲート電極２０５を形成する。次に、フォト
リソグラフィー法とイオン注入法により、低濃度のＮ型
不純物拡散層２０９と低濃度のＰ型不純物拡散層２１０
を形成する。さらに、全面に厚さ７０ｎｍのシリコン酸
化膜を成長し、エッチバック法により、ゲート電極２０
５の側面にサイドウォール２０６を形成する。
【００３６】次に、図３（ｂ）に示されるようにフォト
リソグラフィー法とイオン注入法により、Ｎ型不純物拡
散層２０７、Ｐ型不純物拡散層２０８、Ｎ型多結晶シリ
コンゲート２０９、及びＰ型多結晶シリコンゲート２１
０を形成する。イオン注入後は、窒素雰囲気中、９００
℃、２０分の熱処理により、シリコン結晶の回復と不純
物の活性化を行う。かくしてＬＤＤ構造としてＮ型ソー
ス・ドレイン領域２０７とＰ型ソース・ドレイン領域２
０８が形成される。
リソグラフィー法とイオン注入法により、Ｎ型不純物拡
散層２０７、Ｐ型不純物拡散層２０８、Ｎ型多結晶シリ
コンゲート２０９、及びＰ型多結晶シリコンゲート２１
０を形成する。イオン注入後は、窒素雰囲気中、９００
℃、２０分の熱処理により、シリコン結晶の回復と不純
物の活性化を行う。かくしてＬＤＤ構造としてＮ型ソー
ス・ドレイン領域２０７とＰ型ソース・ドレイン領域２
０８が形成される。
【００３７】次いで、図３（ｂ）に示されるように、ゲ
―ト電極である多結晶シリコンの表面と半導体基板表面
の自然酸化膜を希フッ酸により除去し、ＣＶＤ法を用い
て厚さ２０ｎｍのチタン膜を半導体基板上に堆積する。
チタン膜は四塩化チタン（ＴｉＣｌ４）３〜１５ｓｃｃ
ｍ、アルゴン（Ａｒ）２００〜５００ｓｃｃｍ、水素
（Ｈ２）１０００〜２０００ｓｃｃｍのガスを流し、圧
力を３〜１０Ｔｏｒｒとし、シリコン基板を５００〜６
００℃に加熱し、基板の対向電極にＲＦパワー数１００
Ｗを印加して成膜される。このような条件では、シリコ
ン基板上ではＣ４９型構造のチタンシリサイド膜２２
２、フィールド酸化膜２０３上はチタン膜２２１として
成長する。
―ト電極である多結晶シリコンの表面と半導体基板表面
の自然酸化膜を希フッ酸により除去し、ＣＶＤ法を用い
て厚さ２０ｎｍのチタン膜を半導体基板上に堆積する。
チタン膜は四塩化チタン（ＴｉＣｌ４）３〜１５ｓｃｃ
ｍ、アルゴン（Ａｒ）２００〜５００ｓｃｃｍ、水素
（Ｈ２）１０００〜２０００ｓｃｃｍのガスを流し、圧
力を３〜１０Ｔｏｒｒとし、シリコン基板を５００〜６
００℃に加熱し、基板の対向電極にＲＦパワー数１００
Ｗを印加して成膜される。このような条件では、シリコ
ン基板上ではＣ４９型構造のチタンシリサイド膜２２
２、フィールド酸化膜２０３上はチタン膜２２１として
成長する。
【００３８】次に、図３（ｄ）に示されるように、四塩
化チタンとＡｒの混合ガスにより、選択的にエッチング
を行い、チタンシリサイド膜２２２以外の不要のチタン
膜２２１を除去する。
化チタンとＡｒの混合ガスにより、選択的にエッチング
を行い、チタンシリサイド膜２２２以外の不要のチタン
膜２２１を除去する。
【００３９】ここで、エッチング条件は、ＲＦパワー０
Ｗとして、他の条件はチタン膜の成膜条件と同等として
行うことができる。ただし、四塩化チタン以外のガス
は、四塩化チタンを希釈する目的で混合されるので、そ
の目的さえ満たせば種類は問われない。
Ｗとして、他の条件はチタン膜の成膜条件と同等として
行うことができる。ただし、四塩化チタン以外のガス
は、四塩化チタンを希釈する目的で混合されるので、そ
の目的さえ満たせば種類は問われない。
【００４０】次に、図３（ｅ）に８００℃以上のＲＴＡ
を行い、前記のＣ４９型構造のチタンシリサイド２２２
よりも電気抵抗率の低いＣ５４型構造のチタンシリサイ
ド２２３を形成する。
を行い、前記のＣ４９型構造のチタンシリサイド２２２
よりも電気抵抗率の低いＣ５４型構造のチタンシリサイ
ド２２３を形成する。
【００４１】次に、図３（ｆ）に示されるように層間絶
縁膜として不純物を含まないシリコン酸化膜２２４を堆
積し、続いてボロンあるいはリンなどの不純物を含んだ
シリコン酸化膜２２５を堆積し、この層間絶縁膜の焼き
しめを、８００℃程度の炉アニールにより行う。
縁膜として不純物を含まないシリコン酸化膜２２４を堆
積し、続いてボロンあるいはリンなどの不純物を含んだ
シリコン酸化膜２２５を堆積し、この層間絶縁膜の焼き
しめを、８００℃程度の炉アニールにより行う。
【００４２】次に、本実施の形態の作用・効果について
説明する。
説明する。
【００４３】本発明によれば、四塩化チタンを還元して
行われるチタンＣＶＤ法において基板温度５００℃以上
おこなうことにより、シリコン基板上ではＣ４９型構造
のチタンシリサイド膜がその場で形成される。一方で、
酸化膜上ではチタン膜が形成される。四塩化チタンは図
５に示した様に、チタン膜とチタンシリサイド膜に高い
選択エッチング性をもち、ＣＶＤプロセスに用いている
ガスであるために、その場で処理が可能である。従っ
て、従来のプロセスの工程数を大幅に削減することがで
き、生産性が高い。
行われるチタンＣＶＤ法において基板温度５００℃以上
おこなうことにより、シリコン基板上ではＣ４９型構造
のチタンシリサイド膜がその場で形成される。一方で、
酸化膜上ではチタン膜が形成される。四塩化チタンは図
５に示した様に、チタン膜とチタンシリサイド膜に高い
選択エッチング性をもち、ＣＶＤプロセスに用いている
ガスであるために、その場で処理が可能である。従っ
て、従来のプロセスの工程数を大幅に削減することがで
き、生産性が高い。
【００４４】
【発明の効果】以上説明したように、本発明による半導
体装置の製造方法は、チタンを５００℃以上のＣＶＤ法
で堆積させ、シリコン基板上はチタンシリサイドとして
存在させ、シリサイド膜以外のチタンもしくはチタン酸
化物を、ＣＶＤにおける原料ガスである四塩化チタンを
含む混合ガスで選択的にエッチングするもので、このこ
とにより、チタン膜と窒化チタン膜の密着性の問題を解
決できる。そのため、窒化チタン膜をある程度厚く形成
しても、成膜された窒化チタン膜に剥離やクラックが発
生することのないようにすることができる。したがっ
て、本発明によれば、段差被覆性がよく低抵抗のＣＶＤ
法窒化チタン膜を厚く形成することができるようにな
り、アスペクト比の大きいコンタクトホールの形成も可
能になる。さらに、窒化チタン膜にクラック、剥離が発
生しなくなったことにより、製造歩留まりを高くするこ
とができるとともに製品の信頼性を向上させることがで
きる。
体装置の製造方法は、チタンを５００℃以上のＣＶＤ法
で堆積させ、シリコン基板上はチタンシリサイドとして
存在させ、シリサイド膜以外のチタンもしくはチタン酸
化物を、ＣＶＤにおける原料ガスである四塩化チタンを
含む混合ガスで選択的にエッチングするもので、このこ
とにより、チタン膜と窒化チタン膜の密着性の問題を解
決できる。そのため、窒化チタン膜をある程度厚く形成
しても、成膜された窒化チタン膜に剥離やクラックが発
生することのないようにすることができる。したがっ
て、本発明によれば、段差被覆性がよく低抵抗のＣＶＤ
法窒化チタン膜を厚く形成することができるようにな
り、アスペクト比の大きいコンタクトホールの形成も可
能になる。さらに、窒化チタン膜にクラック、剥離が発
生しなくなったことにより、製造歩留まりを高くするこ
とができるとともに製品の信頼性を向上させることがで
きる。
【００４５】さらに、プロセスガスである四塩化チタン
の高い選択エッチング性を利用しており、半導体基板を
動かすことなく、しかも、連続したプロセスで短時間に
行うことができる。このことにより、大幅に工程数が削
減でき、生産性の高い半導体装置の製造が可能である。
の高い選択エッチング性を利用しており、半導体基板を
動かすことなく、しかも、連続したプロセスで短時間に
行うことができる。このことにより、大幅に工程数が削
減でき、生産性の高い半導体装置の製造が可能である。
【図１】本発明の実施例１を工程順に示した断面図であ
る。
る。
【図２】本発明に従い、チタン基板とチタンシリサイド
基板の四塩化チタンによるエッチング速度を示す図であ
る。
基板の四塩化チタンによるエッチング速度を示す図であ
る。
【図３】本発明の実施例２を工程順に示した断面図であ
る。
る。
【図４】第１の従来例を工程順に示した断面図である。
１０３Ａ，３０１ シリコン基板 １０２，３０２ ＢＰＳＧ膜 １０３Ｂ フォトレジスト １０４，２２１，３０３ チタン膜 １０５，２２２，３０４ チタンシリサイド膜 １０６ 窒化チタン膜 １０７，３０６ Ａｌ合金膜 ２０１ Ｐ型シリコン基板 ２０２ Ｎウェル ２０３ フィールド酸化膜 ２０４ ゲート酸化膜 ２０５ ゲート電極 ２０６ サイドウォール ２０７ Ｎ型不純物拡散層 ２０８ Ｐ型不純物拡散層 ２０９ Ｎ型多結晶シリコンゲート ２１０ Ｐ型多結晶シリコンゲート ２１４ 低濃度Ｎ型不純物拡散層 ２１５ 低濃度Ｐ型不純物拡散層 ２２２ Ｃ４９型構造のチタンシリサイド ２２３ Ｃ５４型構造のチタンシリサイド ２２４ 不純物を含まないシリコン酸化膜 ２２５ 不純物を含んだシリコン酸化膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平10−223560（ＪＰ，Ａ) 特開 平10−209079（ＪＰ，Ａ) 特開 平10−209077（ＪＰ，Ａ) 特開 平９−63988（ＪＰ，Ａ) 特開 平７−99174（ＪＰ，Ａ) 特開 平５−259110（ＪＰ，Ａ) 特開 平５−211134（ＪＰ，Ａ) 特開 平４−165075（ＪＰ，Ａ) 特開 平３−93223（ＪＰ，Ａ) 特開 平２−241033（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 301 C23F 4/00 H01L 21/3065 H01L 21/768
Claims (10)
- 【請求項１】所定の原料ガスを用いたプラズマＣＶＤ法
により第１の領域に形成された金属シリサイド及び前記
所定の原料ガスを用いたプラズマＣＶＤ法により第２の
領域に形成された金属膜を有する半導体装置の製造方法
において、プラズマ化せずに前記原料ガスで前記金属膜
を選択的に除去することを特徴とする半導体装置の製造
方法。 - 【請求項２】半導体基板上に開口部を有する絶縁膜を形
成する工程と、前記開口部内及び前記絶縁膜上にに所定
の原料ガスを用いたプラズマＣＶＤ法により金属膜を堆
積する工程と、前記開口部内に堆積した前記金属膜と前
記半導体基板が反応して金属シリサイド膜を形成する工
程と、前記絶縁膜上の未反応の前記金属膜をプラズマ化
せずに前記原料ガスでエッチングして選択的に除去する
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項３】半導体基板上にゲート絶縁膜、ゲート電極
および拡散領域を形成する工程と、前記ゲート電極表面
に所定の原料ガスを用いたプラズマＣＶＤ法により金属
膜を形成する工程と、前記拡散領域上に所定の原料ガス
を用いたプラズマＣＶＤ法により金属シリサイド膜を形
成する工程と、プラズマ化せずに前記金属膜を前記所定
の原料ガスでエッチングして選択的に除去する工程とを
有することを特徴とする半導体装置の製造方法。 - 【請求項４】前記プラズマＣＶＤ法を前記半導体基板を
５００℃以上６００℃以下に加熱して行なうことにより
前記金属膜を堆積する工程と前記金属シリサイド膜を形
成する工程とを同時に行なうことを特徴とする請求項２
または請求項３記載の半導体装置の製造方法。 - 【請求項５】前記プラズマＣＶＤ法を基板の対向電極に
所定の値のＲＦパワーを印加して行ない、前記エッチン
グを前記ＲＦパワーをゼロにしてプラズマを発生させず
に行なうことを特徴とする請求項２または請求項３記載
の半導体装置の製造方法。 - 【請求項６】前記所定の原料ガスは前記金属膜と前記金
属シリサイド膜との間でエッチング選択性を有すること
を特徴とする請求項２または請求項３記載の半導体装置
の製造方法。 - 【請求項７】前記金属膜はチタン膜であり、前記金属シ
リサイド膜はチタンシリサイド膜であることを特徴とす
る請求項１乃至３のいずれか一に記載の半導体装置の製
造方法。 - 【請求項８】前記エッチングの工程後、前記開口部内に
窒化チタン膜を形成することを特徴とする請求項７記載
の半導体装置の製造方法。 - 【請求項９】前記所定の原料ガスは、四塩化チタンを含
むガスであることを特徴とする請求項７記載の半導体装
置の製造方法。 - 【請求項１０】半導体基板上に開口部を有する絶縁膜を
形成する工程と、前記開口部内および前記絶縁膜上に所
定の原料ガスを用いたプラズマＣＶＤ法によりチタン膜
を堆積し前記開口部内に堆積した前記チタン膜と前記半
導体基板が反応してチタンシリサイド膜を形成する工程
と、前記絶縁膜上の未反応の前記チタン膜をプラズマ化
せずに前記原料ガスでエッチングして選択的に除去する
工程とを有することを特徴とする半導体装置の製造方
法。
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| KR100407684B1 (ko) * | 2000-06-28 | 2003-12-01 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
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| KR100578221B1 (ko) * | 2004-05-06 | 2006-05-12 | 주식회사 하이닉스반도체 | 확산방지막을 구비하는 반도체소자의 제조 방법 |
| KR100630695B1 (ko) | 2004-08-04 | 2006-10-02 | 삼성전자주식회사 | 반도체 메모리 소자의 제조 방법 |
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-
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-
1998
- 1998-05-06 US US09/072,668 patent/US6204170B1/en not_active Expired - Lifetime
- 1998-05-08 CN CN98109731A patent/CN1108630C/zh not_active Expired - Fee Related
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