JP2682268B2 - 導電構造体を半導体素子内に選択的に封入する工程 - Google Patents

導電構造体を半導体素子内に選択的に封入する工程

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的に半導体素子を
製作する方法に関し、更に詳しくは、半導体素子内の導
電構造体上に保護用コーティングを選択的に形成する方
法に関する。
【０００２】
【従来の技術】半導体素子メーカが顧客の性能に対する
要求を満足するために高性能集積回路を設計し続けるに
したがって、これに対応して素子内の信号転送速度を早
くする必要性から、低い電気抵抗を有する導電材料を使
用することが要求される。バルク抵抗の低い耐熱性金属
は、半導体素子内のゲート電極、部分的相互接続部、コ
ンデンサ・プレートに使用する潜在的な可能性を有する
金属として考えられていた。
【０００３】
【発明が解決しようとする課題】耐熱性金属を導電体と
して使用することは、これらの金属が半導体素子の構造
内で一般的に使用されている他の材料との両立性を欠い
ているため、制限されていた。例えば、耐熱性金属は、
通常素子の製作中に遭遇する高温にさらされると、簡単
に酸化する。更に、これらの耐熱性金属は、ＶＬＳＩ素
子の製作に使用する処理用の化学薬品と接触すると、化
学的に劣化する。また、導電性のリードおよびトランジ
スタ・ゲート上に堆積したパッシベーション・ガラスの
ような一般的なパッシベーション材料の場合、耐熱性金
属とうまく接着しない。
【０００４】純粋な耐熱性金属の代わりに耐熱性金属の
ケイ化物が一般的に使用されてきたが、その理由は、こ
れらのケイ化物の既存の処理技術との両立性の程度が高
いからである。高性能のＶＬＳＩ素子に耐熱性金属のケ
イ化物を使用する場合の欠点は、選択した耐熱性金属の
バルク電気抵抗が６−１２μΩ−ｃｍであるのに対し
て、これらのケイ化物が６０ないし１００μΩ−ｃｍと
いう固有の高い電気抵抗を有していることである。耐熱
性金属のケイ化物のバルク電気抵抗が大きいと、最新技
術によるＶＬＳＩ素子の要求する高い信号転送速度を達
成することができない。したがって、トランジスタ・ゲ
ート、相互接続部、コンデンサ・プレート、電気的リー
ド等として使用するために実質的に純粋な耐熱性金属を
適用することを可能にする方法が提供されれば、有利で
ある。
【０００５】
【課題を解決するための手段】本発明を実行する場合、
Ａｌ2 Ｏ3 の封入層によって酸化および他の形態の化学
的劣化から保護した耐熱性金属導電構造体を有する半導
体素子を製作する方法を提供する。封入の工程は、Ａｌ
成分と耐熱性金属成分を有する合金層を耐熱性金属の導
電体の露出した表面領域に選択的に形成することによっ
て行われる。合金を導電体の表面に形成すると、酸化反
応が行われ、これによって合金層が酸化され、耐熱性金
属導電体上にＡｌ2 Ｏ3 の保護層が形成する。本発明の
１つの実施例では、素子領域をその上に有する基板を設
ける。絶縁層を形成して基板上に位置させ、耐熱性金属
の導電体を水平面および実質的に垂直な壁面を有する素
子領域に形成する。Ａｌ2 Ｏ3 の層を選択的に形成して
耐熱性金属の導電体上に位置させるが、ここでこのＡｌ
2 Ｏ3 層は耐熱性金属の導電体の水平面および実質的
に垂直な壁面上に位置する。
【０００６】
【実施例】本発明の種々の特長を図面を参照して詳細に
説明する。図１（ａ）ないし図１（ｄ）は、本発明の１
実施例による工程の段階を断面で示し、ここで耐熱金属
の導電体を形成し、この耐熱金属の導電体はこの導電体
を封入するアルミナ（Ａｌ2Ｏ3）層を有する。このＡｌ
2Ｏ3層によって酸素（Ｏ2 ）の拡散に対する障壁が設け
られ、これによって、引き続いて行われる基板の処理の
期間中その下に位置する耐熱性金属の酸化を防止する。
または、このＡｌ2Ｏ3 層によって、その下に位置する
耐熱性金属が半導体素子の製作中に一般的に使用される
処理化学薬品と接触して化学的に劣化することが防止さ
れる。この耐熱金属の導電体は半導体素子に使用するパ
ターン化したいずれの導電層でもよい。更に詳しくは、
この耐熱金属の導電体はトランジスタ・ゲート、部分的
相互接続部、配線リード等である。このような構造体
は、導電性素子を介して高い電気的信号転送速度の要求
されるスタテックＲＡＭ（ＳＲＡＭ）、ダイナミックＲ
ＡＭ（ＤＲＡＭ）、マイクロプロセッサ、Ｂｉ−ＣＭＯ
Ｓ素子またはその他の集積回路構造に使用することがで
きる。
【０００７】図１（ａ）は、本発明の１実施例による半
導体素子の製作に使用する幾つかの処理段階で既に処理
された半導体基板の一部を断面で示す。図示の基板は、
半導体基板１２の一部１０を含み、この半導体基板１２
はこの基板１２の素子領域１６上に位置する導電体１４
を有する。絶縁層１８は基板１２の表面上に配設されて
導電体１４を基板１２から電気的に絶縁する。絶縁層１
８は基板１２を熱的に酸化させることにによって得た熱
成長による絶縁層、または、化学的気相法（ＣＶＤ）に
よって堆積したＳ ｉＯ2 層である。また、絶縁層１８は
ＣＶＤによって形成された不純物を添加したケイ酸塩ガ
ラス（ＳＧ）でもよく、この場合ＢＳＧを形成するため
のボロン（Ｂ）、ＰＳＧを形成するためのリン（Ｐ）ま
たはＢＰＳＧを形成するためのＢとＰの組み合わせのよ
うな添加不純物の原子がこのケイ酸塩ガラスに含まれ
る。導電体１４は、タングステン（Ｗ），モリブデン
（Ｍｏ），クロム（Ｃｒ）、コバルト（Ｃｏ）およびプ
ラチナ（Ｐｔ）によって構成されるグループから選択し
た耐熱性金属によって構成される半導体素子の上述した
電気的導電性を有する素子である。 １つの実施例で
は、導電体１４はスパッタリング堆積法によって絶縁層
上に堆積したＷ金属である。Ｗ層の堆積厚さは、形成さ
れる導電構造の種類によって決まり、例えば、耐熱金属
の導電体１４がトランジスタ・ゲート電極である場合、
このＷ層は約８０ないし１２０ナノメートルの厚さに堆
積される。この導電体１４が例えば部分的相互接続部の
ような電気配線構造である場合、このＷ層は７５０ない
し１２５０ナノメートルの厚さに堆積される。Ｗ層のス
パッタリングによる堆積は、例えば減圧状態の不活性雰
囲気内でＷのターゲットから高周波（ＲＦ）スパッタリ
ングによって行われる。または、このＷ層はＣＶＤ法に
よっても堆積することが可能であり、この場合、下記の
反応にしたがって六弗化タングステン（ＷＦ6 ）が過剰
水素（Ｈ2 ）反応する。
【０００８】 ＷＦ6 ＋ ３Ｈ2 − Ｗ ＋ ６ＨＦ （１） Ｗ層の堆積に続いて、従来のフォトリゾグラフィを使用
して、先ずこのＷ層上にフォトレジスト・パターンを形
成することによって導電体１４を形成する。次に、ＣＦ
2 Ｃｌ2 、ＣＦＣｌ3 、ＣＦ3 Ｃｌのような炭化水素ガ
スまたはＣＦ3 Ｂｒ等のような臭化炭化水素ガスとＯ2
を使用して、選択的かつ異方性的にエッチングを行う。
この異方性の反応イオン・エッチングは方向性のエッチ
ングであり、ここでＷは横方向よりも縦方向により早く
多数回エッチングされ、これによって実質的に垂直な側
壁を有する構造を形成する。更に、Ｗがその下に位置す
る絶縁層１８よりもはるかに早い速度でエッチングされ
るという点でこのエッチングは選択的である。したがっ
て、パターン化されていないＷ層の部分を完全に除去し
ても、絶縁層１８は比較的少量しか除去されていない。
本発明を実行する場合、他のＷのエッチング方法もまた
本発明から逸脱することなく使用することができること
を理解しなければならない。例えば、水酸化カリウムお
よびフェリシアン化カリウムによって構成される液体エ
ッチング溶液によってこのＷ層を等方性的にエッチング
することができる。次に、フォトレジスト・パターンを
除去することによって導電体１４の形成が完了し、その
結果、図１（ａ）に示す構造が得られる。
【０００９】図１（ｂ）に示すように、この工程では引
き続いて基板１２にアルミ（Ａｌ）層２０を堆積する。
アルミ層２０は、導電体１４に連続する層として、好ま
しくは約５０ないし１００ナノメートルの厚さに堆積さ
れる。本発明の１実施例では、アルミ層２０はアルゴン
（Ａｒ）雰囲気内でＡｌターゲットからのＲＦスパッタ
リングにょって堆積される。アルミ層２０は、またシリ
コン（Ｓｉ）または銅（Ｃｕ）を含有するＡｌ合金また
はこれらの組み合わせを含有するＡｌ合金として堆積す
ることもできる。または、Ａｌ層２０はＡｌ複合有機金
属化合物の熱分解によって形成することもできる。例え
ば、約２００ないし３００℃の温度で不活性雰囲気内で
熱分解反応を実行することによって、トリイソブチルア
ルミ（ＣＨ2 ＣＨ（ＣＨ3 ）2 ）3 Ａｌ）を分解してＡ
ｌ膜を形成することができる。
【００１０】Ａｌ層２０を導電体１４に堆積した後、基
板１２に対して熱エネルギーを与え、導電体１４の耐熱
性金属とＡｌ層２０のＡｌの間で反応を誘起する。１実
施例では、化学量論的比率ＷＡｌ12を有する２つの金属
層の界面の領域内に合金を形成する。前に指摘したよう
に、他の耐熱性金属を使用して導電体１４を形成するこ
ともできる。幾つかのＡｌ／耐熱性金属合金の形成は、
最近の刊行物、例えば、「Ｅ．Ｇ Ｃｏｌｇａｎ他によ
るＴｈｉｎ−ｆｉｌｍ Ｒｅａｃｔｉｏｎｓｏｆ ＡＬ
ｗｉｔｈ Ｃｏ，Ｃｒ，Ｍｏ，Ｔａ，Ｔｉ ａｎｄ
Ｗ」，Ｊ．Ｍａｔｅｒ．Ｒｅｆ．，４（４），１９８９
に述べられている。上述した耐熱性金属とＡｌとの反応
にょって得ることのできるその他の合金には、ＴｉＡｌ
3 ，ＴａＡｌ3 ，ＭｏＡｌ12，ＣｒX ＡｌY およびＣｏ
p Ａｌq が含まれ、ここでｘ，ｙ，ｐおよびｑは整数で
ある。この反応は、急速熱焼鈍（ＲＴＡ）装置内で行わ
れることが好ましく、この場合、基板１２は例えば、非
干渉性光源からの強力な広い帯域幅の放射を約１５ない
し２４０秒間受ける。干渉性光源、レーザ光源、アーク
・ランプ等のその他の放射源を使用することができるこ
とを当業者は理解し、これらの光源の場合には、Ａｌ／
耐熱性金属合金を形成するために異なった焼鈍時間が必
要である。また、Ａｌ／耐熱性金属合金は、約４００な
いし５００℃の温度の不活性雰囲気内で炉による焼鈍に
よって形成することもできる。この点で、本発明の工程
によれば、ＷＡｌ12合金は、Ａｌ層２０と導電体１４が
相互に密着する領域内のみで選択的に形成されている。
【００１１】ＷＡｌ12合金を形成すると、Ａｌ層２０の
残りの未反応部分を図１（ｃ）に示すように基板１２か
ら除去する。Ａｌ層２０の未反応部分は、湿式化学エッ
チング工程、乾式プラズマ・エッチング工程、またはこ
れらの組み合わせによって除去することができる。本発
明の１実施例では、硝酸，リン酸，酢酸および水の混合
物によって構成される湿式化学エチング溶液を使用し
て、Ａｌ層２０残りの未反応部分の実質的に全てを等方
性的に除去する。または、水酸化アンモニアおよび過酸
化水素を含有する薬品の溶液のような他の湿式エッチン
グ溶液を使用することもできる。更に、Ａｌと選択的反
応するエッチング・ガスを使用した反応性イオン・エッ
チング工程のような乾式プラズマ・エッチング工程を使
用することができる。Ａｌ層２０の残りの未反応部分を
除去することによって、基板１２上に導電構造が作ら
れ、これは導電構造の全ての露出面に設けられた封入用
の合金層２２を有する。図１（ｃ）に示すように、合金
層２２は、未反応金属を導電体１４の内部に封入するこ
の導電体１４の水平および垂直面上に連続的に延びる。
導電体１４を合金層２２によって封入した後、Ｏ2 ガス
と合金層２２のＡｌ成分との間のガスと固体との反応よ
って酸化反応を行い、Ａｌ2 Ｏ3 の封入層を形成する。
このＡｌ2 Ｏ3の形成反応は下記のよう行われると信じ
られている。
【００１２】 ＷＡｌ12 ＋ １０．５Ｏ2 − ６Ａｌ2 Ｏ3 ＋ ＷＯ3 （２） ここで三酸化タングステン（ＷＯ3 ）はこの反応のガス
生成物である。反応（２）は、ＲＴＡ装置内で約６００
ないし８００℃で行うのが望ましい。１つの方法では、
基板１２をＲＴＡ装置内の反応チャンバ内に載置し、酸
素をチャンバ内に導入して酸素雰囲気を作る。上述の反
応温度およびＯ2 が過剰な状態では、形成されたＡｌ2
Ｏ3 の層は基板１２をＲＴＡ装置内に滞留させておく時
間によって決まる厚さを有する。例えば、ＲＴＡ装置内
で基板１２に約１５ないし３００秒間広帯域幅の放射を
行えば、導電体１４の表面に形成されるＡｌ2 Ｏ3層は
約１０ないし２０ナノメートルの厚さを有する。また、
反応（２）によるＡｌ2 Ｏ3層の形成は従来の対流炉で
行うこともできる。
【００１３】図１（ｄ）は、合金層２２の酸化によって
導電体１４の表面上に形成されたＡｌ2 Ｏ3の保護層を
示す。合金層２２を酸化した結果、合金層２２の存在す
る基板１２の領域内のみで、封入層２４が選択的に形成
される。導電性構造を選択的に封入する工程は、酸素の
拡散に対して不浸透性の封入層を作る手段を設ける利点
を有し、これによって、その後に行われる基板１２の処
理期間中に封入された導電構造のいずれの部分の酸化お
も防止することができる。また、封入層２４によって、
その下に位置するＷがその後に行われる回路の製作段階
中に一般的に使用される処理化学薬品と接触することに
よって化学的に劣化するのを防止することができる。
【００１４】酸化工程の期間中、酸化反応は実質的に合
金層２２内で行われ、Ｏ2 は合金層２２を介して殆ど拡
散せず、したがって導電体１４の下に位置する金属とは
殆ど反応しない。図２はオージェ電子分光法によるデー
タを示し、これは本発明の方法によって準備した試料か
ら得た最高のピークとスパッタ時間（分）をプロットし
たものである。図２に示すように、（Ｏ）の線で示す酸
素濃度は、試料に対する深さと比例するスパッタ時間の
関数として急速に降下している。図２に示すデータは、
表面から始まる実施的に１０ないし２０ナノメータ範囲
内でかつ実際上完全に合金層２２の領域内でガスと固体
との酸化反応が発生していることを示している。酸化反
応を合金層２２内に閉じ込めることによって、導電体１
４内に存在するその下に位置する耐熱性金属の完全性が
保持される。また、オージェのデータは、酸化反応を行
って封入層２４を形成した後、合金層２２のいずれの未
反応部分も存在していないことを示している。合金層２
２が完全に酸化したことは、表面に（Ｗ）の線によって
示すＷが存在しないことによって証明される。
【００１５】これ以上詳細に説明しなくても、当業者
は、前述の説明を使用して、本発明を完全に利用するこ
とができると信じることができる。したがって、以下の
特定の好適な実施例は、単なる例示のためのものであっ
て、いかなる方法でもこの開示の残りの部分を限定する
ものではない。 実 例 １ 当業者は、他の導電構造を本発明の工程によって形成す
ることができることを理解する。例えば、ポリシリコン
層とその上に位置する封入された耐熱性金属層を有する
多層トランジスタ・ゲートを上述した工程によって形成
することができる。図３（ａ）は本発明の他の実施例を
示し、これは本発明にしたがって幾つかの処理段階を経
たゲート構造を断面で示す。このゲート構造は、半導体
基板３０の一部を含み、この基板３０はその素子領域３
４上に位置する複合トランジスタ・ゲート３２を有す
る。ゲト絶縁層３６が基板３０上に配設され、これによ
ってトランジスタ・ゲート３２を基板３０から分離す
る。トランジスタ・ゲート３２は、ゲート絶縁層３６上
に位置するポリシリコン層３８，ポリシリコン層３８上
に位置する拡散障壁層４０，および拡散障壁層４０上に
位置する耐熱性金属層４２によって構成される。拡散障
壁層４０は、例えば窒化チタン酸（ＴｉＮ）のような窒
化耐熱性金属によって構成されることが望ましい。技術
上周知の方法でソースおよびドレイン領域４３，４４が
基板３０内に形成されることが望ましく、これらのソー
スおよびドレイン領域は、トランジスタ・ゲート３２を
注入マスクとして使用して基板３０の導電性と逆の導電
性のイオン種のイオン注入によってトランジスタ・ゲー
ト３２の端部と位置合わせされる。またはこれらのソー
スおよびドレイン領域４３，４４は、基板３０の導電性
と逆の導電性の添加不純物原子を熱拡散することによっ
て形成することもできる。図３（ａ）に示すゲート構造
は、ＤＲＡＭ，ＳＲＡＭ，マイクロプロセッサ等の多数
の半導体素子の高速トランジスタ・ゲートとして使用す
ることができる。
【００１６】図３（ｂ）に示すように、Ａｌ層４５を設
けることによって耐熱性金属４２を封入し、トランジス
タ・ゲート３２を整合的にその上に位置させることがで
きる。上で説明した工程の段階を使用して、基板３０は
熱エネルギーを受けてＡｌ層４５と耐熱性金属層４２と
の間の界面の領域にＡｌ／耐熱性金属合金を形成する。
Ａｌ／耐熱性金属合金は、Ａｌ層４５と密着している耐
熱性金属層４２の露出面のみに選択的に形成され、トラ
ンジスタ・ゲート３２の他の部分には形成されないこと
に留意すること。
【００１７】前述したのと同じ方法で、Ａｌ層４５の未
反応部分を基板３０から除去し、酸化反応を行って、図
３（ｃ）に示すように、耐熱性金属層４２のみを封入す
るＡｌ2 Ｏ3 層４６を選択的に形成する。本発明の選択
的な工程によって複合トランジスタ・ゲート３２が製作
されたが、ここでこの複合トランジスタ・ゲート３２は
封入された耐熱性金属層を有し、この耐熱性金属層は、
集積回路を完成するために使用する後続の処理段階で発
生する酸化およびその他の形態の化学的劣化から完全に
保護される。 実 例 ２ 図４は、本発明の工程によって製作された部分的相互接
続部を断面で示す。この部分的相互接続構造は半導体基
板５０，第１導電層５２，第２導電層５４，およびＡｌ
2 Ｏ3によって封入された耐熱性金属リード５６によっ
て構成される。第１導電層５２は第１絶縁層５８によっ
て基板５０から電気的に絶縁され、第２導電層５４は第
２絶縁層６０によって第１導電層から電気的に絶縁され
る。耐熱性金属リード５６によって第１導電層５２と第
２導電層５４との間に導電経路が形成されてこれら２つ
の導電層の間に電気的接続が設けられるが、これらの２
つの導電層はそうでなければ相互に電気的に絶縁されて
いる。先ず耐熱性金属層を整合的に設けることによって
耐熱性金属リード５６を形成し、これは第１導電層５
２，第２絶縁層６０の端部および第２導電層５４の上に
位置する。この耐熱性金属は、Ｗ，Ｍｏ，Ｃｒ，Ｃｏお
よびＰｔによって構成されるグループから選択される。
次に、耐熱性金属層はパターン化されて従来のフォトリ
ゾグラフィおよび異方性反応エッチングを使用してエッ
チングされ、リード・セグメント６２を形成する。エッ
チングの後、フォトレジスト・パターンをリード・セグ
メント６２から除去し、Ａｌの層を整合的に設けて第１
導電層５２，リード・セグメント６２および第２導電層
５４上に位置させる。前に説明したのと同じ方法で、Ａ
ｌ／耐熱性金属合金をリード・セグメノト６２とその上
に位置するＡｌ層との間の界面のリード・セグメント６
２の表面上に選択的に形成する。この合金を形成すると
酸化反応を行い、Ａｌ2 Ｏ3 層６４を形成してリード・
セグメント６２を封入する。 実 例 ３ Ａｌ2 Ｏ3 によって構成される封入層２４は十分高い絶
縁定数を有しているので、コンデンサの絶縁材料として
使用することができる。図１（ｄ）に示す導電構造を更
に処理し、本発明の半導体素子内に高性能のコンデンサ
を形成することができる。高性能のコンデンサを製作す
るためには、先ず図１（ｄ）に示す構造を準備する。導
電体１４と封入層２４を形成すると、第２導電層を設
け、次いでこれをパターン化およびエッチングして、図
５に示すように、上部プレート７０を形成することがで
きる。この上部プレート７０はポリシリコン耐熱性金属
のケイ化物，Ａｌ，Ｃｕ等の多数の導電性材料から作る
ことができる。本発明の関係する当業者の水準に応じた
方法で、本発明によって更に工程段階を実行し、集積回
路素子の製作を完了する。フォトマスク層の特定の形態
とシーケンスによって、本発明の工程を別の工程段階を
更に使用する完全な工程の全体を構成する一部として使
用することが可能であり、これによって、ＤＲＡＭ，Ｓ
ＲＡＭ，データ・プロセッサ素子，Ｂｉ−ＣＭＯＳ素
子，バイポーラ素子等を製作することができる。
【００１８】
【発明の効果】したがって、本発明によって、導電性の
構造上に封入層を選択的に形成する方法が提供され、こ
の方法は上述した利点を完全に満足する。本発明を特定
の図示による実施例を参照して説明および図示したが、
これは本発明をこれらの図示した実施例に限定すること
を意図するものではない。当業者は、本発明の精神から
逸脱することなく変形と変更を行うことができることを
認識する。例えば、種々の方法を使用して合金とＡｌ 2
Ｏ3 の未反応部分の両方をエッチグすることが可能であ
り、この方法には電子サイクロトロン共鳴エッチング，
スパッタ・エッチング等が含まれる。したがって、この
ような全ての変形および変更を上記の特許請求の範囲お
よびそれと等価なもの範囲に含まれるものとして包含す
ることを意図するものである。
【図面の簡単な説明】
【図１】本発明の１実施例にょる工程段階を断面で示
す。
【図２】本発明にしたがって製作した試料から得たオー
ジェ電子分光法によるデータを示す。
【図３】本発明の他の実施例にょる工程段階を断面で示
す。
【図４】本発明の工程にしたがって製作した部分的相互
接続部を断面で示す。
【図５】本発明の工程にしたがって製作した高性能トラ
ンジスタを断面で示す。図１，２，３，４および５にお
いて、種々の素子の縮尺は同一でないことが理解でき
る。例えば、一部の素子の寸法は、明確化のために相互
に対して誇張して示してある。
【符号の説明】
１２ 基板 １４ 耐熱性金属の導電体 １６ 素子領域 １８ 絶縁層 ２２ Ａｌ合金層 ２４ Ａｌ2 Ｏ3 層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スタンレイ・エム・フィリピアク アメリカ合衆国テキサス州フラガ−ビ ル、デマレット・ストリ−ト1502 (56)参考文献 特開 昭62−136044（ＪＰ，Ａ) 特開 平１−61920（ＪＰ，Ａ)

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体素子内の導電構造体を選択的に封入
    する方法であって： 素子領域（１６）を有する基板（１２）を設ける段階； 前記基板（１２）を覆うように絶縁層（１８）を形成す
    る段階； 前記素子領域（１６）上に、水平表面と実質的鉛直な壁
    表面とを有する耐熱性金属の導電体（１４）を形成する
    段階；前記基板上にＡｌ層（２０）を堆積する段階； 前記基板を焼鈍して前記Ａｌ層と前記導電体との間にＡ
    ｌ合金層（２２）を選択的に形成し、Ａｌ層の未反応部
    分を残す段階； 前記絶縁層（１８）の表面から未反応Ａｌをエッチング
    によって除去する段階；および 前記Ａｌ合金層（２２）を酸化して、前記耐熱性金属の
    導電体（１４）の上に位置するＡｌ２Ｏ３層（２４）を
    形成する段階であって、もって前記Ａｌ２Ｏ３層（２
    ４）は前記耐熱性金属の導電体（１４）の前記水平表面
    および実質的鉛直な壁表面上のみに位置させる段階； によって構成されることを特徴とする方法。
  2. 【請求項２】ＭＯＳトランジスタ・ゲートを選択的に封
    入する方法であって： 素子領域（３４）を有する基板（３０）を設ける段階； 前記基板（３０）上に絶縁層（３６）を形成する段階； 前記素子領域（３４）上にゲート電極（３２）を形成す
    る段階であって、前記ゲート電極（３２）が前記絶縁層
    （３６）の直接上に位置するポリシリコン層（３８）
    と、該ポリシリコン層（３８）上に位置するＴｉＮ層
    （４０）と、該ＴｉＮ層（４０）上に位置する耐熱性金
    属層（４２）とによって構成される段階； 前記ゲート電極（３２）と前記絶縁層（３６）との上に
    Ａｌ層（４５）を形成する段階； Ａｌと耐熱性金属とを反応させてＡｌ合金層を形成する
    段階； 前記絶縁層（３６）から未反応Ａｌをエッチングによっ
    て除去する段階；および 前記Ａｌ合金を酸化して、前記耐熱性金属層（４２）の
    露出した表面領域上のみにＡｌ２Ｏ３層（４６）を形成
    する段階； によって構成されることを特徴とする方法。
  3. 【請求項３】半導体素子内に低抵抗の導電体を製作する
    方法であって： 素子領域（１６）を有する単結晶シリコン基板（１２）
    を設ける段階； 前記基板を酸化して、二酸化シリコン絶縁層（１８）を
    形成する段階； 前記絶縁層にＷ層を堆積させる段階； 前記Ｗ層上にフォトレジスト・パターンを形成する段
    階； 素子領域（１６）を有する単結晶シリコン基板（１２）
    を設ける段階； 前記基板を酸化して、二酸化シリコン絶縁層（１８）を
    形成する段階； 該絶縁層（１８）にＷ層（１４）を堆積させる段階； 前記Ｗ層上にフォトレジスト・パターンを形成する段
    階； 前記Ｗ層をエッチングして、前記基板（１２）の前記素
    子領域（１６）上にＷ導電体（１４）を形成する段階； 前記フォトレジスト・パターンを除去する段階； 前記基板上にＡｌ層（２０）を堆積させる段階； 前記基板を焼鈍して、前記Ａｌ層と前記Ｗ導電体との間
    にＷＡｌ１２層（２２）を選択的に形成し、Ａｌ層の未
    反応部分を残す段階； 前記基板から前記Ａｌ層の未反応部分をエッチングによ
    って除去する段階；および 前記ＷＡｌ１２層を酸化して、前記Ｗ導電体（１４）を
    封入するＡｌ２Ｏ３層（２４）を選択的に形成する段
    階； によって構成されることを特徴とする方法。
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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5289030A (en) 1991-03-06 1994-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with oxide layer
KR100215338B1 (ko) * 1991-03-06 1999-08-16 가나이 쓰도무 반도체 장치의 제조방법
JP2794678B2 (ja) 1991-08-26 1998-09-10 株式会社 半導体エネルギー研究所 絶縁ゲイト型半導体装置およびその作製方法
USRE36314E (en) * 1991-03-06 1999-09-28 Semiconductor Energy Laboratory Co., Ltd. Insulated gate field effect semiconductor devices having a LDD region and an anodic oxide film of a gate electrode
US6713783B1 (en) 1991-03-15 2004-03-30 Semiconductor Energy Laboratory Co., Ltd. Compensating electro-optical device including thin film transistors
JP2873632B2 (ja) 1991-03-15 1999-03-24 株式会社半導体エネルギー研究所 半導体装置
JP2717237B2 (ja) 1991-05-16 1998-02-18 株式会社 半導体エネルギー研究所 絶縁ゲイト型半導体装置およびその作製方法
US5310602A (en) * 1991-11-12 1994-05-10 Cornell Research Foundation Self-aligned process for capping copper lines
US6624450B1 (en) 1992-03-27 2003-09-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same
JP2905032B2 (ja) * 1992-05-12 1999-06-14 シャープ株式会社 金属配線の製造方法
JPH06188419A (ja) * 1992-12-16 1994-07-08 Matsushita Electric Ind Co Ltd 薄膜トランジスタの製造方法
TW297142B (ja) * 1993-09-20 1997-02-01 Handotai Energy Kenkyusho Kk
JP3417751B2 (ja) * 1995-02-13 2003-06-16 株式会社東芝 半導体装置の製造方法
EP0732757A3 (en) * 1995-03-15 1998-03-18 AT&T Corp. N-channel field-effect transistor including a thin-film fullerene
EP0762498A3 (en) * 1995-08-28 1998-06-24 International Business Machines Corporation Fuse window with controlled fuse oxide thickness
US5665644A (en) * 1995-11-03 1997-09-09 Micron Technology, Inc. Semiconductor processing method of forming electrically conductive interconnect lines and integrated circuitry
US6091150A (en) * 1996-09-03 2000-07-18 Micron Technology, Inc. Integrated circuitry comprising electrically insulative material over interconnect line tops, sidewalls and bottoms
US5739066A (en) 1996-09-17 1998-04-14 Micron Technology, Inc. Semiconductor processing methods of forming a conductive gate and line
US20020137890A1 (en) * 1997-03-31 2002-09-26 Genentech, Inc. Secreted and transmembrane polypeptides and nucleic acids encoding the same
US6143611A (en) * 1998-07-30 2000-11-07 Micron Technology, Inc. Semiconductor processing methods, methods of forming electronic components, and transistors
US6509601B1 (en) * 1998-07-31 2003-01-21 Samsung Electronics Co., Ltd. Semiconductor memory device having capacitor protection layer and method for manufacturing the same
JP2000114522A (ja) * 1998-10-08 2000-04-21 Toshiba Corp 半導体装置及びその製造方法
US6370502B1 (en) * 1999-05-27 2002-04-09 America Online, Inc. Method and system for reduction of quantization-induced block-discontinuities and general purpose audio codec
US7217615B1 (en) 2000-08-31 2007-05-15 Micron Technology, Inc. Capacitor fabrication methods including forming a conductive layer
US6420230B1 (en) * 2000-08-31 2002-07-16 Micron Technology, Inc. Capacitor fabrication methods and capacitor constructions
US7112503B1 (en) * 2000-08-31 2006-09-26 Micron Technology, Inc. Enhanced surface area capacitor fabrication methods
JP3937892B2 (ja) * 2002-04-01 2007-06-27 日本電気株式会社 薄膜形成方法および半導体装置の製造方法
US7042035B2 (en) * 2002-08-02 2006-05-09 Unity Semiconductor Corporation Memory array with high temperature wiring
US7440255B2 (en) * 2003-07-21 2008-10-21 Micron Technology, Inc. Capacitor constructions and methods of forming
CN101027758A (zh) * 2004-09-21 2007-08-29 飞思卡尔半导体公司 半导体器件及其形成方法
US7381658B2 (en) * 2005-07-05 2008-06-03 Hewlett-Packard Development Company, L.P. Encapsulation of nano-dimensional structures by oxidation
US7381631B2 (en) * 2005-07-05 2008-06-03 Hewlett-Packard Development Company, L.P. Use of expanding material oxides for nano-fabrication
US20100276764A1 (en) * 2009-05-04 2010-11-04 Yi-Jen Lo Semiconductor structure with selectively deposited tungsten film and method for making the same

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE264418C (ja) *
JPS4932636A (ja) * 1972-07-20 1974-03-25
JPS4995591A (ja) * 1973-01-12 1974-09-10
US4433004A (en) * 1979-07-11 1984-02-21 Tokyo Shibaura Denki Kabushiki Kaisha Semiconductor device and a method for manufacturing the same
DE3107943A1 (de) * 1981-03-02 1982-09-16 Siemens AG, 1000 Berlin und 8000 München Verfahren zur herstellung von loetbaren und temperfaehigen edelmetallfreien duennschichtleiterbahnen
JPS5846641A (ja) * 1981-09-14 1983-03-18 Fujitsu Ltd 半導体装置の製造方法
US4442137A (en) * 1982-03-18 1984-04-10 International Business Machines Corporation Maskless coating of metallurgical features of a dielectric substrate
US4557036A (en) * 1982-03-31 1985-12-10 Nippon Telegraph & Telephone Public Corp. Semiconductor device and process for manufacturing the same
JPS58197855A (ja) * 1982-05-14 1983-11-17 Nec Corp 半導体装置の製造方法
JPS5979550A (ja) * 1982-10-29 1984-05-08 Hitachi Ltd 配線構造体の製造方法
US4630663A (en) * 1984-11-27 1986-12-23 The Firestone Tire & Rubber Company Tire construction utilizing low-twist body ply yarn with low turn-up ends
US4847445A (en) * 1985-02-01 1989-07-11 Tektronix, Inc. Zirconium thin-film metal conductor systems
JPS61214427A (ja) * 1985-03-19 1986-09-24 Nippon Gakki Seizo Kk 半導体装置の電極形成法
JPS6230349A (ja) * 1985-07-31 1987-02-09 Nec Corp 半導体装置の製造方法
JPH0611076B2 (ja) * 1985-10-08 1994-02-09 三菱電機株式会社 半導体装置の製造方法
JPS6316641A (ja) * 1986-07-09 1988-01-23 Oki Electric Ind Co Ltd 半導体装置の製造方法
US4962060A (en) * 1987-03-10 1990-10-09 Advanced Micro Devices, Inc. Making a high speed interconnect system with refractory non-dogbone contacts and an active electromigration suppression mechanism
JPH01107558A (ja) * 1987-10-20 1989-04-25 Matsushita Electric Ind Co Ltd 金属薄膜配線の製造方法
JPH01268043A (ja) * 1988-04-19 1989-10-25 Nec Corp 半導体装置
JPH01286444A (ja) * 1988-05-13 1989-11-17 Nec Corp 半導体装置
US4944682A (en) * 1988-10-07 1990-07-31 International Business Machines Corporation Method of forming borderless contacts

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