KR20030001762A - 반도체 소자의 게이트 형성 방법 - Google Patents
반도체 소자의 게이트 형성 방법 Download PDFInfo
- Publication number
- KR20030001762A KR20030001762A KR1020010037120A KR20010037120A KR20030001762A KR 20030001762 A KR20030001762 A KR 20030001762A KR 1020010037120 A KR1020010037120 A KR 1020010037120A KR 20010037120 A KR20010037120 A KR 20010037120A KR 20030001762 A KR20030001762 A KR 20030001762A
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- heat treatment
- gate pattern
- substrate
- silicide
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 56
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 41
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 238000005468 ion implantation Methods 0.000 claims abstract description 24
- 229910052751 metal Inorganic materials 0.000 claims abstract description 23
- 239000002184 metal Substances 0.000 claims abstract description 23
- 125000006850 spacer group Chemical group 0.000 claims abstract description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 9
- 229920005591 polysilicon Polymers 0.000 claims abstract description 9
- 238000002955 isolation Methods 0.000 claims abstract description 6
- 238000010438 heat treatment Methods 0.000 claims description 35
- 239000002904 solvent Substances 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 claims description 2
- 230000008021 deposition Effects 0.000 claims 1
- 238000000137 annealing Methods 0.000 abstract 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 229910019001 CoSi Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000007261 regionalization Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 229910001385 heavy metal Inorganic materials 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823443—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
Description
Claims (11)
- 활성 영역과 격리 영역이 구분하여 정의된 기판 상에 게이트 산화막, 폴리 실리콘층이 적층된 게이트 패턴을 형성하는 단계;상기 게이트 패턴을 마스크로 하여 기판 내에 LDD 영역을 형성하는 단계;상기 게이트 패턴의 측벽에 버퍼 산화막, 측벽 스페이서를 형성하는 단계;상기 게이트 패턴 및 버퍼 산화막, 측벽 스페이서를 마스크로 하여 기판 내에 소오스/드레인을 형성하는 단계;상기 게이트 패턴을 포함한 기판 전면에 금속층을 증착하는 단계;상기 금속층에 1차 열처리를 통해 제 1 형 실리사이드를 형성하는 단계;상기 1차 열처리 후 미반응한 금속을 제거한 후, 상기 게이트 패턴을 포함한 기판 전면에 Ge 이온 주입 공정을 진행하는 단계;상기 기판 전면에 2차 열처리를 진행하여 상기 게이트 패턴 상부와 소오스/드레인 영역에 형성된 제 1형 실리사이드를 제 2형 실리사이드로 변이 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 1항에 있어서, Ge 이온 주입 공정은 에너지는 1KeV 내지 50 KeV의 구간에서 진행함을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 1항에 있어서, Ge 이온 주입 공정시 주입되는 이온량은 1E14 내지 2E15의범위 내에서 주입함을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 1항에 있어서, Ge 이온 주입 공정시 이온 주입 틸트는 0°내지 60°로 하며, 이온 주입 트위스트는 0°내지 360°로 함을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 1항에 있어서, 상기 금속층의 증착은 Co를 이용하여 80Å 내지 150Å의 두께로 증착함을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 1항에 있어서, 상기 1차, 2차 열처리 공정은 빠른 열처리 공정 장비를 이용하여 진행함을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 6항에 있어서, 상기 1차, 2차 열처리 공정의 챔버 분위기는 100% N2로 함을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 6항에 있어서, 1차 열처리 공정은 250℃ 내지 550℃의 온도에서 30초 내지 60초 동안 진행함을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 6항에 있어서, 2차 열처리 공정은 750℃ 내지 800℃의 온도에서 20초 내지 40초 동안 진행함을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 1항에 있어서, 1차 열처리 후 미반응한 금속의 제거는 습식 식각을 통해 함을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 10항에 있어서, 상기 습식 식각은 먼저 SC-1용제를 이용하여 45℃내지 55℃의 온도에서 10분 내지 15분간 진행하고, 이어, SC-2 용제를 이용하여 같은 온도에서 5분 내지 15분간 진행함을 특징으로 하는 반도체 소자의 게이트 형성 방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020010037120A KR100672739B1 (ko) | 2001-06-27 | 2001-06-27 | 반도체 소자의 게이트 형성 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020010037120A KR100672739B1 (ko) | 2001-06-27 | 2001-06-27 | 반도체 소자의 게이트 형성 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20030001762A true KR20030001762A (ko) | 2003-01-08 |
KR100672739B1 KR100672739B1 (ko) | 2007-01-23 |
Family
ID=27711533
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020010037120A KR100672739B1 (ko) | 2001-06-27 | 2001-06-27 | 반도체 소자의 게이트 형성 방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100672739B1 (ko) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100491419B1 (ko) * | 2002-10-29 | 2005-05-25 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
KR101016333B1 (ko) * | 2003-10-30 | 2011-02-22 | 매그나칩 반도체 유한회사 | 반도체 소자의 게이트 형성 방법 |
KR101130713B1 (ko) * | 2004-04-22 | 2012-03-28 | 매그나칩 반도체 유한회사 | 반도체 장치의 트랜지스터 제조 방법 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3734559B2 (ja) * | 1996-03-15 | 2006-01-11 | 富士通株式会社 | 半導体装置の製造方法 |
KR20040053359A (ko) * | 1997-03-14 | 2004-06-23 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적 회로 장치의 제조 방법 |
KR100396691B1 (ko) * | 1999-06-16 | 2003-09-02 | 주식회사 하이닉스반도체 | 반도체 소자의 살리사이드층 형성 방법 |
JP2001077050A (ja) * | 1999-08-31 | 2001-03-23 | Toshiba Corp | 半導体装置の製造方法 |
-
2001
- 2001-06-27 KR KR1020010037120A patent/KR100672739B1/ko active IP Right Grant
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100491419B1 (ko) * | 2002-10-29 | 2005-05-25 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
KR101016333B1 (ko) * | 2003-10-30 | 2011-02-22 | 매그나칩 반도체 유한회사 | 반도체 소자의 게이트 형성 방법 |
KR101130713B1 (ko) * | 2004-04-22 | 2012-03-28 | 매그나칩 반도체 유한회사 | 반도체 장치의 트랜지스터 제조 방법 |
Also Published As
Publication number | Publication date |
---|---|
KR100672739B1 (ko) | 2007-01-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7235153B2 (en) | System for removal of a spacer | |
US5747852A (en) | LDD MOS transistor with improved uniformity and controllability of alignment | |
KR100752201B1 (ko) | 반도체 소자의 제조 방법 | |
KR100540341B1 (ko) | 반도체 소자 제조방법 | |
KR100672739B1 (ko) | 반도체 소자의 게이트 형성 방법 | |
US20060220075A1 (en) | Methods of fabricating self-aligned source of flash memory device | |
KR20040008631A (ko) | 반도체소자의 제조 방법 | |
KR20010054169A (ko) | 반도체 소자 제조방법 | |
KR100873240B1 (ko) | 반도체 장치 및 그 제조 방법 | |
KR100906499B1 (ko) | 반도체소자의 게이트 제조방법 | |
CN110504163B (zh) | 侧墙结构的制造方法、侧墙结构及半导体器件 | |
KR100255008B1 (ko) | 반도체장치의 제조방법 | |
KR100575620B1 (ko) | 살리사이드막 형성방법 | |
KR100628253B1 (ko) | 반도체 소자의 자기 정렬 실리사이드 형성방법 | |
KR100772262B1 (ko) | 반도체 소자의 살리사이드 방지막 제조 방법 | |
KR100268865B1 (ko) | 반도체 소자의 제조방법 | |
KR100474744B1 (ko) | 반도체 소자의 게이트 스페이서 형성 방법 | |
KR100714038B1 (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
KR100400319B1 (ko) | 반도체 소자의 콘택 제조방법 | |
KR100819686B1 (ko) | 트랜지스터의 제조 방법 | |
KR100465633B1 (ko) | 반도체소자의 랜딩 플러그 형성방법 | |
CN113394101A (zh) | 一种改善应力薄膜覆盖均匀性的nmos器件制造方法及其nmos器件 | |
KR20070066798A (ko) | 반도체 소자의 트랜지스터 형성방법 | |
KR20030001754A (ko) | Cmos fet 형성 방법 | |
KR20010058649A (ko) | 모스 트랜지스터의 스페이서 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
N231 | Notification of change of applicant | ||
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20121210 Year of fee payment: 7 |
|
FPAY | Annual fee payment |
Payment date: 20131217 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
Payment date: 20141222 Year of fee payment: 9 |
|
FPAY | Annual fee payment |
Payment date: 20151217 Year of fee payment: 10 |
|
FPAY | Annual fee payment |
Payment date: 20161220 Year of fee payment: 11 |
|
FPAY | Annual fee payment |
Payment date: 20171218 Year of fee payment: 12 |
|
FPAY | Annual fee payment |
Payment date: 20181218 Year of fee payment: 13 |
|
FPAY | Annual fee payment |
Payment date: 20191217 Year of fee payment: 14 |