KR101130713B1 - 반도체 장치의 트랜지스터 제조 방법 - Google Patents

반도체 장치의 트랜지스터 제조 방법 Download PDF

Info

Publication number
KR101130713B1
KR101130713B1 KR1020040027904A KR20040027904A KR101130713B1 KR 101130713 B1 KR101130713 B1 KR 101130713B1 KR 1020040027904 A KR1020040027904 A KR 1020040027904A KR 20040027904 A KR20040027904 A KR 20040027904A KR 101130713 B1 KR101130713 B1 KR 101130713B1
Authority
KR
South Korea
Prior art keywords
forming
substrate
gate pattern
oxide
spacer
Prior art date
Application number
KR1020040027904A
Other languages
English (en)
Other versions
KR20050102499A (ko
Inventor
황경진
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020040027904A priority Critical patent/KR101130713B1/ko
Publication of KR20050102499A publication Critical patent/KR20050102499A/ko
Application granted granted Critical
Publication of KR101130713B1 publication Critical patent/KR101130713B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28097—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a metallic silicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H01L29/4975—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2 being a silicide layer, e.g. TiSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

반도체 장치의 트랜지스터 제조 방법이 개시된다. 소자 분리막을 갖는 기판의 활성 영역 상에 게이트 패턴을 형성하고, 그 측벽과 상부 표면 상에 제1산화막 스페이서를 형성한다. 그리고, 상기 제1산화막 스페이서를 갖는 게이트 패턴과 접하는 기판 아래에 엘디디 영역을 형성하고, 상기 게이트 패턴의 측벽에 제2산화막 스페이서를 형성한 후, 상기 제2산화막 스페이서를 갖는 게이트 패턴과 접하는 기판 아래에 깊은 접합의 소스/드레인 영역을 형성한다. 이에 따라, 깊은 접합의 소스/드레인 영역을 벤드-업없이 플래트하게 형성된다. 때문에, 리키지 전류가 발생하는 것을 충분하게 줄일 수 있다.

Description

반도체 장치의 트랜지스터 제조 방법{method for forming a transistor of semiconductor device}
도 1은 종래의 방법에 따라 제조된 반도체 장치의 트랜지스터를 나타내는 단면도이다.
도 2는 도 1의 트랜지스터의 깊은 접합의 소스/드레인 영역을 나타내는 단면도이다.
도 3a 내지 도 3n은 본 발명의 일 실시예에 따른 반도체 장치의 트랜지스터 제조 방법을 나타내는 단면도들이다.
본 발명은 반도체 장치의 트랜지스터 제조 방법에 관한 것으로서, 보다 상세하게는 미세 패턴 구조를 갖는 트랜지스터를 제조하기 위한 방법에 관한 것이다.
일반적으로, 졍선 리키지 전류(junction leakage current)는 반도체 장치가 미세해지면서 그 개선이 계속적으로 요구되고 있다.
도 1은 종래의 방법에 따라 제조된 반도체 장치의 트랜지스터를 나타내는 단면도이고, 도 2는 도 1의 트랜지스터의 깊은 접합의 소스/드레인 영역을 나타내는 단면도이다.
도 1 및 도 2를 참조하면, 트렌치 소자 분리막(12)을 갖는 기판(10)의 활성 영역 상에 게이트 패턴(14)이 형성되어 있다. 상기 게이트 패턴(14)은 게이트 산화막 패턴(14a) 및 게이트 폴리 실리콘막(14b)으로 이루어진다. 그리고, 상기 게이트 패턴(14)의 측벽과 상부 표면에는 산화막(16)이 형성되어 있고, 상기 산화막(16)을 갖는 게이트 패턴(14)의 측벽에는 질화막 스페이서(18)가 형성되어 있다. 또한, 상기 게이트 패턴(14)과 접하는 기판(10) 아래에는 엘디디(LDD : lightly doped drain) 영역(22)을 포함하는 깊은 접합의 소스/드레인 영역(20)이 형성되어 있다. 아울러, 상기 게이트 패턴(14)의 상부 표면과 활성 영역의 기판(10) 표면 상에는 금속 실리사이드막(24)이 형성되어 있다.
여기서, 상기 소스/드레인 영역(20)의 경우, 도 2에 도시된 바와 같이, 트렌치 소자 분리막(12) 부근(A)에서 졍선이 벤드-업(bend-up)되어 상대적으로 기판(10) 표면으로부터 깊이 얕아진다. 때문에, 후속의 금속 실리사이드막(24)의 형성시 금속 물질이 접합 영역에 침투하기도 하고, 소스/드레인 영역(20)을 형성할 때 생성되어 있던 디펙들이 위치하게 되어 졍선 리키지 전류 특성의 열화를 가져온다. 이를 해결하기 위하여 소스/드레인 영역(20)을 보다 깊게 형성할 경우에는 쇼트 채널이 야기되기 때문에 그 적용이 용이하지 않다. 또한, 깊은 접합의 소스/드레인 영역(20)의 구조로 인하여 이온 주입 이후에 열처리 공정을 실시할 때 주입된 이온들이 결정화되면서 수직 및 수평성장이 동시에 일어나 디스로케이션(dislocation)을 발생시키고, 결국 기판(10)쪽으로 리키지 전류를 유 발한다.
이와 같이, 종래의 트랜지스터는 깊은 접합의 소스/드레인 영역의 구조적 결함으로 인하여 졍선 리키지 전류가 빈번하게 발생한다. 때문에, 반도체 장치의 전기적 신뢰도가 저하되는 문제점이 있다.
본 발명의 목적은 깊은 접합의 소스/드레인 영역의 구조를 용이하게 변경시키기 위한 반도체 장치의 트랜지스터 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 트랜지스터 제조 방법은,
소자 분리막을 갖는 기판의 활성 영역 상에 게이트 패턴을 형성하는 단계;
상기 게이트 패턴의 측벽과 상부 표면 상에 제1산화막 스페이서를 형성하는 단계;
상기 제1산화막 스페이서를 갖는 게이트 패턴과 접하는 기판 아래에 엘디디(LDD) 영역을 형성하는 단계;
상기 기판의 표면 및 상기 제1산화막 스페이서 표면 상에 제1질화막을 연속적으로 형성하는 단계;
상기 제1질화막을 갖는 게이트 패턴의 측벽에 제2산화막 스페이서를 형성하는 단계; 및
상기 제2산화막 스페이서를 갖는 게이트 패턴과 접하는 기판 아래에 깊은 접 합의 소스/드레인 영역을 형성하는 단계를 포함하다.
그리고, 상기 제1질화막은 100 내지 400Å의 두께를 갖도록 형성하고, 상기 제2산화막 스페이서를 형성하기 위한 박막은 100 내지 400Å의 두께를 갖도록 형성하는 것이 바람직하다.
상기 깊은 접합의 소스/드레인 영역은 이온 주입에 의해 형성되고, 상기 이온 주입은 틸트 이온 주입, 트위스트 이온 주입 또는 로테이션 이온 주입을 포함하고, 상기 틸트 이온 주입은 0 내지 160°로 기판을 틸팅시킨 상태에서 실시하고, 상기 로테이션 이온 주입은 0 내지 270°로 기판을 로테이팅시킨 상태에서 실시하는 것이 바람직하다.
또한, 상기 깊은 접합의 소스/드레인 영역에 질소 이온을 주입시키는 단계 후에,
상기 제2산화막 스페이서를 제거하는 단계;
상기 제1질화막을 갖는 측벽에 상기 제1질화막을 포함하는 질화막 스페이서를 형성하는 단계;
상기 질화막 스페이서를 갖는 결과물을 열처리시키는 단계; 및
상기 게이트 패턴의 상부 표면과 활성 영역의 기판 표면 상에 금속 실리사이드막을 형성하는 단계를 더 포함하는 것이 바람직하다.
이때, 상기 열처리는 초당 50 내지 70℃로 온도를 높여서 조성하는 950 내지 1,050℃의 온도 분위기에서 8 내지 15초 동안 실시하는 것이 바람직하다.
이와 같이, 본 발명은 깊은 접합의 소스/드레인 영역을 벤드-업없이 플래트하게 형성함으로서 리키지 전류가 발생하는 것을 충분하게 줄일 수 있다. 이는, 이 후에 제거되는 제2산화막 스페이서가 게이트 패턴 하부 채널 방향으로 이온 주입의 블로킹 역할을 하기 때문이다. 따라서, 상기 깊은 접합의 소스/드레인 영역의 구조 변경이 가능할 뿐만 아니라 쇼트 채널의 개선을 가져온다.
(실시예)
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.
도 3a 내지 도 3n은 본 발명의 일 실시예에 따른 반도체 장치의 트랜지스터 제조 방법을 나타내는 단면도들이다.
도 3a 내지 도 3d를 참조하면, 기판(30) 상에 패드 산화막(32)과 패드 질화막(34)을 순차적으로 형성한다. 그리고, 상기 패드 질화막(34) 상에 트렌치 영역을 정의하기 위한 포토레지스트 패턴(36)을 형성한다. 즉, 선택적 영역의 패드 질화막(34)을 노출시키는 포토레지스트 패턴(36)을 형성하는 것이다.
이어서, 상기 포토레지스트 패턴(36)을 식각 마스크로 사용한 식각을 실시하여 상기 노출된 패드 질화막(34)과 아래의 패드 산화막(32)을 순차적으로 제거한다. 이에 따라, 상기 패드 질화막(34)과 패드 산화막(32)은 패드 질화막 패턴(34a)과 패드 산화막 패턴(32a)으로 형성된다. 그리고, 상기 포토레지스트 패턴(36)을 제거한다. 이어서, 상기 패드 질화막 패턴(34a)과 패드 산화막 패턴(32a)을 식각 마스크로 사용한 식각을 실시하여 노출된 기판(30)에 트렌치(35)를 형성한다.
계속해서, 상기 트렌치(35)의 측벽과 저면에 웰-사이드(37)를 형성한 후, 상기 트렌치(35)를 갖는 결과물 상에 매립 특성이 우수한 산화막(38)을 적층한다. 이 때, 상기 산화막(38)은 주로 고밀도 플라즈마 산화막을 선택한다. 이와 같이, 상기 산화막(38)을 적층함으로서 트렌치(35)에도 상기 산화막(38)이 충분하게 매립된다. 이어서, 상기 산화막(38)을 평탄화시키고, 패드 질화막 패턴(34a) 및 패드 산화막 패턴(32a)을 제거함으로서 기판(30)에 트렌치 소자 분리막(38a)이 형성된다.
도 3e 내지 도 3h를 참조하면, 상기 트렌치 소자 분리막(38a)을 갖는 기판(30) 상에 게이트 산화막(40)과 게이트 폴리 실리콘막(42)을 순차적으로 적층한다. 이어서, 포토레지스트 패턴을 식각 마스크로 사용한 식각을 실시하여 상기 게이트 폴리 실리콘막(42)과 게이트 산화막(40)을 게이트 폴리 실리콘막 패턴(42a)과 게이트 산화막 패턴(40a)으로 형성한다. 이에 따라, 상기 기판(30)의 활성 영역 상에는 상기 게이트 폴리 실리콘막 패턴(42a)과 게이트 산화막 패턴(40a)으로 이루어지는 게이트 패턴(44)이 형성된다. 상기 게이트 패턴(44)을 형성한 후, 게이트 리옥시데이션(reoxidation)을 실시할 수도 있다. 이는, 상기 게이트 패턴(44)을 얻기 위하여 실시한 식각에서 가해진 데미지를 보상하기 위함이다.
그리고, 상기 게이트 패턴(44)의 측벽과 상부 표면 상에 제1산화막 스페이서(46)를 형성한다. 상기 제1산화막 스페이서(46)는 적층과 선택적 영역에서의 식각을 실시함으로서 얻을 수 있다. 이때, 상기 식각은 주로 비등방성 식각을 실시한다. 이어서, 포토레지스트 패턴(48)을 형성한다. 이때, 상기 포토레지스트 패턴(48)은 엘디디 영역을 형성하기 위한 부분을 노출시킨다. 그리고, 상기 제1산화막 스페이서(46)를 갖는 게이트 전극(44)과 상기 포토레지스트 패턴(48)을 이온 주입 마스크로 사용한 이온 주입을 실시한다. 이에 따라, 상기 제1산화막 스페이서(46)를 갖는 게이트 패턴(44)과 접하는 기판(30) 아래에 엘디디 영역(50)이 형성된다. 그리고, 상기 포토레지스트 패턴(46)을 제거한다.
도 3i 및 도 3l를 참조하면, 상기 기판(30)의 표면 및 상기 제1산화막 스페이서(46)의 표면 상에 제1질화막(52)을 연속적으로 형성한다. 이때, 상기 제1질화막(52)은 약 600℃이 온도 분위기를 갖는 열적 버짓 방식으로 형성하는데, 약 300Å의 두께를 갖도록 형성한다. 이어서, 상기 제1질화막(52)의 표면 상에 제2산화막(54)을 형성한다. 이때, 상기 제2산화막(54)도 약 300Å의 두께를 갖도록 형성한다. 그리고, 상기 제2산화막(54)을 대상으로 전면 식각을 실시한다. 이에 따라, 상기 제1질화막(52)을 갖는 게이트 패턴(44)의 측벽에 제2산화막 스페이서(54a)가 형성된다. 이때, 상기 제2산화막 스페이서(54a)를 형성하기 위한 식각은 주로 플라즈마를 사용한 비등방성 건식 식각이다. 이어서, 포토레지스트 패턴(58)을 형성한다. 상기 포토레지스트 패턴(58)은 깊은 접합의 소스/드레인 영역을 형성하기 위한 부분을 노출시킨다. 그리고, 상기 제2산화막 스페이서(54a)를 갖는 게이트 패턴(44)과 상기 포토레지스트 패턴(58)을 이온 주입 마스크로 사용한 이온 주입을 실시한다. 이때, 상기 이온 주입은 틸트 이온 주입, 트위스트 이온 주입 또는 로테이션 이온 주입을 실시할 수 있다. 특히, 상기 틸트 이온 주입은 0 내지 160°로 기판(30)을 틸팅시킨 상태에서 실시할 수 있다. 아울러, 상기 로테이션 이온 주입은 기판(30)을 4 방향으로 로테이팅시킨 상태에서 실시할 수 있는데, 4 방향의 경우에는 0°, 90°, 180°, 270°이다. 이와 같이, 상기 이온 주입을 실시함으로서 상기 제2산화막 스페이서(54a)를 갖는 게이트 패턴(44)과 접하는 기판(30) 아래에 깊은 접합의 소스/드레인 영역(56)이 형성된다.
상기 이온 주입에서는 제1질화막(52)이 버퍼 역할을 담당한다. 또한, 상기 제2산화막 스페이서(54a)는 불순물이 게이트 패턴 바로 아래의 채널 영역으로 주입되지 않도록 한다. 때문에, 쇼트 채널 효과를 충분하게 줄일 수 있다. 아울러, 상기 트렌치 소자 분리막(37)과의 경계면이 졍선을 깊게함으로서 상기 경계면에서 벤드-업의 현상을 줄일 수 있다. 만약, 상기 제2산화막 스페이서(54a)가 없을 경우에는 주입되는 불순물에 대한 버퍼 역할이 이루어지지 않기 때문에 채널 부분이 소스/드레인 영역(56)과 인접하는 소스/드레인 영역(56) 사이의 거리가 짧아지고, 그 결과 펀치-쓰로우를 유발시키는 것이다. 따라서, 상기 제2산화막 스페이서(54a)와 제1질화막(52)을 확보함으로서 밴드-업, 쇼트 채널 효과, 펀치-쓰로우와 같은 불량을 줄일 수 있다.
도 3m 및 도 3n을 참조하면, 상기 기판(30)에 질소 이온을 주입시킨다. 이는, 후속되는 열처리를 실시할 때 기판(30)에 주입되어 있는 불순물들이 과도하게 확산되는 것을 저지하기 위함이다. 이때, 상기 질소 이온 주입은 약 1E14 atoms/cm2의 도즈량을 갖도록 실시한다. 이어서, 상기 제2산화막 스페이서(54a)를 제거한다. 이는, 후속되는 금속 실리사이드막의 형성에서 상기 제2산화막 스페이서(54a) 부분에 금속 실리사이드막이 형성되는 것을 방지하기 위함이다. 그리고, 상기 제2산화막 스페이서(54a)가 제거된 기판(30)을 대상으로 열처리를 실시한다. 이때, 상기 열처리는 약 1,000℃의 온도에서 약 10초 동안 실시한다. 이때, 상기 1,000℃의 온도는 초당 60℃로 온도를 높여서 조성한다. 아울러, 상기 열처리는 질소 가스 분위기에서 실시하는데, 상기 소스/드레인 영역(56)에 산소 등이 침투하는 것을 방지하기 위함이다.
이와 같이, 상기 제2산화막 스페이서(54a)를 제거한 후, 상기 제거가 이루어진 부분에 질화막 스페이서(60)를 형성한다. 이때, 상기 질화막 스페이서(60)는 이전에 형성되어 있던 제1질화막(52)을 포함하는 구조를 갖는다. 상기 질화막 스페이서(60)의 형성은 상기 제2산화막 스페이서(54a)가 제거된 게이트 패턴(44)을 갖는 기판(30) 상에 제2질화막을 형성한 후, 전면 식각을 실시함으로서 이루어진다. 아울러, 상기 질화막 스페이서(60)를 형성하기 위한 전면 식각에 의해 기판(30) 상에 형성되어 있던 제1질화막(52)도 함께 제거된다. 따라서, 상기 게이트 패턴(44)의 측벽에만 질화물로 이루어지는 질화막 스페이서(60)가 형성된다. 이어서, 코발트 등과 같은 금속 물질을 사용한 실리사이드 공정을 실시하여 상기 게이트 패턴(44)의 상부 표면과 활성 영역이 기판(30) 표면 상에 금속 실리사이드막(62)을 형성한다. 이에 따라, 상기 기판(30)에는 트랜지스터가 형성된다.
이와 같이, 본 발명에 의하면 소스/드레인 영역의 구조를 개선함으로서 리키지 전류를 충분하게 줄일 수 있다. 따라서, 반도체 장치의 전기적 신뢰도가 향상되는 효과가 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영 역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (5)

  1. 소자 분리막을 갖는 기판의 활성 영역 상에 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴의 측벽과 상부 표면 상에 제1산화막 스페이서를 형성하는 단계;
    상기 제1산화막 스페이서를 갖는 게이트 패턴과 접하는 기판 아래에 엘디디(LDD) 영역을 형성하는 단계;
    상기 기판의 표면 및 상기 제1산화막 스페이서 표면 상에 제1질화막을 연속적으로 형성하는 단계;
    상기 제1질화막을 갖는 게이트 패턴의 측벽에 제2산화막 스페이서를 형성하는 단계;
    상기 제2산화막 스페이서를 갖는 게이트 패턴과 접하는 기판 아래에 깊은 접합의 소스/드레인 영역을 형성하는 단계;
    상기 제2산화막 스페이서를 제거하는 단계;
    상기 제1질화막 상에 제2질화막을 형성하고 상기 제2, 제1 질화막을 전면 식각하여 상기 제1산화막 스페이서를 갖는 게이트 패턴의 측벽에 질화막 스페이서를 형성하는 단계; 및
    상기 게이트 패턴의 상부 표면과 활성 영역의 기판 표면 상에 금속 실리사이드막을 형성하는 단계를 포함하는 반도체 장치의 트랜지스터 제조 방법.
  2. 제1항에 있어서, 상기 제1질화막은 100 내지 400Å의 두께를 갖도록 형성하고, 상기 제2산화막 스페이서를 형성하기 위한 박막은 100 내지 400Å의 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 장치의 트랜지스터 제조 방법.
  3. 제1항에 있어서, 상기 깊은 접합의 소스/드레인 영역은 이온 주입에 의해 형 성되고, 상기 이온 주입은 틸트 이온 주입, 트위스트 이온 주입 또는 로테이션 이온 주입을 포함하고, 상기 틸트 이온 주입은 0 내지 160°로 기판을 틸팅시킨 상태에서 실시하고, 상기 로테이션 이온 주입은 0 내지 270°로 기판을 로테이팅시킨 상태에서 실시하는 것을 특징으로 하는 반도체 장치의 트랜지스터 제조 방법.
  4. 삭제
  5. 제1항에 있어서, 상기 질화막 스페이서를 형성하는 단계 후 상기 금속 실리사이드막을 형성하는 단계 전에 열처리를 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 트랜지스터 제조 방법.
KR1020040027904A 2004-04-22 2004-04-22 반도체 장치의 트랜지스터 제조 방법 KR101130713B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040027904A KR101130713B1 (ko) 2004-04-22 2004-04-22 반도체 장치의 트랜지스터 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040027904A KR101130713B1 (ko) 2004-04-22 2004-04-22 반도체 장치의 트랜지스터 제조 방법

Publications (2)

Publication Number Publication Date
KR20050102499A KR20050102499A (ko) 2005-10-26
KR101130713B1 true KR101130713B1 (ko) 2012-03-28

Family

ID=37280694

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040027904A KR101130713B1 (ko) 2004-04-22 2004-04-22 반도체 장치의 트랜지스터 제조 방법

Country Status (1)

Country Link
KR (1) KR101130713B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030001762A (ko) * 2001-06-27 2003-01-08 주식회사 하이닉스반도체 반도체 소자의 게이트 형성 방법
KR20030001787A (ko) * 2001-06-28 2003-01-08 주식회사 하이닉스반도체 트랜지스터의 제조 방법
KR20030034956A (ko) * 2001-10-29 2003-05-09 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR20040060505A (ko) * 2002-12-30 2004-07-06 동부전자 주식회사 반도체 장치의 트렌지스터 형성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030001762A (ko) * 2001-06-27 2003-01-08 주식회사 하이닉스반도체 반도체 소자의 게이트 형성 방법
KR20030001787A (ko) * 2001-06-28 2003-01-08 주식회사 하이닉스반도체 트랜지스터의 제조 방법
KR20030034956A (ko) * 2001-10-29 2003-05-09 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR20040060505A (ko) * 2002-12-30 2004-07-06 동부전자 주식회사 반도체 장치의 트렌지스터 형성 방법

Also Published As

Publication number Publication date
KR20050102499A (ko) 2005-10-26

Similar Documents

Publication Publication Date Title
US6245639B1 (en) Method to reduce a reverse narrow channel effect for MOSFET devices
US20070187757A1 (en) Semiconductor devices and methods of fabricating the same
JP2007027738A (ja) 半導体装置及びその製作方法
KR100801729B1 (ko) 함몰된 게이트구조를 갖는 트랜지스터 및 그 제조방법
JP2001144290A (ja) 上昇された構造のソース／ドレインを有する電界効果トランジスタ及びその製造方法
JP2000252445A (ja) 集積回路素子製造方法
KR100398041B1 (ko) 반도체 소자의 에피 채널 형성 방법
KR20080046992A (ko) 반도체 소자 및 그 제조 방법
US20070166950A1 (en) Semiconductor device fabrication method for improving capability for burying a conductive film in the trenches of trench gates
KR100332119B1 (ko) 반도체 소자 제조 방법
KR101130713B1 (ko) 반도체 장치의 트랜지스터 제조 방법
KR20070024965A (ko) 반도체 소자 제조 방법
KR100579850B1 (ko) 모스 전계효과 트랜지스터의 제조 방법
JP2004235247A (ja) 半導体装置の製造方法
KR20030048959A (ko) 반도체 소자의 소자 분리막 형성 방법
KR100588783B1 (ko) 반도체 소자 제조 방법
KR100756815B1 (ko) 트랜지스터의 제조 방법
KR100967200B1 (ko) 트렌치 ｄｍｏｓ 트랜지스터 및 그 제조 방법
KR100740780B1 (ko) 반도체 소자의 트랜지스터 제조 방법
KR100523608B1 (ko) 반도체 소자의 ｍｏｓｆｅｔ 제조 방법
KR100561977B1 (ko) 반도체 소자 제조 방법
KR19980056177A (ko) 반도체 소자의 제조 방법
KR100301249B1 (ko) 반도체 소자 제조 방법
KR100591151B1 (ko) 반도체 소자 및 그의 제조 방법
JP2001274394A (ja) 垂直に分離されたソース／ドレインを備えるデバイスおよびそのデバイスを製造する方法

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150223

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160219

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170216

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180221

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190218

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20200218

Year of fee payment: 9