JP2001144290A - 上昇された構造のソース／ドレインを有する電界効果トランジスタ及びその製造方法 - Google Patents
上昇された構造のソース／ドレインを有する電界効果トランジスタ及びその製造方法Info
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Abstract
(57)【要約】
【課題】 選択的なエピタキシャル層の成長によりソー
ス／ドレイン領域を形成するときに発生するファセット
を防止する上昇された構造のソース／ドレインを有する
電界効果トランジスタ及びその製造方法を提供する。 【解決手段】 素子分離膜１０２の形成された半導体基
板１００にゲートスタックを形成し、ゲートスタックの
形成された半導体基板の全面にゲートスペーサ１１０’
形成のための絶縁膜を形成する。半導体基板表面以下に
エッチングされるように絶縁膜をオーバーエッチングし
ながらゲートスタックの側面にゲートスペーサを形成し
た後、オーバーエッチングにより露出した半導体基板の
側面及び底面で同時に選択的なエピタキシャル層を成長
させ、第１及び第２ソース／ドレイン領域１１２、１１
４を形成する。
ス／ドレイン領域を形成するときに発生するファセット
を防止する上昇された構造のソース／ドレインを有する
電界効果トランジスタ及びその製造方法を提供する。 【解決手段】 素子分離膜１０２の形成された半導体基
板１００にゲートスタックを形成し、ゲートスタックの
形成された半導体基板の全面にゲートスペーサ１１０’
形成のための絶縁膜を形成する。半導体基板表面以下に
エッチングされるように絶縁膜をオーバーエッチングし
ながらゲートスタックの側面にゲートスペーサを形成し
た後、オーバーエッチングにより露出した半導体基板の
側面及び底面で同時に選択的なエピタキシャル層を成長
させ、第１及び第２ソース／ドレイン領域１１２、１１
４を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子及びそ
の製造方法に係り、より詳細には、ソース／ドレインが
基板面より上昇された構造の電界効果トランジスタ（Ｆ
ＥＴ：ＦｉｅｌｄＥｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ、以下、「ＦＥＴ」と称する）及びその製造方法に関
する。
の製造方法に係り、より詳細には、ソース／ドレインが
基板面より上昇された構造の電界効果トランジスタ（Ｆ
ＥＴ：ＦｉｅｌｄＥｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ、以下、「ＦＥＴ」と称する）及びその製造方法に関
する。
【０００２】
【従来の技術】半導体素子の大きさ及びデザインルール
が次第に縮小されるに伴い、半導体素子を構成する重要
な要素であるＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）の大きさの縮小
も段々加速化されている。しかし、ＭＯＳＦＥＴの大き
さが小さくなると、ゲート有効チャンネル長が減少する
ため、ソースとドレインとの間のパンチスルーや、短チ
ャンネル効果（ＳＣＥ：Ｓｈｏｒｔ Ｃｈａｎｎｅｌ
ｅｆｆｅｃｔ）を引き起こす。
が次第に縮小されるに伴い、半導体素子を構成する重要
な要素であるＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）の大きさの縮小
も段々加速化されている。しかし、ＭＯＳＦＥＴの大き
さが小さくなると、ゲート有効チャンネル長が減少する
ため、ソースとドレインとの間のパンチスルーや、短チ
ャンネル効果（ＳＣＥ：Ｓｈｏｒｔ Ｃｈａｎｎｅｌ
ｅｆｆｅｃｔ）を引き起こす。
【０００３】このようなパンチスルー及び短チャンネル
効果を改善するために、選択的なエピタキシャル層の成
長（Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏ
ｗｔｈ、以下、「ＳＥＧ」と称する）を用いた半導体素
子に対する研究が進んでいる。例えばＳＥＧを用いて上
昇されたソース／ドレイン構造のエピタキシャル層を形
成するとき、自然に発生するエピタキシャル層の縁部の
ファセットのために、後続するソース／ドレイン形成の
ためのイオン注入及び熱処理工程で半導体素子の電気的
な特性が低下する問題が発生する。
効果を改善するために、選択的なエピタキシャル層の成
長（Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏ
ｗｔｈ、以下、「ＳＥＧ」と称する）を用いた半導体素
子に対する研究が進んでいる。例えばＳＥＧを用いて上
昇されたソース／ドレイン構造のエピタキシャル層を形
成するとき、自然に発生するエピタキシャル層の縁部の
ファセットのために、後続するソース／ドレイン形成の
ためのイオン注入及び熱処理工程で半導体素子の電気的
な特性が低下する問題が発生する。
【０００４】図１は、従来の技術において上昇されたソ
ース／ドレイン構造のＦＥＴ製造工程の問題点を説明す
るために示す断面図である。
ース／ドレイン構造のＦＥＴ製造工程の問題点を説明す
るために示す断面図である。
【０００５】図１を参照すれば、素子分離工程により素
子分離膜５３が形成された半導体基板５１に、ゲート酸
化膜５５、ゲート電極５７及びゲートスペーサ６１から
なるゲートパターンが構成されており、前記ゲートパタ
ーンの両側の半導体基板５１の上にはＳＥＧによるエピ
タキシャル層５９が形成されている。なお、図におい
て、参照符号６３は前記ゲートパターンをイオン注入マ
スクとしてソース／ドレインの形成のためのイオン注入
を行い、注入された不純物の活性化のために熱処理を行
ったとき、ソース／ドレイン領域の不純物プロファイル
である。
子分離膜５３が形成された半導体基板５１に、ゲート酸
化膜５５、ゲート電極５７及びゲートスペーサ６１から
なるゲートパターンが構成されており、前記ゲートパタ
ーンの両側の半導体基板５１の上にはＳＥＧによるエピ
タキシャル層５９が形成されている。なお、図におい
て、参照符号６３は前記ゲートパターンをイオン注入マ
スクとしてソース／ドレインの形成のためのイオン注入
を行い、注入された不純物の活性化のために熱処理を行
ったとき、ソース／ドレイン領域の不純物プロファイル
である。
【０００６】このような従来の技術による上昇されたソ
ース／ドレイン構造のＦＥＴ製造工程における問題点
は、前記エピタキシャル層の縁部ファセット（図面の
Ａ）のため、ソース／ドレイン領域の不純物プロファイ
ル６３として示したように、局部的に深い接合を有する
不均一な不純物領域（図面のＢ）が形成されて半導体素
子の電気的な特性を低下させるのである。すなわち、こ
のようなソース／ドレイン領域における、局部的に深い
接合を有する不均一な不純物プロファイル６３が原因と
なって、ＦＥＴの短チャンネル効果を深刻化させ、かつ
パンチスルーを引き起こす場合があるのである。
ース／ドレイン構造のＦＥＴ製造工程における問題点
は、前記エピタキシャル層の縁部ファセット（図面の
Ａ）のため、ソース／ドレイン領域の不純物プロファイ
ル６３として示したように、局部的に深い接合を有する
不均一な不純物領域（図面のＢ）が形成されて半導体素
子の電気的な特性を低下させるのである。すなわち、こ
のようなソース／ドレイン領域における、局部的に深い
接合を有する不均一な不純物プロファイル６３が原因と
なって、ＦＥＴの短チャンネル効果を深刻化させ、かつ
パンチスルーを引き起こす場合があるのである。
【０００７】このようなエピタキシャル層の縁部ファセ
ットによる悪影響を防止するために、エピタキシャル層
を成長させた後、別途の追加工程を行って追加のゲート
スペーサでエピタキシャル層の縁部ファセットを覆う方
法が提案されている。このような方法による上昇された
ソース／ドレイン構造のＦＥＴ製造方法は、米国特許第
４、９９８、１５０号（Ｒａｉｓｅｄ ｓｏｕｒｃｅ／
ｄｒａｉｎ ｔｒａｎｓｉｓｔｏｒ、Ｍａｒｃｈ ５、
１９９１）で特許され、かつ登録されている。
ットによる悪影響を防止するために、エピタキシャル層
を成長させた後、別途の追加工程を行って追加のゲート
スペーサでエピタキシャル層の縁部ファセットを覆う方
法が提案されている。このような方法による上昇された
ソース／ドレイン構造のＦＥＴ製造方法は、米国特許第
４、９９８、１５０号（Ｒａｉｓｅｄ ｓｏｕｒｃｅ／
ｄｒａｉｎ ｔｒａｎｓｉｓｔｏｒ、Ｍａｒｃｈ ５、
１９９１）で特許され、かつ登録されている。
【０００８】しかし、前述した上昇されたソース／ドレ
イン構造のＦＥＴ製造方法もやはり、追加のゲートスペ
ーサが占める面積によりソース／ドレイン領域が減少さ
れ、また、追加のゲートスペーサを形成するための工程
をさらに行わなければならないため、工程が複雑化する
問題がある。
イン構造のＦＥＴ製造方法もやはり、追加のゲートスペ
ーサが占める面積によりソース／ドレイン領域が減少さ
れ、また、追加のゲートスペーサを形成するための工程
をさらに行わなければならないため、工程が複雑化する
問題がある。
【０００９】
【発明が解決しようとする課題】本発明は上記事情に鑑
みて成されたものであり、その目的は、ゲートパターン
と隣接した領域でファセットが形成されることを防止し
て短チャンネル効果を抑制し、かつ浅い接合を実現して
漏れ電流特性を改善できる上昇された構造のソース／ド
レインを有する電界効果トランジスタ（ＦＥＴ）を提供
することである。
みて成されたものであり、その目的は、ゲートパターン
と隣接した領域でファセットが形成されることを防止し
て短チャンネル効果を抑制し、かつ浅い接合を実現して
漏れ電流特性を改善できる上昇された構造のソース／ド
レインを有する電界効果トランジスタ（ＦＥＴ）を提供
することである。
【００１０】本発明の他の目的は、前記上昇された構造
のソース／ドレインを有する電界効果トランジスタの製
造方法を提供することである。
のソース／ドレインを有する電界効果トランジスタの製
造方法を提供することである。
【００１１】
【課題を解決するための手段】前記目的を達成するため
に、本発明による上昇された構造のソース／ドレインを
有する電界効果トランジスタは、素子分離膜により活性
領域が限定された半導体基板と、前記活性領域に形成さ
れたゲートスタック及びゲートスペーサからなるゲート
パターンと、前記ゲートパターンの両側面でエピタキシ
ャル層の選択的な成長により形成され、かつ最初の半導
体基板表面よりも上昇された構造の第１ソース／ドレイ
ン領域と、前記第１ソース／ドレイン領域内でゲートパ
ターンと隣接した領域に形成され、かつ前記第１ソース
／ドレインと同一高さ、あるいはさらに上昇された構造
を有する第２ソース／ドレイン領域とを具備する。
に、本発明による上昇された構造のソース／ドレインを
有する電界効果トランジスタは、素子分離膜により活性
領域が限定された半導体基板と、前記活性領域に形成さ
れたゲートスタック及びゲートスペーサからなるゲート
パターンと、前記ゲートパターンの両側面でエピタキシ
ャル層の選択的な成長により形成され、かつ最初の半導
体基板表面よりも上昇された構造の第１ソース／ドレイ
ン領域と、前記第１ソース／ドレイン領域内でゲートパ
ターンと隣接した領域に形成され、かつ前記第１ソース
／ドレインと同一高さ、あるいはさらに上昇された構造
を有する第２ソース／ドレイン領域とを具備する。
【００１２】また、本発明は、前記第２ソース／ドレイ
ン領域は、ゲートパターンを中心として互いに対称をな
し、前記ゲートスタックはゲート酸化膜、ゲート電極及
びキャッピング層が順次積層されてなることが好まし
い。
ン領域は、ゲートパターンを中心として互いに対称をな
し、前記ゲートスタックはゲート酸化膜、ゲート電極及
びキャッピング層が順次積層されてなることが好まし
い。
【００１３】さらに、本発明においては、前記ゲートス
タックは、ゲート酸化膜、ゲート電極及びシリサイド層
が順次積層されてなることができる。この場合、前記第
１及び第２ソース／ドレイン領域上には、シリサイド層
がさらに形成されることができる。
タックは、ゲート酸化膜、ゲート電極及びシリサイド層
が順次積層されてなることができる。この場合、前記第
１及び第２ソース／ドレイン領域上には、シリサイド層
がさらに形成されることができる。
【００１４】前記他の目的を達成するために、本発明
は、半導体基板に素子分離膜を形成して活性領域を限定
する工程と、前記活性領域にゲートスタックを形成する
工程と、前記ゲートスタックの形成された半導体基板の
全面にゲートスペーサを形成するための絶縁膜を形成す
る工程と、前記半導体基板が表面以下にエッチングされ
るように前記絶縁膜をオーバーエッチングしながら前記
ゲートスタックの側面にゲートスペーサを形成する工程
と、前記オーバーエッチングにより露出された半導体基
板に選択的なエピタキシャル層を成長させる工程とを具
備する。
は、半導体基板に素子分離膜を形成して活性領域を限定
する工程と、前記活性領域にゲートスタックを形成する
工程と、前記ゲートスタックの形成された半導体基板の
全面にゲートスペーサを形成するための絶縁膜を形成す
る工程と、前記半導体基板が表面以下にエッチングされ
るように前記絶縁膜をオーバーエッチングしながら前記
ゲートスタックの側面にゲートスペーサを形成する工程
と、前記オーバーエッチングにより露出された半導体基
板に選択的なエピタキシャル層を成長させる工程とを具
備する。
【００１５】また、本発明は、前記ゲートスタックはゲ
ート酸化膜、ゲート電極及びキャッピング層が順次積層
されてなり、前記ゲートスタックを形成した後、前記ゲ
ートスタックをイオン注入マスクとして浅い接合（ＬＤ
Ｄ）のための１次イオン注入工程をさらに行うことが好
ましい。
ート酸化膜、ゲート電極及びキャッピング層が順次積層
されてなり、前記ゲートスタックを形成した後、前記ゲ
ートスタックをイオン注入マスクとして浅い接合（ＬＤ
Ｄ）のための１次イオン注入工程をさらに行うことが好
ましい。
【００１６】さらに好ましくは、前記半導体基板が表面
以下にエッチングされるようにするエッチング深さは、
前記エッチングにより露出された半導体基板の底面及び
側面でエピタキシャル層の選択的な成長（ＳＥＧ）を行
ったとき、ゲートスペーサと隣接した領域にエピタキシ
ャル層の高さが他の領域のそれと同一か、またはより高
くなる程度である。
以下にエッチングされるようにするエッチング深さは、
前記エッチングにより露出された半導体基板の底面及び
側面でエピタキシャル層の選択的な成長（ＳＥＧ）を行
ったとき、ゲートスペーサと隣接した領域にエピタキシ
ャル層の高さが他の領域のそれと同一か、またはより高
くなる程度である。
【００１７】さらに本発明は、前記選択的なエピタキシ
ャル層を形成した後、ソース／ドレイン領域の形成のた
めの２次イオン注入工程をさらに行うことが好ましい。
ャル層を形成した後、ソース／ドレイン領域の形成のた
めの２次イオン注入工程をさらに行うことが好ましい。
【００１８】さらに、本発明は、前記選択的なエピタキ
シャル層の成長を行う方法は、成長されたエピタキシャ
ル層内に不純物を含ませることが好ましく、このとき、
前記エピタキシャル層内の不純物は、下部の濃度を上部
のそれよりもさらに高くすることが好ましい。
シャル層の成長を行う方法は、成長されたエピタキシャ
ル層内に不純物を含ませることが好ましく、このとき、
前記エピタキシャル層内の不純物は、下部の濃度を上部
のそれよりもさらに高くすることが好ましい。
【００１９】さらに本発明は、前記選択的なエピタキシ
ャル層の成長を行った後に、前記ゲートスタックのキャ
ッピング層を除去する工程をさらに行うことが好まし
い。
ャル層の成長を行った後に、前記ゲートスタックのキャ
ッピング層を除去する工程をさらに行うことが好まし
い。
【００２０】本発明によれば、第２ソース／ドレイン領
域を用いてゲートパターンと隣接した領域で生成される
ファセットを防止することにより、トランジスタのチャ
ンネルが形成される領域で好ましくない不純物プロファ
イルが発生することが改善され、その結果、上昇された
構造のソース／ドレインを有する電界効果トランジスタ
の電気的な特性を改善することができる。
域を用いてゲートパターンと隣接した領域で生成される
ファセットを防止することにより、トランジスタのチャ
ンネルが形成される領域で好ましくない不純物プロファ
イルが発生することが改善され、その結果、上昇された
構造のソース／ドレインを有する電界効果トランジスタ
の電気的な特性を改善することができる。
【００２１】
【発明の実施の形態】以下、添付した図面に基づき、本
発明の好ましい実施形態について詳細に説明する。
発明の好ましい実施形態について詳細に説明する。
【００２２】なお、この明細書で言うゲートパターン
は、最も広い意味で使われているものであって、下記の
好ましい実施形態でのように特定の形状を限定するもの
ではない。
は、最も広い意味で使われているものであって、下記の
好ましい実施形態でのように特定の形状を限定するもの
ではない。
【００２３】また、本発明は、その精神及び必須の特徴
事項から離脱せずに他の方式にて実施可能である。例え
ば、前記好ましい実施形態においてはゲートパターンの
形状がゲート酸化膜、ゲート電極及びキャッピング層が
順次積層され、その側面にゲートスペーサが形成された
ものとなっているが、特定の目的で他の構造に変形して
も構わない。或いは、ゲートスタックのキャッピング層
は下記の実施形態では酸化膜であるが、これは他の絶縁
膜に置換可能である。そしてゲートスペーサ用絶縁膜も
やはり他の膜質に代え得るものである。したがって、下
記の好ましい実施形態での内容は例示的なものであり、
本発明を限定する意味ではない。
事項から離脱せずに他の方式にて実施可能である。例え
ば、前記好ましい実施形態においてはゲートパターンの
形状がゲート酸化膜、ゲート電極及びキャッピング層が
順次積層され、その側面にゲートスペーサが形成された
ものとなっているが、特定の目的で他の構造に変形して
も構わない。或いは、ゲートスタックのキャッピング層
は下記の実施形態では酸化膜であるが、これは他の絶縁
膜に置換可能である。そしてゲートスペーサ用絶縁膜も
やはり他の膜質に代え得るものである。したがって、下
記の好ましい実施形態での内容は例示的なものであり、
本発明を限定する意味ではない。
【００２４】図２ないし図７は、本発明を適用した実施
形態による上昇されたソース／ドレイン構造のＦＥＴ製
造工程を説明するための断面図である。
形態による上昇されたソース／ドレイン構造のＦＥＴ製
造工程を説明するための断面図である。
【００２５】まず、図２を参照すれば、通常の方法によ
り半導体基板１００に素子分離膜１０２を形成し、前記
素子分離膜１０２によって限定される活性領域にゲート
酸化膜１０４と、ゲート電極１０６及びキャッピング層
１０８からなるゲートスタックを形成する。このとき、
ゲート電極１０６としては、不純物がドーピングされた
ポリシリコンを使用することが可能である。また、前記
キャッピング層１０８としては、酸化膜または酸化膜を
含む複合膜を使用できる。
り半導体基板１００に素子分離膜１０２を形成し、前記
素子分離膜１０２によって限定される活性領域にゲート
酸化膜１０４と、ゲート電極１０６及びキャッピング層
１０８からなるゲートスタックを形成する。このとき、
ゲート電極１０６としては、不純物がドーピングされた
ポリシリコンを使用することが可能である。また、前記
キャッピング層１０８としては、酸化膜または酸化膜を
含む複合膜を使用できる。
【００２６】次に、前記ゲートスタックをイオン注入マ
スクとして１次イオン注入を行い、浅い接合を有するエ
ールディディ（ＬＤＤ）領域を半導体基板の表面に形成
する。
スクとして１次イオン注入を行い、浅い接合を有するエ
ールディディ（ＬＤＤ）領域を半導体基板の表面に形成
する。
【００２７】次に、前記ゲートスタックが形成された半
導体基板の全面にゲートスペーサを形成するための絶縁
膜１１０を均一な厚さで形成する。この絶縁膜１１０
は、窒化膜（ＳｉxＮy）、酸化膜（ＳｉＯ2）、酸化窒
化膜（ＳｉＯＮ）のうちいずれか一種よりなる単一膜、
またはこれらのうち少なくとも一種を含む複合膜を用い
て構成することが好ましい。
導体基板の全面にゲートスペーサを形成するための絶縁
膜１１０を均一な厚さで形成する。この絶縁膜１１０
は、窒化膜（ＳｉxＮy）、酸化膜（ＳｉＯ2）、酸化窒
化膜（ＳｉＯＮ）のうちいずれか一種よりなる単一膜、
またはこれらのうち少なくとも一種を含む複合膜を用い
て構成することが好ましい。
【００２８】続いて、図３を参照すれば、前記ゲートス
ペーサの形成のための絶縁膜１１０が形成された半導体
基板に異方性エッチングを過度（オーバーエッチング）
に行い、ゲートスペーサ１１０’を形成しながらソース
／ドレイン領域では半導体基板１００の一部が基板表面
以下になるまでエッチングされるようにする。
ペーサの形成のための絶縁膜１１０が形成された半導体
基板に異方性エッチングを過度（オーバーエッチング）
に行い、ゲートスペーサ１１０’を形成しながらソース
／ドレイン領域では半導体基板１００の一部が基板表面
以下になるまでエッチングされるようにする。
【００２９】このようにゲートスペーサ１１０’を形成
するときに、過度な異方性エッチングを行って半導体基
板１００の一部を取り除く理由は、後続する選択的なエ
ピタキシャル層の成長時にシリコンが成長される根源を
側面及び底面の両領域に拡張させるためである。このよ
うな半導体基板１００の一部を基板表面以下にエッチン
グする方法は、エッチング時間の調節、キャッピング層
１０８の材質及び厚さの調節を通じて成し遂げられる。
するときに、過度な異方性エッチングを行って半導体基
板１００の一部を取り除く理由は、後続する選択的なエ
ピタキシャル層の成長時にシリコンが成長される根源を
側面及び底面の両領域に拡張させるためである。このよ
うな半導体基板１００の一部を基板表面以下にエッチン
グする方法は、エッチング時間の調節、キャッピング層
１０８の材質及び厚さの調節を通じて成し遂げられる。
【００３０】図４は、前記図３のゲートパターン部分の
拡大図である。
拡大図である。
【００３１】図４を参照すれば、半導体基板１００の一
部を基板表面以下にエッチングしたため、選択的なエピ
タキシャル層の成長時にシリコンが成長できる根源が２
地点となる。その一つはゲートパターンの下部側面（図
示）であり、もう一つは底面（図示）である。ここ
で、半導体基板１００がエッチングされる深さは、前記
側面（）及び底面（）で同時に選択的なエピタキシ
ャル層を成長させた時、最終的に成長されたエピタキシ
ャル層の形状がゲートパターンと隣接した領域で水平を
なしたり、またはゲートパターンの方向にさらに高くな
る深さである。すなわち、側面（）で成長されたエピ
タキシャル層の高さが底面（）で成長されたエピタキ
シャル層の高さと少なくとも同じか、あるいはさらに高
くなければならない。
部を基板表面以下にエッチングしたため、選択的なエピ
タキシャル層の成長時にシリコンが成長できる根源が２
地点となる。その一つはゲートパターンの下部側面（図
示）であり、もう一つは底面（図示）である。ここ
で、半導体基板１００がエッチングされる深さは、前記
側面（）及び底面（）で同時に選択的なエピタキシ
ャル層を成長させた時、最終的に成長されたエピタキシ
ャル層の形状がゲートパターンと隣接した領域で水平を
なしたり、またはゲートパターンの方向にさらに高くな
る深さである。すなわち、側面（）で成長されたエピ
タキシャル層の高さが底面（）で成長されたエピタキ
シャル層の高さと少なくとも同じか、あるいはさらに高
くなければならない。
【００３２】続いて、図５を参照すれば、前記半導体基
板１００の一部がエッチングされた底面（）及び側面
（）で選択的なエピタキシャル層の成長によりソース
／ドレイン領域を成長させる。したがって、前記側面
（）で成長されるエピタキシャル層によりゲートパタ
ーンと隣接した領域では、第２ソース／ドレイン領域１
１４が形成され、残りの部分では一定の高さを有する第
１ソース／ドレイン領域１１２が形成される。しかし、
素子分離膜１０２と接した部分では素子分離膜１０２の
材質がシリコンではないため、選択的に成長されたエピ
タキシャル層には従来のようにファセット１１６が形成
されることになる。このため、本発明では、選択的なエ
ピタキシャル層の成長により形成された第２ソース／ド
レイン領域１１４の高さを第１ドレイン領域１１２の高
さと同じか、あるいはさらに高くすることが好ましい。
板１００の一部がエッチングされた底面（）及び側面
（）で選択的なエピタキシャル層の成長によりソース
／ドレイン領域を成長させる。したがって、前記側面
（）で成長されるエピタキシャル層によりゲートパタ
ーンと隣接した領域では、第２ソース／ドレイン領域１
１４が形成され、残りの部分では一定の高さを有する第
１ソース／ドレイン領域１１２が形成される。しかし、
素子分離膜１０２と接した部分では素子分離膜１０２の
材質がシリコンではないため、選択的に成長されたエピ
タキシャル層には従来のようにファセット１１６が形成
されることになる。このため、本発明では、選択的なエ
ピタキシャル層の成長により形成された第２ソース／ド
レイン領域１１４の高さを第１ドレイン領域１１２の高
さと同じか、あるいはさらに高くすることが好ましい。
【００３３】次いで、前記ゲートスペーサ１１０’を含
むゲートパターンをイオン注入マスクとして前記選択的
なエピタキシャル層の成長により形成された第１及び第
２ソース／ドレイン領域１１２、１１４に２次イオン注
入工程を行う。したがって、前記第２ソース／ドレイン
領域の上昇された構造がゲートパターンと隣接した領域
に生じるファセットの発生を防止する。
むゲートパターンをイオン注入マスクとして前記選択的
なエピタキシャル層の成長により形成された第１及び第
２ソース／ドレイン領域１１２、１１４に２次イオン注
入工程を行う。したがって、前記第２ソース／ドレイン
領域の上昇された構造がゲートパターンと隣接した領域
に生じるファセットの発生を防止する。
【００３４】なお、前記１次及び２次イオン注入工程
は、後続する選択的なエピタキシャル層の成長工程でイ
ン−サイチュで不純物の含まれたエピタキシャル層を成
長させて不純物プロファイルを形成する場合には省略可
能である。
は、後続する選択的なエピタキシャル層の成長工程でイ
ン−サイチュで不純物の含まれたエピタキシャル層を成
長させて不純物プロファイルを形成する場合には省略可
能である。
【００３５】すなわち、エピタキシャル層の成長のため
のチャンバでイン−サイチュ方式で不純物を添加してエ
ピタキシャル層を成長させるものである。この場合、エ
ピタキシャル層は、エピタキシャル層の下部の不純物濃
度を高く調節し、上部ではＬＤＤ領域と同じ程度に不純
物の濃度を低く調節する。つまり、エピタキシャル層の
下部では前記２次イオン注入に際して半導体基板の表面
に注入されるドーズと同ドーズの不純物が含まれるよう
にし、上部では前記１次イオン注入に際して半導体基板
の表面に注入されるドーズと同ドーズの不純物が含まれ
るようにするのである。なお、もし、前記の過度の異方
性エッチングによりエッチングされた深さがウェル領域
まで下がったのであれば、下部ではウェル領域に該当す
るドーズの不純物が含まれるように、エピタキシャル層
を成長させなければならない。
のチャンバでイン−サイチュ方式で不純物を添加してエ
ピタキシャル層を成長させるものである。この場合、エ
ピタキシャル層は、エピタキシャル層の下部の不純物濃
度を高く調節し、上部ではＬＤＤ領域と同じ程度に不純
物の濃度を低く調節する。つまり、エピタキシャル層の
下部では前記２次イオン注入に際して半導体基板の表面
に注入されるドーズと同ドーズの不純物が含まれるよう
にし、上部では前記１次イオン注入に際して半導体基板
の表面に注入されるドーズと同ドーズの不純物が含まれ
るようにするのである。なお、もし、前記の過度の異方
性エッチングによりエッチングされた深さがウェル領域
まで下がったのであれば、下部ではウェル領域に該当す
るドーズの不純物が含まれるように、エピタキシャル層
を成長させなければならない。
【００３６】続いて、図６を参照すれば、前記第１及び
第２ソース／ドレイン領域１１２、１１４が形成された
半導体基板でゲートパターンに含まれたキャッピング層
（図５の１０８）だけをエッチングして除去する。これ
により、ゲート電極１０６を構成するポリシリコンを露
出させる。
第２ソース／ドレイン領域１１２、１１４が形成された
半導体基板でゲートパターンに含まれたキャッピング層
（図５の１０８）だけをエッチングして除去する。これ
により、ゲート電極１０６を構成するポリシリコンを露
出させる。
【００３７】続いて、図７を参照すれば、前記キャッピ
ング層が除去された半導体基板の全面にシリサイド形成
のための金属層を塗布し、熱処理を行う。この熱処理に
よって、シリコンが露出されている領域であるゲート電
極１０６、第１及び第２ソース／ドレイン領域１１２、
１１４ではシリサイド層１１８が形成され、一方、絶縁
膜のあるゲートスペーサ１１０’部分ではシリサイド層
が形成されない。シリサイド層が形成されない部分の金
属層は連続する洗浄工程を通じて除去する。
ング層が除去された半導体基板の全面にシリサイド形成
のための金属層を塗布し、熱処理を行う。この熱処理に
よって、シリコンが露出されている領域であるゲート電
極１０６、第１及び第２ソース／ドレイン領域１１２、
１１４ではシリサイド層１１８が形成され、一方、絶縁
膜のあるゲートスペーサ１１０’部分ではシリサイド層
が形成されない。シリサイド層が形成されない部分の金
属層は連続する洗浄工程を通じて除去する。
【００３８】以上説明したように本実施の形態によれ
ば、ゲートパターンと隣接した領域で成長されたエピタ
キシャル層の形状を改善することにより、ソース／ドレ
イン領域の不純物プロファイルが非正常的に形成される
問題を防止できる。また、前記ソース／ドレイン領域で
の不純物プロファイルの改善によって短チャンネル効果
（ＳＣＥ）を減らし、ソース／ドレイン領域で浅い接合
をより効率良く達成できる。したがって、漏れ電流特性
を改善することができる。
ば、ゲートパターンと隣接した領域で成長されたエピタ
キシャル層の形状を改善することにより、ソース／ドレ
イン領域の不純物プロファイルが非正常的に形成される
問題を防止できる。また、前記ソース／ドレイン領域で
の不純物プロファイルの改善によって短チャンネル効果
（ＳＣＥ）を減らし、ソース／ドレイン領域で浅い接合
をより効率良く達成できる。したがって、漏れ電流特性
を改善することができる。
【００３９】また、ファセットが激しく発生する高い成
長率を有する選択的なエピタキシャル層の成長方式を電
界効果トランジスタの形成工程に適用できるので、工程
進行時間を短縮できる。
長率を有する選択的なエピタキシャル層の成長方式を電
界効果トランジスタの形成工程に適用できるので、工程
進行時間を短縮できる。
【００４０】なお、本発明は、このような実施形態に限
定されるものではなく、本発明の属する技術的な思想内
で当分野における通常の知識を有した者にとって各種の
変形が可能なのは言うまでもない。
定されるものではなく、本発明の属する技術的な思想内
で当分野における通常の知識を有した者にとって各種の
変形が可能なのは言うまでもない。
【００４１】
【発明の効果】以上説明したように、本発明によれば、
ゲートパターンと隣接した領域でファセットが形成され
ることを防止して短チャンネル効果を抑制し、かつ浅い
接合を実現して漏れ電流特性を改善できる上昇された構
造のソース／ドレインを有する電界効果トランジスタ
（ＦＥＴ）を得ることができる。
ゲートパターンと隣接した領域でファセットが形成され
ることを防止して短チャンネル効果を抑制し、かつ浅い
接合を実現して漏れ電流特性を改善できる上昇された構
造のソース／ドレインを有する電界効果トランジスタ
（ＦＥＴ）を得ることができる。
【図１】 従来の技術における上昇されたソース／ドレ
イン構造の電界効果トランジスタの製造工程の問題点を
説明するために示す断面図である。
イン構造の電界効果トランジスタの製造工程の問題点を
説明するために示す断面図である。
【図２】 本発明による上昇されたソース／ドレイン構
造の電界効果トランジスタの製造工程を説明するために
示す断面図である。
造の電界効果トランジスタの製造工程を説明するために
示す断面図である。
【図３】 図２に続く、本発明による上昇されたソース
／ドレイン構造の電界効果トランジスタの製造工程を説
明するために示す断面図である。
／ドレイン構造の電界効果トランジスタの製造工程を説
明するために示す断面図である。
【図４】 図４は、前記図３のゲートパターン部分の拡
大図である。
大図である。
【図５】 図３に続く、本発明による上昇されたソース
／ドレイン構造の電界効果トランジスタの製造工程を説
明するために示す断面図である。
／ドレイン構造の電界効果トランジスタの製造工程を説
明するために示す断面図である。
【図６】 図５に続く、本発明による上昇されたソース
／ドレイン構造の電界効果トランジスタの製造工程を説
明するために示す断面図である。
／ドレイン構造の電界効果トランジスタの製造工程を説
明するために示す断面図である。
【図７】 図６に続く、本発明による上昇されたソース
／ドレイン構造の電界効果トランジスタの製造工程を説
明するために示す断面図である。
／ドレイン構造の電界効果トランジスタの製造工程を説
明するために示す断面図である。
１００ 半導体基板 １０２ 素子分離膜 １０４ ゲート酸化膜 １０６ ゲート電極 １０８ キャッピング層 １１０ 絶縁膜 １１０’ ゲートスペーサ １１２ 第１ソース／ドレイン領域 １１４ 第２ソース／ドレイン領域 １１６ ファセット １１８ シリサイド層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 李 佶 洸 大韓民国京畿道龍仁市水枝邑 漢城アパー ト105棟704号 (72)発明者 崔 兌 僖 大韓民国ソウル特別市麻浦区延南洞570− 41番地
Claims (16)
- 【請求項１】 素子分離膜により活性領域が限定された
半導体基板と、 前記活性領域に形成されたゲートスタック及びゲートス
ペーサからなるゲートパターンと、 前記ゲートパターンの両側面でエピタキシャル層の選択
的な成長により形成され、かつ最初の半導体基板表面よ
りも上昇された構造の第１ソース／ドレイン領域と、 前記第１ソース／ドレイン領域内でゲートパターンと隣
接した領域に形成され、かつ前記第１ソース／ドレイン
と同一高さ、あるいはさらに上昇された構造を有する第
２ソース／ドレイン領域と、を具備することを特徴とす
る上昇された構造のソース／ドレインを有する電界効果
トランジスタ。 - 【請求項２】 前記第１ソース／ドレイン領域は、前記
素子分離膜と隣接した領域ではファセット構造を有する
ことを特徴とする請求項１に記載の上昇された構造のソ
ース／ドレインを有する電界効果トランジスタ。 - 【請求項３】 前記第２ソース／ドレイン領域は、ゲー
トパターンを中心として互いに対称をなすことを特徴と
する請求項１に記載の上昇された構造のソース／ドレイ
ンを有する電界効果トランジスタ。 - 【請求項４】 前記ゲートスタックは、ゲート酸化膜、
ゲート電極及びキャッピング層が順次積層されてなるこ
とを特徴とする請求項１に記載の上昇された構造のソー
ス／ドレインを有する電界効果トランジスタ。 - 【請求項５】 前記ゲートスタックは、ゲート酸化膜、
ゲート電極及びシリサイド層が順次積層されてなること
を特徴とする請求項１に記載の上昇された構造のソース
／ドレインを有する電界効果トランジスタ。 - 【請求項６】 前記第１及び第２ソース／ドレイン領域
は、上部にシリサイド層がさらに構成されたことを特徴
とする請求項５に記載の上昇された構造のソース／ドレ
インを有する電界効果トランジスタ。 - 【請求項７】 半導体基板に素子分離膜を形成して活性
領域を限定する工程と、 前記活性領域にゲートスタックを形成する工程と、 前記ゲートスタックの形成された半導体基板の全面にゲ
ートスペーサを形成するための絶縁膜を形成する工程
と、 前記半導体基板が基板表面以下にエッチングされるよう
に前記絶縁膜をオーバーエッチングしながら前記ゲート
スタックの側面にゲートスペーサを形成する工程と、 前記オーバーエッチングにより露出された半導体基板に
選択的なエピタキシャル層を成長させる工程と、を具備
することを特徴とする上昇されたソース／ドレイン構造
を有する電界効果トランジスタの製造方法。 - 【請求項８】 前記ゲートスタックは、ゲート酸化膜、
ゲート電極及びキャッピング層が順次積層されてなるこ
とを特徴とする請求項７に記載の上昇された構造のソー
ス／ドレインを有する電界効果トランジスタの製造方
法。 - 【請求項９】 前記ゲートスタックを形成した後、前記
ゲートスタックをイオン注入マスクとして浅い接合（Ｌ
ＤＤ）のための１次イオン注入工程をさらに行なうこと
を特徴とする請求項７に記載の上昇された構造のソース
／ドレインを有する電界効果トランジスタの製造方法。 - 【請求項１０】 前記ゲートスペーサの形成のための絶
縁膜は、酸化膜、窒化膜、酸化窒化膜のうちいずれか一
つを含む単一膜または複合膜を用いることを特徴とする
請求項７に記載の上昇された構造のソース／ドレインを
有する電界効果トランジスタの製造方法。 - 【請求項１１】 前記半導体基板が基板表面以下にエッ
チングされるようにするエッチング深さは、 前記エッチングにより露出された半導体基板の底面及び
側面でエピタキシャル層の選択的な成長（ＳＥＧ）を行
ったとき、ゲートスペーサと隣接した領域にエピタキシ
ャル層の高さが他の領域のそれと同一か、またはより高
くなる程度であることを特徴とする請求項７に記載の上
昇された構造のソース／ドレインを有する電界効果トラ
ンジスタの製造方法。 - 【請求項１２】 前記選択的なエピタキシャル層を形成
した後、ソース／ドレイン領域の形成のための２次イオ
ン注入工程をさらに行うことを特徴とする請求項７に記
載の上昇された構造のソース／ドレインを有する電界効
果トランジスタの製造方法。 - 【請求項１３】 前記選択的なエピタキシャル層の成長
を行なう方法は、成長されたエピタキシャル層内に不純
物を含ませることを特徴とする請求項７に記載の上昇さ
れた構造のソース／ドレインを有する電界効果トランジ
スタの製造方法。 - 【請求項１４】 前記エピタキシャル層内の不純物は、
下部の濃度を上部のそれよりもさらに高くすることを特
徴とする請求項１３に記載の上昇された構造のソース／
ドレインを有する電界効果トランジスタの製造方法。 - 【請求項１５】 前記選択的なエピタキシャル層の成長
を行った後、前記ゲートスタックのキャッピング層を除
去する工程をさらに行うことを特徴とする請求項８に記
載の上昇された構造のソース／ドレインを有する電界効
果トランジスタの製造方法。 - 【請求項１６】 前記キャッピング層の除去により露出
されたゲート電極、及び前記選択的なエピタキシャル層
の成長により形成されたソース／ドレイン領域の上部
に、シリサイド層を形成する工程をさらに行うことを特
徴とする請求項１５に記載の上昇された構造のソース／
ドレインを有する電界効果トランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990043210A KR100307636B1 (ko) | 1999-10-07 | 1999-10-07 | 올라간 구조의 소오스/드레인을 갖는 전계효과 트랜지스터 및 그 제조방법 |
| KR99P43210 | 1999-10-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001144290A true JP2001144290A (ja) | 2001-05-25 |
Family
ID=19614321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000307848A Pending JP2001144290A (ja) | 1999-10-07 | 2000-10-06 | 上昇された構造のソース／ドレインを有する電界効果トランジスタ及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6580134B1 (ja) |
| JP (1) | JP2001144290A (ja) |
| KR (1) | KR100307636B1 (ja) |
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|---|---|---|---|---|
| JP2008004894A (ja) * | 2006-06-26 | 2008-01-10 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2008053349A (ja) * | 2006-08-23 | 2008-03-06 | Elpida Memory Inc | Ｍｏｓトランジスタ、半導体装置及びその製造方法 |
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| JP2012516557A (ja) * | 2009-01-30 | 2012-07-19 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 歪誘起合金及び段階的なドーパントプロファイルを含むその場で形成されるドレイン及びソース領域 |
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|---|---|---|---|---|
| US6830976B2 (en) | 2001-03-02 | 2004-12-14 | Amberwave Systems Corproation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
| AU2003247513A1 (en) * | 2002-06-10 | 2003-12-22 | Amberwave Systems Corporation | Growing source and drain elements by selecive epitaxy |
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| US6870179B2 (en) * | 2003-03-31 | 2005-03-22 | Intel Corporation | Increasing stress-enhanced drive current in a MOS transistor |
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