KR20000056248A - 소오스/드레인 영역의 수평방향 확산을 방지하는 전계효과 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
소오스/드레인 영역의 수평방향 확산을 방지하여 단채널효과를 억제할 수 있는 전계효과 트랜지스터 및 그 제조방법에 관해 개시한다. 이를 위해 본 발명은 소오스/드레인 영역의 불순물이 수평방향으로 확산(lateral diffusion)되는 것을 방지할 수 있는 수직매몰산화층(vertically buried oxide layer)을 게이트 전극 하부의 반도체 기판에 형성후, 선택적 에피택셜 성장(SEG)에 의한 에피층(epi layer)을 형성함으로써, 소오스/드레인 영역에 대한 이온주입 및 열처리(anneal) 공정을 수행한 후에 반도체 소자에 바이어스(bias)가 가해질때 소오스/드레인 공핍영역(depletion region)이 게이트 채널(channel)로 확산되는 것을 줄이거나 방지하며 펀치쓰루 현상(punchthrough)을 개선한다.
Description
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 전계효과 트랜지스터(FET: Field Effect Transistor, 이하 'FET'라 칭함) 및 그 제조방법에 관한 것이다.
반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 반도체 소자를 구성하는 중요한 요소인 MOSFET(Metal Oxide Semiconductor FET)의 크기 축소(scale down)도 점점 가속화되고 있다. 그러나 MOSFET의 크기 감소는 게이트 유효 채널 길이(gate effect channel length)를 감소시켜 소오스와 드레인 사이의 펀치쓰루(punch through) 및 단채널효과(SCE: Short channel effect)를 유발시킨다. 이러한 펀치쓰루 및 단채널효과를 개선하기 위해 선택적 에피택셜 성장(Selective Epitaxial Growth, 이하 'SEG'라 칭함)을 이용한 반도체 소자에 대한 연구가 진행되고 있다. 이때, SEG를 이용한 올라간 구조(elevated source/drain)의 에피층을 형성할 때, 에피층의 가장자리 깍인면(facet) 때문에, 후속되는 소오스/드레인 형성을 위한 이온주입 및 열처리 공정에서 반도체 소자의 전기적인 특성이 저하되는 문제가 발생한다.
도 1은 종래기술에 있어서의 FET 제조공정의 문제점을 설명하기 위해 도시한 단면도이다.
도 1을 참조하면, 소자분리(isolation) 공정에 의해 필드산화막(53)이 구성된 반도체 기판(51)에 게이트절연막(55), 게이트전극(57) 및 게이트스페이서(61)로 이루어진 게이트 패턴이 구성되어 있고, 이러한 게이트 패턴 측면의 반도체 기판(51) 위에는 SEG에 의한 에피층(59)이 구성되어 있다.
상술한 종래 기술에 의한 FET의 문제점은, 상기 에피층의 가장자리 깍인면(도면의 A) 때문에 게이트 패턴을 이온주입 마스크로 이온주입을 진행한 후 주입된 불순물을 활성화하기 위한 열처리(anneal) 공정을 진행하면, 소오스/드레인 영역(63)에 국부적으로 깊은 접합을 갖는 불균일한 불순물 영역(B)이 형성되어 반도체 소자의 전기적 특성을 저하시키는 것이다.
이러한 에피층의 가장자리 깍인면(facet)에 의한 악영향을 막기 위하여 에피층을 SEG에 의해 성장시킨 후, 게이트스페이서로 덮어서 에피층의 가장자리 깍인면(facet)을 가리는 FET 제조방법이 존재한다. 그러나 이 방법은 반도체 소자가 작동시에 소오스/드레인 영역이 확장되는 범위(depletion region)에 한계(limit)를 두지 못함으로 펀치쓰루(punch through) 문제가 여전히 잔존한다. 또한 실리콘 온 인슐레이터(SOI: Silicon On Insulator, 이하 'SOI'라 칭함) 구조를 채택하는 방법도 있으나, 제조비용과 제조시간 소모면에서 효율성이 떨어질 뿐만 아니라, 플로팅 바디 효과(Floating body effect)의 문제가 있다. 그 외에 매몰산화막(Buried oxide layer)을 부분적으로 삽입하여 플로팅 바디 효과의 발생없이 유사(pseudo) SOI 효과를 낼 수 있는데 현존하는 매몰산화막 구조의 대부분은 수평으로 된 막질을 소오스/드레인 영역 아래에 구성하기 때문에 소오스/드레인간의 기생 커패시턴스(parasitic capacitance)와 접합누설전류(junction leakage current)를 줄이는 정도에 그치고 있는 실정이다. 따라서 소오스/드레인 영역의 불순물이 수평방향으로의 확산(lateral diffusion)을 막지 못함으로써 단채널효과의 문제를 해결할 수 없고, 펀치쓰루 현상도 여전히 남는다.
본 발명이 이루고자 하는 기술적 과제는 소오스/드레인 영역의 불순물이 수평방향으로 확산(lateral diffusion)되는 것을 방지할 수 있는 수직매몰산화층(vertically buried oxide layer)을 구비함으로써 단채널효과 및 펀치쓰루를 억제할 수 있는 FET 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 FET 제조방법에 의한 전계효과 트랜지스터를 제공하는데 있다.
도 1은 종래 기술에 있어서의 전계효과 트랜지스터(FET) 제조공정의 문제점을 설명하기 위해 도시한 단면도이다.
도 2 내지 도 7은 본 발명의 실시예에 의한 소오스/드레인 영역의 수평방향 확산을 방지하는 전계효과 트랜지스터 제조방법을 설명하기 위해 도시한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 반도체 기판, 102: 필드산화막,
104: 게이트절연막, 106: 게이트전극,
108: 캡핑층, 110: 희생 폴리실리콘층,
112: 게이트스페이서, 114: 수직매몰산화층,
116: 에피층, 118: 실리사이드층,
120: 소오스/드레인 영역, 124: 소오스/드레인 공핍영역,
상기 기술적 과제를 달성하기 위하여 본 발명은, 소자분리가 진행된 반도체 기판에 게이트전극, 캡핑층 및 희생 폴리실리콘층이 순차적으로 형성된 게이트 패턴을 형성하는 제1 공정과, 상기 게이트 패턴의 측벽에 제1 게이트스페이서를 형성하는 제2 공정과, 상기 결과물에 과도식각을 진행하여 게이트 패턴의 희생 폴리실리콘층 및 게이트패턴을 제외한 영역의 반도체 기판 일부를 식각하는 제3 공정과, 상기 과도식각이 진행된 결과물 전면에 수직매몰산화층(vertically buried oxide layer) 형성을 위한 절연막을 침적하는 제4 공정과, 상기 수직매몰산화층이 상기 식각된 반도체 기판의 하부 측벽에만 일부 남도록 수직매몰산화층에 이방성 식각을 진행하는 제5 공정과, 상기 식각된 반도체 기판의 바닥 및 상기 수직매몰산화층에 의해 가려지지 않은 부분에서 선택적 에피택셜 성장(SEG)을 진행하여 게이트 패턴쪽이 돌기된 형상을 갖는 에피층을 형성하는 제6 공정과, 상기 게이트 패턴의 캡핑층을 제거하고, 게이트 전극 및 소오스/드레인 영역 위에 실리사이드층을 형성하는 제7 공정을 구비하는 것을 특징으로 하는 소오스/드레인 영역의 수평방향 확산을 방지하는 전계효과 트랜지스터 제조방법 및 그에 의한 전계효과 트랜지스터를 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 캡핑층(capping layer)은 산화막을 사용하여 형성하는 것이 적합하고, 상기 제6 공정 후에, 깊은 접합을 갖는 소오스/드레인을 형성하는 공정을 추가로 진행하는 것이 적합하다.
본 발명에 따르면, 소오스/드레인 영역의 수평방향 불순물 확산을 막을 수 있는 수직매몰산화층을 채널부분에 형성함으로서 단채널효과에 의한 문턱전압(threshold voltage)의 변화를 감소시키고, 소오스/드레인 영역의 수평방향 확장에 한계를 줌으로써 래치업(latch-up) 및 펀치쓰루(punch through) 현상을 현저하게 줄일 수 있다. 동시에 에피층의 가장자리 깍인면(facet)에 대한 에피층의 형성높이를 더욱 높여서 소오스/드레인 영역에 불균일한 깊이로 접합이 형성되는 문제를 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명은 그 정신 및 필수의 특징사항을 이탈하지 않고 다른 방식으로 실시할 수 있다. 예를 들면, 상기 바람직한 실시예에 있어서는 소자분리막을 트랜치 방식으로 구성하였지만, 이는 로코스(LOCOS) 방식으로 구성하여도 무방하다. 또는 희생 폴리실리콘층은 건식식각을 진행할 때, 반도체 기판이 일정깊이로 식각되면서 함께 제거될 수 있는 다른 임의의 막으로 치환할 수 있는 것이다. 따라서, 아래의 바람직한 실시예에서 기재한 내용은 예시적인 것이며 한정하는 의미가 아니다.
도 2 내지 도 7은 본 발명의 실시예에 의한 소오스/드레인 영역의 수평방향 확산을 방지하는 전계효과 트랜지스터 제조방법을 설명하기 위해 도시한 단면도들이다.
도 2를 참조하면, 반도체 기판(100)에 트랜치 소자분리 공정을 진행하여 활성영역과 비활성영역을 정의하는 필드산화막(102)을 형성한다. 이어서 반도체 기판(100) 표면에 산화공정(oxidation)을 진행하여 게이트절연막(104)을 형성한다. 상기 게이트절연막(104)이 형성된 반도체 기판(100) 상부에 게이트전극(106)용 폴리실리콘층, 캡핑층(108)으로 사용될 산화막 및 희생 폴리실리콘층(110)을 순차적으로 적층한다. 이어서, 상기 게이트전극(106)용 폴리실리콘층, 캡핑층(108)으로 사용될 산화막 및 희생 폴리실리콘층(110)을 식각하여 게이트 패턴을 형성하고, 그 측벽에 질화막(SIN)을 사용하여 게이트스페이서(112, gate spacer)를 형성한다.
본 발명에서 말하는 게이트 패턴이란, 게이트전극(106)과 연결된 복수개의 막질을 포함하는 패턴을 지칭한다.
도 3을 참조하면, 상기 게이트 패턴이 형성된 반도체 기판에서, 노출된 폴리실리콘을 식각할 수 있는 과도식각(overetching)을 진행한다. 따라서 게이트 패턴과 필드산화막(102) 사이의 존재하는 반도체 기판(100) 일부와, 게이트 패턴에서 노출된 희생 폴리실리콘층(110)이 제거되고, 게이트스페이서(112')에도 식각이 진행되어 그 높이가 캡핑층(108)과 비슷하게 줄어든다. 이어서, 상기 과도식각이 진행된 반도체 기판 전면(全面)에 산화막(114), 예컨대 수직매몰산화층(vertically buried oxide layer)을 형성하기 위한 막질을 적층한다.
도 4를 참조하면, 상기 산화막에 건식식각을 진행하여 산화막이 상기 과도식각으로 제거된 반도체 기판(100)의 측벽에만 남는 형상으로 수직매몰산화층(114')을 형성한다. 이때 수직매몰산화층(114')의 높이는 원래 반도체 기판(100)의 표면 이하가 되도록 상기 건식식각 조건을 조절한다. 따라서, 반도체 기판(100)의 표면에는 게이트 패턴 아래부분(D) 및 과도식각된 부분(C)에 폴리실리콘이 외부로 노출되게 된다.
도 5를 참조하면, 상기 결과물에 SEG에 의한 에피층(116)을 성장시킨다. 이때 실리콘의 성장이 두 곳에서 이루어진다. 한곳은 게이트 패턴 아래(D)이고, 다른 한곳은 과도식각된 반도체 기판(100)의 바닥면(C)이다. 따라서 에피층(116)은 게이트 패턴 아래(D)에서 성장되는 실리콘의 영향으로 게이트 패턴 측면에서 돌출된 형상(E)으로 구성되고, 나머지 영역에서는 과도식각된 바닥면(C)에서 자라나는 에피층(116)의 영향으로 평면으로 형성된다. 이어서, 상기 게이트 패턴을 이온주입 마스크로 이온주입을 형성하여 소오스/드레인 영역(120)에 대한 불순물을 이온주입한 후, 열처리 공정을 통하여 이온주입된 불순물을 활성화(Activation)시킨다.
상기 돌출된 에피층(E)의 형상은 종래기술에서 에피층의 가장자리 깍인면(facet)에서 발생하는 소오스/드레인 영역의 불균일한 깊은접합 문제를 해결하는 중요한 기능을 한다. 즉 전체적인 소오스/드레인 영역(120)의 불순물 프로파일(profile)에서 이온주입된 불순물이 채널영역(channel area)에서는 얕은접합(shallow junction)을 형성하게 되고, 나머지 영역에서는 균일한 형상을 갖는 소오스/드레인 영역(120)을 형성하게 되는 것이다.
도 6을 참조하면, 상기 결과물에서 게이트 패턴의 최상부에 있는 캡핑층(도5의 108)을 제거하여 후속공정에서 자기정합(self align)적으로 실리사이드층이 구성될 수 있는 공간(F)을 형성한다. 이렇게 소오스/드레인 영역(120)을 형성한 후에 캡핑층(108)을 제거하게 되면 게이트전극(106)과 소오스/드레인 영역인 에피층(116)이 전기적으로 단선(short)되는 문제를 억제할 수 있는 장점이 있다.
도 7을 참조하면, 상기 캡핑층이 제거된 반도체 기판에 실리사이드 형성을 위한 금속층을 침적(deposition)하고 열처리 공정을 진행함으로써 폴리실리콘과 금속의 합금인 실리사이드층(118)을 형성한다. 이때 게이트스페이서(112') 위에서 실리사이드 반응을 일으키지 않았던 금속층은 세정공정(cleaning process)을 통해 제거한다. 따라서, 본 발명에 의한 수직매몰산화층(114)은 반도체 소자에 역방향 바이어스(reverse bias)가 걸려 소오스/드레인 공핍영역(124, depletion region)이 게이트 채널 하부에서 화살표방향으로 확장되더라도 이러한 공핍영역(124)이 수평방향으로 확장되는 것을 막는 블록킹(blocking)막의 역할을 수행한다. 따라서 단채널효과가 발생하는 것을 억제하고 공핍영역이 확장되어 펀치쓰루(punch through) 현상이 발생하는 것을 억제하는 중요한 역할을 수행한다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 따르면, 첫째 소오스/드레인 영역의 수평방향 불순물 확산을 막을 수 있는 수직매몰산화층을 채널부분에 형성함으로서 단채널효과에 의한 문턱전압(threshold voltage)의 변화를 감소시키고, 소오스/드레인 영역의 수평방향 확장에 한계를 줌으로써 래치업(latch-up) 및 펀치쓰루(punch through) 현상을 현저하게 줄일 수 있다.
둘째, 본 발명에서는 에피층의 가장자리 깍인면(facet)에 대한 에피층의 형성 높이를 더욱 높여 소오스/드레인 영역의 프로파일(profile)에 불균일한 깊이로 접합이 형성되는 문제를 방지할 수 있다.
셋째, 에피층을 성장시킨 후에 게이트전극을 덮는 캡핑층을 제거하기 때문에 게이트와 소오스/드레인간의 단선(short) 문제를 억제할 수 있다.
Claims (4)
- 소자분리가 진행된 반도체 기판에 게이트전극, 캡핑층 및 희생 폴리실리콘층이 순차적으로 형성된 게이트 패턴을 형성하는 제1 공정;상기 게이트 패턴의 측벽에 제1 게이트스페이서를 형성하는 제2 공정;상기 결과물에 과도식각을 진행하여 게이트 패턴의 희생 폴리실리콘층 및 게이트패턴을 제외한 영역의 반도체 기판 일부를 식각하는 제3 공정;상기 과도식각이 진행된 결과물 전면에 수직매몰산화층(vertically buried oxide layer) 형성을 위한 절연막을 침적하는 제4 공정;상기 수직매몰산화층이 상기 식각된 반도체 기판의 하부 측벽에만 일부 남도록 수직매몰산화층에 이방성 식각을 진행하는 제5 공정;상기 식각된 반도체 기판의 바닥 및 상기 수직매몰산화층에 의해 가려지지 않은 부분에서 선택적 에피택셜 성장(SEG)을 진행하여 게이트 패턴쪽이 돌기된 형상을 갖는 에피층을 형성하는 제6 공정;상기 게이트 패턴의 캡핑층을 제거하고, 게이트 전극 및 소오스/드레인 영역 위에 실리사이드층을 형성하는 제7 공정을 구비하는 것을 특징으로 하는 소오스/드레인 영역의 수평방향 확산을 방지하는 전계효과 트랜지스터 제조방법.
- 제 1항에 있어서,상기 캡핑층(capping layer)은 산화막을 사용하여 형성하는 것을 특징으로 하는 소오스/드레인 영역의 수평방향 확산을 방지하는 전계효과 트랜지스터 제조방법.
- 제 1항에 있어서,상기 제6 공정 후에, 깊은접합을 갖는 소오스/드레인을 형성하는 공정을 추가로 진행하는 것을 특징으로 하는 소오스/드레인 영역의 수평방향 확산을 방지하는 전계효과 트랜지스터 제조방법.
- 제 1항의 제조방법에 의해 제조된 구조를 갖는 전계효과 트랜지스터.
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| KR1019990005386A KR20000056248A (ko) | 1999-02-18 | 1999-02-18 | 소오스/드레인 영역의 수평방향 확산을 방지하는 전계효과 트랜지스터 및 그 제조방법 |
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1999
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