KR100724627B1 - 스텝게이트비대칭리세스 구조를 갖는 반도체소자의 제조방법 - Google Patents

스텝게이트비대칭리세스 구조를 갖는 반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 웨이퍼의 중앙지역과 에지지역에서 리세스 패턴의 깊이가 서로 다르게 되는 불균일 현상을 방지할 수 있는 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자 제조 방법은 웨이퍼중앙지역과 웨이퍼에지지역이 정의된 반도체 기판 상부에 상기 웨이퍼중앙지역 대비 상기 웨이퍼에지지역에서 더 두꺼운 두께를 갖는 희생막을 형성하는 단계; 상기 희생막 상에 스텝게이트비대칭리세스구조를 위한 마스크를 형성하는 단계; 상기 마스크를 식각배리어로 하여 상기 희생막을 식각하는 단계; 상기 희생막 식각후 노출된 상기 반도체 기판을 리세스식각하여 스텝게이트비대칭리세스구조를 위한 리세스패턴을 형성하는 단계; 상기 마스크 및 희생막을 제거하는 단계; 상기 반도체 기판 상에 게이트 절연막을 형성하는 단계; 및 상기 게이트 절연막 상에 상기 리세스패턴에 의해 비대칭구조를 갖는 스텝게이트를 형성하는 단계를 포함한다.
ESC, 균일도(Uniformity)

Description

스텝게이트비대칭리세스 구조를 갖는 반도체소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE HAVING STEP GATE ASYMMETRY RECESS STRUCTURE}
도 1은 종래기술에 따른 스텝게이트비대칭리세스 구조를 갖는 반도체 소자 제조 방법을 간략히 도시한 도면,
도 2는 종래기술에 따른 웨이퍼에서의 리세스패턴의 깊이분포를 도시한 도면,
도 3a 및 도 3b는 본 발명의 실시예에 따른 스텝게이트비대칭리세스 구조를 갖는 반도체 소자 제조 방법을 도시한 공정 단면도,
도 4는 본 발명의 실시예에 따른 웨이퍼 위치별 TEOS의 두께를 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 패드산화막
33 : 소자분리막 34 : 게이트 산화막
35 : 스텝게이트
본 발명은 반도체 제조 기술에 관한 것으로, 특히 스텝게이트비대칭리세스 구조(STep gated Asymmetry Recess, STAR)를 갖는 반도체소자의 제조 방법에 관한 겋이다.
최근에, DRAM을 제조할 때 채널 길이가 짧아 소자의 리프레시 특성이 악화되는데, 이를 극복하기 위하여 리세스게이트(Recess Ggate) 구조 또는 스텝게이트비대칭리세스(STAR) 구조가 제안되었고, 이러한 구조들을 통해 채널길이를 증가시켜 문턱전압을 증가시키는 효과를 얻는다.
도 1은 종래기술에 따른 스텝게이트비대칭리세스 구조를 갖는 반도체소자의 제조 방법을 간략히 도시한 도면이다.
도 1에 도시된 바와 같이, STI(Shallow Trench Isolation) 공정을 통해 소자분리막(13)이 형성된 반도체기판(11) 상부에 스텝게이트비대칭리세스를 위한 마스크('STAR 마스크'라고 약칭함, 도면 부호 생략)를 형성한다. 여기서, STAR 마스크는 소자분리막(13) 공정시 사용되고 잔류하는 패드산화막(12) 상에 형성된다.
이어서, STAR 마스크를 식각배리어로 패드산화막(12)을 식각하고 연속해서 반도체 기판(11)을 리세스 식각하여 리세스 패턴(R)을 형성한다. 이러한 리세스 패턴(R)에 의해 반도체 기판(11)은 돌출된 표면과 리세스된 표면을 갖는다.
이어서, 도면에 도시하지는 않았지만 STAR 마스크를 제거한 후에, 패드산화막(12)을 제거하고, 게이트 절연막을 형성한 후, 게이트 절연막 상에 증착 및 패터 닝 공정을 통해 스텝게이트를 형성한다.
이와 같이, 리세스 패턴(R)과 반도체 기판(11)에 걸쳐서 형성되는 비대칭 구조의 스텝게이트를 포함하여 스텝게이트비대칭리세스 구조라고 한다.
그러나, 종래기술은 리세스 패턴(R)이 웨이퍼의 에지지역과 웨이퍼의 중앙지역 깊이에서 서로 다른 깊이(d11, d22)를 갖는 깊이 불균일 현상이 발생하는 문제가 있다.
도 2는 종래 기술에 따른 웨이퍼 상에서의 리세스 패턴의 깊이 분포를 도시한 도면으로서, 웨이퍼의 중앙지역과 에지지역에서 깊이 차이가 80Å 정도로 관찰되고 있다.
이와 같은 깊이 불균일 현상은 소자분리막과 반도체 기판 사이의 EFH(Effective FOX Height) 차이, 패드산화막의 두께 차이에 의해 웨이퍼의 중앙지역과 에지지역에서 식각률 차이(특히 에지지역에서 중앙지역에 비해 식각이 더 빠르게 진행)가 발생하기 때문에 발생한다.
특히, 에지지역에서 중앙지역에 비해 더 식각이 빠르게 진행되는 것은 식각 장비의 한계가 큰 이유이며, 이러한 에지지역과 중앙지역의 깊이의 균일도 차이로 인해 후속 공정인 스텝게이트에 영향을 주며, 이는 스텝게이트의 CD 불안정(Critical Dimension Unstable), 문턱전압의 불균일 등을 유발시키므로써 소자의 전기적 특성이 나빠진다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 웨이퍼의 중앙지역과 에지지역에서 리세스 패턴의 깊이가 서로 다르게 되는 불균일 현상을 방지할 수 있는 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자 제조 방법은 웨이퍼중앙지역과 웨이퍼에지지역이 정의된 반도체 기판 상부에 상기 웨이퍼중앙지역 대비 상기 웨이퍼에지지역에서 더 두꺼운 두께를 갖는 희생막을 형성하는 단계; 상기 희생막 상에 스텝게이트비대칭리세스구조를 위한 마스크를 형성하는 단계; 상기 마스크를 식각배리어로 하여 상기 희생막과 반도체 기판을 리세스식각하여 스텝게이트비대칭리세스구조를 위한 리세스패턴을 형성하는 단계; 상기 마스크 및 희생막을 제거하는 단계; 상기 반도체 기판 상에 게이트 절연막을 형성하는 단계; 및 상기 게이트 절연막 상에 상기 리세스패턴에 의해 비대칭구조를 갖는 스텝게이트를 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 반도체 소자 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 웨이퍼 중앙 지역과 웨이퍼 에지지역이 정의된 반도체 기판(31) 상에 희생막(32)을 형성한다. 이때, 희생막(32)은 화학기상증착법(Chemical Vapor Deposition; CVD)을 이용하여 TEOS 산화막으로 형성한다. 여기서, TEOS 산화막은 웨이퍼 중앙지역 대비 웨이퍼 에지지역에서 더 두껍게 형성되는 성질을 갖는다.
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종래의 패드산화막은 800℃∼900℃의 고온에서 산소(O2) 분위기에서 열산화시켜 형성하였으나, 종래 패드산화막에 대응하는 본 발명의 희생막(32)은 300℃∼800℃의 온도에서 소스가스로 TEOS(Tetra-Ethyl-Ortho-Silicate)를 사용하고, 캐리어 가스로 N2를 사용하여 화학기상증착법으로 증착한다. 이때, N2와 TEOS의 유량비는 1:1∼1:10의 비율로 조절한다. 여기서, 증착챔버의 압력은 1Torr 미만(0mTorr보다 크고 1Torr보다 작은 범위)을 유지하는 것이 좋다. 이처럼 저압을 이용하면, 증착속도가 빠르게 된다. 이와 같은 조건으로 TEOS 산화막을 증착하면 도 4와 같은 두께 특성을 갖는다.
도 4는 본 발명의 실시예에 따른 웨이퍼 위치별 TEOS 산화막의 두께를 도시한 도면으로서, 웨이퍼 중앙지역으로부터 에지지역으로 갈수록 TEOS 산화막의 두께가 증가함을 알 수 있다.
이어서, 소자분리 공정을 실시하여 반도체 기판(31) 상에 소자분리막(33)을 형성한다.
도 3b에 도시된 바와 같이, 희생막(32) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 스텝게이트비대칭리세스를 위한 마스크('STAR 마스크'라고 약칭함, 도시하지 않음)를 형성한다. 여기서, STAR 마스크는 소자분리막(33) 공정시 사용되고 잔류하는 희생막(32) 상에 형성된다.
이어서, STAR 마스크를 식각배리어로 희생막(32)을 식각하고 연속해서 반도체 기판(31)을 리세스 식각하여 리세스 패턴(R)을 형성한다. 이러한 리세스 패턴(R)에 의해 반도체 기판(31)은 돌출된 표면과 리세스된 표면을 갖는다.
이 때, 웨이퍼의 에지 지역에서 두껍게 형성되는 TEOS 산화막(CVD TEOS)을 희생막(32)으로 사용하여 리세스 패턴(R)을 식각함으로써, 웨이퍼 중앙 지역 및 에지 지역에서 동일한 깊이(d11, d22)로 리세스 패턴(R)을 형성할 수 있다.
이어서, STAR 마스크 및 희생막(32)을 제거하고, 열산화법 또는 CVD 법으로 게이트 산화막(34)을 형성한 후, 게이트 산화막(34) 상에 증착 및 패터닝 공정을 통해 스텝게이트(35)를 형성한다.
상술한 바와 같이, 리세스 패턴 형성 공정에서 희생막을 TEOS 산화막으로 형성하여 웨이퍼 에지지역에서 TEOS 산화막이 더 두껍게 형성되므로, 웨이퍼 에지지역과 웨이퍼 중앙지역에서 동일한 깊이로 리세스 패턴을 형성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 스텝게이트비대칭리세스 구조를 위한 식각공정시 식각되는 막 중에서 산화막을 CVD에 의한 TEOS 산화막으로 형성하여 웨이퍼 중앙지역 대비 웨이퍼 에지지역에서 더 두껍게 형성하므로써, 웨이퍼 중앙지역과 웨이퍼 에지지역에서의 리세스 패턴의 깊이 균일도를 확보할 수 있는 효과가 있다.
또한, 리세스 패턴의 균일도 확보를 통해 소자의 전기적 특성 및 동작 특성을 개선하는 효과가 있다.

Claims (6)

  1. 웨이퍼중앙지역과 웨이퍼에지지역이 정의된 반도체 기판 상부에 상기 웨이퍼중앙지역 대비 상기 웨이퍼에지지역에서 더 두꺼운 두께를 갖는 희생막을 형성하는 단계;
    상기 희생막 상에 스텝게이트비대칭리세스구조를 위한 마스크를 형성하는 단계;
    상기 마스크를 식각배리어로 하여 상기 희생막과 반도체 기판을 리세스식각하여 스텝게이트비대칭리세스구조를 위한 리세스패턴을 형성하는 단계;
    상기 마스크 및 희생막을 제거하는 단계;
    상기 반도체 기판 상에 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막 상에 상기 리세스패턴에 의해 비대칭구조를 갖는 스텝게이트를 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 희생막은,
    화학기상증착법(CVD)을 이용하여 산화막으로 형성하되, TEOS를 소스가스로 사용하는 반도체 소자 제조 방법.
  3. 제 2 항에 있어서,
    상기 희생막 형성시, 상기 TEOS에 질소가스를 더 첨가하여 진행하는 반도체 소자 제조 방법.
  4. 제 3 항에 있어서,
    상기 질소와 TEOS의 유량비는 1:1∼1:10으로 하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  5. 제 2 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 희생막 증착시,
    증착챔버의 압력은 0mTorr 보다 크고 1Torr보다 작은 범위를 유지하는 반도 체소자 제조 방법.
  6. 제 5 항에 있어서,
    상기 희생막 증착시,
    상기 증착챔버는 300℃∼800℃의 온도를 유지하는 반도체 소자 제조 방법.
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