KR20090071053A - 반도체 메모리소자의 소자분리막 형성방법 - Google Patents

반도체 메모리소자의 소자분리막 형성방법 Download PDF

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Abstract

반도체 메모리소자의 소자분리막 형성방법은, 셀 영역 및 주변회로영역의 반도체기판에 트렌치를 형성하는 단계와, 트렌치의 내벽에 라이너 절연막을 형성하는 단계와, 주변회로영역의 라이너 절연막을 제거하는 단계와, 결과물 상에 트렌치를 매립하도록 SOD막을 형성하는 단계와, SOD막에 대해 급속열처리(RTP) 방법으로 1차 열처리하는 단계, 및 SOD막에 대해 2차 열처리를 수행하는 단계를 포함하여 이루어진다.
STI, SOD, 큐어링, HEIP, 급속열처리, 라이너 질화막

Description

반도체 메모리소자의 소자분리막 형성방법{Method for forming device isolation layer in semiconductor memory device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 메모리소자의 소자분리막 형성방법에 관한 것이다.
소자분리공정은 반도체소자를 제조하기 위하여 가장 먼저 수행되는 공정임과 동시에 소자의 수율을 결정짓는 첫 번째 과정이다. 특히, 디램(DRAM) 소자에서 매우 중요한 리텐션 타임(retention time)을 조절하는 중요한 공정이다. 이러한 사항은 소자의 개발에서 양산으로 이관되는 시점에 있어서 매우 중요한 역할을 한다.
소자분리 공정은 여러 가지 공정의 개발 및 트렌치 갭 필(gap fill) 물질에 대한 많은 연구가 이루어져 왔다. 일반적인 소자분리 공정의 경우 패드산화막 및 패드질화막 형성, 트렌치 형성공정, 트렌치 측벽 산화막 및 라이너 질화막 형성, 및 트렌치 갭 필 공정으로 진행되어 왔다. 최근에는 NF3 가스를 이용하는 증착-식각-증착 공정을 이용하거나, 증착-습식식각-증착 공정을 이용하여 트렌치를 매립하고 있다. 그러나, 이 방법도 현재 60nm급 디램(DRAM)의 경우에는 효과적인 갭 필 방법 이 되지 못한다. 최근에는 솔벤트 케미컬(solvent chemical)과 용매(solution)가 섞여 있는 케미컬을 이용하여 어느 정도 코팅 및 큐어링(curing)을 하여 트렌치를 채운 후, 트렌치 매립 절연막을 다시 습식식각하여 리세스시키고 고밀도 플라즈마(HDP) 산화막으로 후속 갭 필을 진행하는 SOD(Spin On Dielectric) 공정이 널리 적용되고 있다.
그런데, SOD 공정의 경우에도 공정상의 마진의 한계로 인하여 현재 개발중인 50nm 이하의 소자의 경우에는 그 적용에 한계를 나타내어 SOD만을 적용하는 경향을 보이고 있다. 그러나, 기존의 공정에서는 무리없이 진행되었던 주변회로영역의 라이너 질화막이 상당한 문제점으로 작용하고 있다. 라이너 질화막의 적용은 후속 공정에서의 소자분리막의 어택(attack)을 감소시켜 접합누설(junction leakage)을 줄임으로써 적용하지 않은 경우에 비해 리프레쉬(refresh) 시간을 증가시킬 수 있다. 이처럼 리프레쉬 시간의 증가를 가져오는 주요한 이유로는, 라이너 질화막을 적용하지 않았을 경우에 후속에 적용되는 고온의 문턱전압 조절을 위한 산화공정과 게이트산화막 형성을 위한 열산화공정에서 산화 소스가 트렌치에 매립된 고밀도 플라즈마(HDP) 막을 관통하여 트렌치의 측면까지 침투함으로써 트렌치 내벽을 추가 산화시켜 소자분리막의 리프팅(lifting) 및 스트레스를 야기하는데, 라이너 질화막이 이러한 산화 소스의 침투를 막아주기 때문인 것으로 알려져 있다. 따라서, 이러한 산화 소스의 침투를 방지하기 위해서는 일정 두께 이상의 라이너 질화막이 반드시 필요한 실정이다.
그러나, 라이너 질화막은 NMOS 트랜지스터로만 구성된 셀 영역에서는 리프레 쉬 시간을 증가시키는 결과를 가져오지만, PMOS와 NMOS 트랜지스터가 공존하는 주변회로영역에서는 PMOS 트랜지스터의 핫 일렉트론 유도에 따른 펀치쓰루, 즉 HEIP(Hot Electron Induced Punchthrough) 특성의 급격한 열화를 수반하게 된다.
도 1은 소자분리막 쪽으로 주입된 핫 일렉트론(e-)에 의해 채널의 폭이 감소되는 현상을 나타내는 도면으로, 좌측은 평면도이고 우측은 일부를 확대하여 나타낸 단면도이다.
도면 참조번호 "100"은 반도체기판의 활성영역을, "102"는 소자분리막을, "104"는 게이트산화막을, "110"은 소스/드레인영역을, 그리고 "120"은 게이트를 각각 나타낸다.
일반적으로 반도체 메모리소자가 급격히 미세화됨에 따라 채널 사이의 전계가 급격히 증가하여 많은 핫 일렉트론(hot electron)들이 발생하게 된다. 이렇게 발생한 핫 일렉트론들(e-)은 게이트산화막(104)이나 소자분리막(102)으로 침투하게 되는데, 특히 소자분리막(102)으로 침투한 핫 일렉트론의 경우 라이너 질화막에 존재하는 많은 트랩 싸이트(trap site)에 트랩된다. 트랩된 핫 일렉트론들은 바로 활성영역(100) 표면에 P형 캐리어를 끌어들여 PMOS 트랜지스터의 채널 폭을 감소시키는 역할을 함으로써 급격히 문턱전압(Vth)을 감소시키며 오프 리키지 전류(off leakage current)를 증가시키는 역할을 한다.
이와 같은 HEIP 특성 열화는 트렌치 내벽 산화막의 두께가 감소할수록 더욱 많은 P형 캐리어를 활성영역 표면으로 끌어들여 더욱 심각한 소자의 특성 열화를 가져올 수 있다. 이전의 소자에서는 이처럼 주변회로영역에 존재하였던 라이너 질화막이 이전공정에서 전기적 특성상 심한 어택을 가하지는 않았지만 최근의 소자에서는 주변회로영역에 심각한 문제를 야기하고 있다. 또한, 최근에 발생하는 문제점 중의 하나로 지적되고 있는 것은, 주변회로영역 쪽의 실리콘 슬립(Si slip) 현상이다. 이는, 단일 SOD막을 이용하는 공정에서 주변회로영역 쪽의 라이너 질화막을 제거하고 SOD 공정을 적용함에 따라서 SOD 증착 후 어닐링 단계에서 SOD막의 스트레스 변화로 인해 발생하는 것으로 알려지고 있다.
도 2는 단일 SOD막을 이용한 소자분리 공정에서 발생하는 주변회로영역의 액티브 슬립(slip) 현상을 보여주는 SEM 사진이다.
이와 같은 현상은 SOD막 증착 후 큐어링을 위한 열처리를 진행하는 동안 SOD막의 스트레스의 변화에 따른 것으로 알려지고 있다. 이와 같은 현상을 개선하기 위해 현재는 SOD막을 코팅한 후 큐어링 공정을 서로 다른 온도에서 2회에 걸쳐 진행하는 방법이 도입되고 있다. 그러나, 퍼니스에서 이루어지는 큐어링 공정을 2회에 걸쳐 진행하기 때문에 경우에 따라서는 12시간 내지 24시간까지 공정시간이 소요될 수 있어 실질적으로 공정진행이 매우 어려운 실정이다.
본 발명이 이루고자 하는 기술적 과제는, 단일 SOD막을 이용하는 소자분리 공정에서 공정시간을 증가시키지 않으면서 PMOS 트랜지스터에서 나타나는 HEIP 현상과 액티브 슬립(active slip) 현상을 방지하여 소자의 특성을 향상시킬 수 있는 반도체 메모리소자의 소자분리막 형성방법을 제공하는 것이다.
상기 기술적 과제를 이루기 위하여 본 발명에 따른 반도체 메모리소자의 소자분리막 형성방법은, 셀 영역 및 주변회로영역의 반도체기판에 트렌치를 형성하는 단계와, 트렌치의 내벽에 라이너 절연막을 형성하는 단계와, 주변회로영역의 라이너 절연막을 제거하는 단계와, 결과물 상에 트렌치를 매립하도록 SOD막을 형성하는 단계와, SOD막에 대해 급속열처리(RTP) 방법으로 1차 열처리하는 단계, 및 SOD막에 대해 2차 열처리를 수행하는 단계를 포함하는 것을 특징으로 한다.
상기 라이너 절연막은 산화막과 질화막의 적층막으로 형성할 수 있다.
상기 라이너 절연막을 형성하는 단계 전에, 상기 트렌치의 내벽에 열산화막을 형성하는 단계를 포함할 수 있다.
상기 SOD막에 대한 1차 열처리는, 850℃의 온도에서 20초간 실시할 수 있다.
상기 SOD막에 대한 1차 열처리는 질소가스(N2) 분위기에서 실시할 수 있다.
상기 SOD막에 대한 2차 열처리는, 350℃와 850℃의 퍼니스에서 각각 1시간씩 실시할 수 있다.
본 발명에 따르면, 단일 SOD막을 사용한 소자분리막 형성공정에서, 주변회로영역의 라이너 질화막을 제거하고 SOD막을 코팅한 후 급속열처리(RTP)와 퍼니스를 이용한 큐어링 공정으로 2차례에 나누어 열처리를 실시함으로써 SOD막의 용적 변화를 줄일 수 있어 PMOS 트랜지스터에서 나타나는 HEIP 현상과 액티브 슬립(active slip) 현상을 방지할 수 있고, 제조기간을 단축시키며 쓰루풋을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.
도 3 내지 도 6은 본 발명의 실시예에 따른 반도체 메모리소자의 소자분리막 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 3을 참조하면, 반도체기판(300)의 셀 영역 및 주변회로 영역에 소자분리를 위한 트렌치를 형성한다. 이를 위하여 먼저, 반도체기판(300) 상에 일정 두께의 패드 산화막(302)와 패드 질화막(304)을 형성한다. 패드 질화막(304)은 트렌치 형성을 위한 식각공정에서 반도체기판을 보호하는 마스크로 사용되고, 패드 산화막(302)은 패드 질화막의 스트레스를 완화시키는 완충막 역할을 한다. 사진식각 공정실시하여 소자분리막이 형성될 영역의 패드 산화막 및 패드 질화막을 식각하여 반도체기판(300)을 노출시킨다. 노출된 반도체기판을 일정 깊이 식각하여 트렌치를 형성한다.
도 4를 참조하면, 트렌치가 형성된 반도체기판(300)에 대해 소정의 열산화 공정을 실시하여 트렌치의 내벽에 산화막(306)을 형성한다. 결과물 상에, 얇은 질화막과 산화막을 증착하여 라이너 질화막(308)과 라이너 산화막(310)을 형성한다. 내벽 산화막(306)은 트렌치 형성을 위한 식각공정에서 발생한 식각 손상(damage)을 치유하기 위함이고, 라이너 질화막(308)은 후속 열공정에서 산화 소스가 침투하여 트렌치 내벽이 산화되는 것을 방지하기 위한 것이다.
도 5를 참조하면, 라이너 질화막(308) 및 라이너 산화막(310)이 형성된 결과물 상에, 주변회로 영역을 오픈시키는 모양의 포토레지스트 패턴(도시되지 않음)을 형성한다. 노출된 주변회로 영역의 라이너 산화막(310)과 라이너 질화막(308)을 건식식각하여 제거한다. 상기 건식식각 공정은 20mT의 압력, 500W의 파워 및 200V의 전압으로 이루어지며, CF4 가스를 베이스로 하여 CF4와 아르곤(Ar) 가스의 부피비를 80:50 정도로 하여 실시한다.
주변회로 영역의 라이너 질화막과 라이너 산화막을 제거한 다음에는, 포토레지스트 패턴을 제거하고 결과물 상에 트렌치가 충분히 매립될 수 있을 정도의 두께로 SOD막(312)을 스핀 코팅한다. SOD막은 갭 필 특성이 우수한 액체의 특성을 가지고 있기 때문에 셀 영역 및 주변회로 영역의 트렌치를 완전히 매립할 수 있다.
트렌치를 SOD막(312)으로 매립한 다음에는, 850℃ 정도의 온도와 질소가 스(N2) 분위기에서 약 20초간 급속열처리(Rapid Thermal Process; RTP)를 실시한다. SOD 코팅 후 SOD막의 실리콘산화막(SiO2)으로의 변화를 위해 수소(H2)/산소(O2) 분위기에서 실시하던 기존의 큐어링(curing) 공정과 달리, 질소가스(N2) 분위기에서 짧은 시간동안 열처리 공정을 진행하기 때문에 SOD막 내의 솔벤트 같은 불순물만을 제거하게 된다. 따라서, 실리콘산화막으로 변화되면서 발생하는 심한 용적의 변화가 나타나지 않는다. 따라서, 일부의 불순물만을 제거하기 때문에 불순물이 제거되면서 실리콘산화막(SiO2)으로 변화하면서 나타나는 큰 용적의 변화는 일어나지 않고 약간의 용적 변화만 나타나므로 스트레스가 완화된다. 그리고, 급속열처리(RTP)의 경우 기존의 퍼니스를 이용한 큐어링에 비해 쓰루풋(throughput)이 매우 빠르며, 이로 인해 장비의 운용상에 많은 이점이 따르게 된다.
다음에, 350℃와 850℃의 퍼니스에서 각각 1시간씩 SOD막에 대한 큐어링을 실시하여 SOD막(312)의 막질을 실리콘산화막(SiO2)으로 변화시킨다. 이전 단계에서 RTP 공정을 거치면서 SOD막(312) 내의 불순물이 제거되고 스트레스가 완화된 상태이기 때문에, 이 큐어링 단계에서는 불순물이 제거되면서 발생하는 큰 용적 변화를 일어나지 않고 실리콘산화막으로의 변화에 따른 약간의 용적 변화만 나타나게 된다. 따라서, 실리콘 슬립이(slip) 일어나는 변화를 최소화할 수 있다.
도 6을 참조하면, 상기 SOD막(312)에 대해 화학적기계적연마(CMP) 공정을 실시하여 패드 질화막 위의 SOD막을 제거한다. 이어서, 소정의 세정공정을 실시하여 SOD막(312)을 일정 두께 리세스시킨 다음 반도체기판 상에 형성되어 있던 패드 질화막 및 패드 산화막을 제거함으로써 소자분리막 형성공정을 완료한다.
이상 본 발명을 상세히 설명하였으나 본 발명은 상기한 실시예에 한정되지 않으며 본 발명의 기술적 사상내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.
도 1은 소자분리막 쪽으로 주입된 핫 일렉트론(e-)에 의해 채널의 폭이 감소되는 현상을 나타내는 도면이다.
도 2는 단일 SOD막을 이용한 소자분리 공정에서 발생하는 주변회로영역의 액티브 슬립(slip) 현상을 보여주는 SEM 사진이다.
도 3 내지 도 6은 본 발명의 실시예에 따른 반도체 메모리소자의 소자분리막 형성방법을 설명하기 위하여 도시한 단면도들이다.

Claims (6)

  1. 셀 영역 및 주변회로영역의 반도체기판에 트렌치를 형성하는 단계;
    상기 트렌치의 내벽에 라이너 절연막을 형성하는 단계;
    주변회로영역의 상기 라이너 절연막을 제거하는 단계;
    결과물 상에, 상기 트렌치를 매립하도록 SOD막을 형성하는 단계;
    상기 SOD막에 대해 급속열처리(RTP) 방법으로 1차 열처리하는 단계; 및
    상기 SOD막에 대해 2차 열처리를 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리소자의 소자분리막 형성방법.
  2. 제1항에 있어서,
    상기 라이너 절연막은 산화막과 질화막의 적층막으로 형성하는 것을 특징으로 하는 반도체 메모리소자의 소자분리막 형성방법.
  3. 제1항에 있어서,
    상기 라이너 절연막을 형성하는 단계 전에,
    상기 트렌치의 내벽에 열산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리소자의 소자분리막 형성방법.
  4. 제1항에 있어서,
    상기 SOD막에 대한 1차 열처리는,
    850℃의 온도에서 20초간 실시하는 것을 특징으로 하는 반도체 메모리소자의 소자분리막 형성방법.
  5. 제4항에 있어서,
    상기 SOD막에 대한 1차 열처리는 질소가스(N2) 분위기에서 실시하는 것을 특징으로 하는 반도체 메모리소자의 소자분리막 형성방법.
  6. 제1항에 있어서,
    상기 SOD막에 대한 2차 열처리는,
    350℃와 850℃의 퍼니스에서 각각 1시간씩 실시하는 것을 특징으로 하는 반도체 메모리소자의 소자분리막 형성방법.
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