KR20060059414A

KR20060059414A - 반도체 소자의 소자분리막 형성방법

Info

Publication number: KR20060059414A
Application number: KR1020040098499A
Authority: KR
Inventors: 정종구; 박형순; 박점용
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-11-29
Filing date: 2004-11-29
Publication date: 2006-06-02

Abstract

본 발명은 셀 영역과 주변 영역에 동일한 두께의 패드 질화막이 남도록 할 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것이다. 본 발명의 방법은, 셀 영역과 주변 영역이 구비된 반도체 기판 상에 패드 산화막과 패드 질화막을 차례로 형성하는 단계; 상기 패드 질화막, 패드 산화막 및 반도체 기판을 식각하여 셀 영역 및 주변 영역 각각에 액티브 영역과 필드 영역을 정의하는 트렌치를 형성하는 단계; 상기 트렌치를 포함한 기판 결과물의 전면 상에 측벽산화막, 라이너 질화막 및 라이너 산화막을 차례로 형성하는 단계; 상기 라이너 산화막 상에 감광제를 도포하는 단계; 주변 오픈 마스크를 이용하여 주변 영역의 감광제를 노광하여 제거하는 단계; 마스크 제거 후 기판 전면에 대하여 재차 노광하여 셀 영역의 액티브 상부의 감광제를 제거하는 단계; 상기 셀 영역 및 주변 영역의 액티브 상부의 라이너 산화막, 라이너 질화막 및 측벽산화막을 제거하는 단계; 상기 셀 영역의 트렌치 내의 감광제를 제거하는 단계; 상기 트렌치를 매립하도록 기판 전면 상에 매립산화막을 증착하는 단계; 상기 패드질화막이 노출되도록 상기 매립산화막을 CMP하여 액티브 영역과 필드 영역을 격리하는 단계; 및 상기 패드질화막과 패드산화막을 제거하는 단계;를 포함한다.

Description

반도체 소자의 소자분리막 형성방법{Method for forming isolation in semiconductor device}

도 1a 내지 도 1d는 종래의 반도체 소자의 소자분리막 형성방법.

도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법.

* 도면의 주요 부분에 대한 설명 *

21: 기판 22: 패드 산화막

23: 패드 질화막 24: 측벽 산화막

25: 라이너 질화막 26: 라이너 산화막

27: 감광제 28: 매립 산화막

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 셀 영역과 주변 영역에 동일한 두께의 패드 질화막이 남도록 할 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것이다.

반도체 소자의 디자인 룰이 점점 작아짐에 따라, 소자분리막 형성시 많은 문 제점이 노출되고 있다. 그 중 주변 영역의 PMOS 트랜지스터의 경우, 워드라인에 (-)바이어스를 인가할 때, 액티브 상부 코너에 전자가 집중하게 되는 전자 차지 트랩(electron charge trap) 현상에 의하여 문턱전압(Vt: Threshold voltage) 저하를 초래하게 되는 이른바 HEIP(Hot Electron Induced Punchthrough) 특성 문제가 대두되고 있다. 이를 해결하기 위해서는 트렌치 식각후 측벽 산화막 형성 공정시 산화막의 두께를 증가시키면 어느정도 해결 가능하나, 그 경우에는 액티브 폭의 감소 및 셀 쪽의 매립 마진이 부족하게 된다. 따라서, 더 이상 측벽 산화막의 두께를 늘려서 해결할 수 없는 상황이다.

한편, 셀 쪽의 리프레쉬 특성을 향상시키기 위하여 소자분리막 형성시 라이너 질화막 공정을 도입하고 있으며, 후속 HDP 증착 공정시 플라즈마의 어택의 최소화를 위하여 라이너 산화막을 추가로 증착하고 있다. 이처럼 라이너 질화막 공정과 라이너 산화막 공정의 도입으로 인하여 소자분리막 형성시 ISO 매립 마진이 부족해 지고, 매립시 공극(void) 발생으로 인하여 소자 페일을 초래하게 된다. 또한, 측벽 산화막의 두께를 증가시킬 경우, 액티브 폭이 감소되어 리프레쉬 특성 악화로 인한 소자 특성을 저하시키는 결과를 초래한다.

즉, 셀 쪽은 가능한한 측벽 산화막의 두께를 낮춰 줘야하고, 주변 쪽의 PMOS 경우, 측벽 산화막을 증가시켜줘야 하는 상반된 조건이 필요하다.

이러한 문제를 해결하기 위하여 주변 영역의 라이너 질화막 및 라이너 산화막을 선택적으로 제거하는 이른바 COLNIT(Cell Only Liner nitride) 공정을 도입하고 있다. 즉, 라이너 질화막 및 라이너 산화막 공정 후에 주변 오픈 마스크 공정 및 습식 공정을 통하여 라이너 질화막 및 라이너 산화막을 제거한 다음, 매립 산화막 증착 및 CMP 공정에 의한 소자분리막을 형성하고 있다.

종래의 방법에 의한 소자분리막 형성 방법을 도 1a 내지 도 1d를 참고하여 설명하도록 한다.

도 1a를 참조하면, 셀 영역과 페리 영역이 구비된 반도체 기판(21) 상에 패드 산화막(22)과 패드 질화막(23)을 차례로 증착한 다음 패드 질화막(23), 패드산화막(22) 및 기판(21)을 식각하여 트렌치를 형성한다. 이어서, 트렌치의 표면과 패드질화막(23) 상에 측벽 산화막(24), 라이너 질화막(25) 및 라이너 산화막(26)을 차례로 증착한다. 이어서, 기판 전면 상에 감광제(27)를 도포하고, 주변 영역 오픈 마스크를 이용하여 주변 영역만 선택적으로 감광제(27)를 제거한다. 셀 영역에는 감광제(27)가 도포되어 있는 상태이다.

도 1b를 참조하면, 주변영역의 라이너 산화막(26)과 라이너 질화막(25)을 완전히 제거하고, 패드질화막(23) 상부의 측벽산화막(24)을 제거한다.

도 1c를 참조하면, 셀 쪽의 감광제(27)를 완전히 제거한 다음 반도체 소자의 매립 산화막(28)을 증착한다.

도 1d를 참조하면, 매립산화막(28)을 CMP하여 소자분리막을 형성한다.

그러나, CMP 전 셀 영역의 패드질화막(23) 상부에는 라이너 산화막(26), 라이너 질화막(25) 및 측벽산화막(24)이 있지만 주변 영역의 패드질화막(23) 상부에는 라이너 산화막(26), 라이너 질화막(25) 및 측벽산화막(24)이 제거되었기 때문에 CMP 시 액티브의 스타핑 레이어의 감소로 인하여 셀 영역과 주변 영역의 최종 패드 질화막(23)의 두께차이가 많이 발생하는 문제점이 있다. 이로인해, 후속 공정을 거친다음 최종 소자분리막 형성후, 셀과 주변의 EFH(Effective Field oxide Height)의 차이로 인하여 트랜지스터의 특성을 악화시키고, 소자 페일을 초래하게 된다.

따라서, 본 발명은 상기한 바와 같은 선행기술에 내재되었던 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 셀 영역과 주변 영역에 동일한 두께의 패드 질화막이 남도록 할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 있다.

상기 목적을 달성하기 위해, 본 발명의 일면에 따라, 셀 영역과 주변 영역이 구비된 반도체 기판 상에 패드 산화막과 패드 질화막을 차례로 형성하는 단계; 상기 패드 질화막, 패드 산화막 및 반도체 기판을 식각하여 셀 영역 및 주변 영역 각각에 액티브 영역과 필드 영역을 정의하는 트렌치를 형성하는 단계; 상기 트렌치를 포함한 기판 결과물의 전면 상에 측벽산화막, 라이너 질화막 및 라이너 산화막을 차례로 형성하는 단계; 상기 라이너 산화막 상에 감광제를 도포하는 단계; 주변 오픈 마스크를 이용하여 주변 영역의 감광제를 노광하여 제거하는 단계; 마스크 제거 후 기판 전면에 대하여 재차 노광하여 셀 영역의 액티브 상부의 감광제를 제거하는 단계; 상기 셀 영역 및 주변 영역의 액티브 상부의 라이너 산화막, 라이너 질화막 및 측벽산화막을 제거하는 단계; 상기 셀 영역의 트렌치 내의 감광제를 제거하는 단계; 상기 트렌치를 매립하도록 기판 전면 상에 매립산화막을 증착하는 단계; 상기 패드질화막이 노출되도록 상기 매립산화막을 CMP하여 액티브 영역과 필드 영역을 격리하는 단계; 및 상기 패드질화막과 패드산화막을 제거하는 단계;를 포함하는 반도체 소자의 소자분리막 형성방법이 제공된다.

본 발명의 다른 일면에 따라, 상기 라이너 산화막은 NH4F와 HF의 비가 바람직하게는 10:1∼1000:1, 더욱 바람직하게는 100:1∼400:1인 BOE(Buffered Oxide Etchant) 용액을 사용하여 식각한다.

본 발명의 또 다른 일면에 따라, 상기 라이너 질화막은 인산(H3PO4)을 사용하여 바람직하게는 30℃∼300℃, 더욱 바람직하게는 100℃∼200℃의 온도에서 식각한다.

(실시예)

이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 상술하기로 한다.

도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정 단면도이다.

도 2a를 참조하면, 셀 영역과 주변 영역이 구비된 반도체 기판 상에 패드 산화막(22)과 패드 질화막(23)을 차례로 형성한다. 패드 산화막(22)은 O₂나 H₂O 소스를 이용하여 10∼200 Å의 두께로 형성하고, 패드 질화막(23)은 DCS(Dichlorosilane; SiH₂Cl₂)와 NH3를 소스로 하여 LPCVD 방식을 사용하거나, SiH4 나 NH3를 소스로 하여 PECVD 방법을 이용하여 200∼2000 Å의 두께로 증착한다.

도 2b를 참조하면, 패드 질화막(23), 패드 산화막(22) 및 반도체 기판(21)을 식각하여 셀 영역 및 주변 영역 각각에 액티브 영역과 필드 영역을 정의하는 트렌치를 형성한다. 트렌치는 1500∼3000 Å의 깊이로 형성한다.

도 2c를 참조하면, 트렌치를 포함한 기판 결과물의 전면 상에 측벽산화막(24)을 50∼200 Å의 두께로 형성한다.

도 2d를 참조하면, 측벽산화막(24) 상에 라이너 질화막(25) 및 라이너 산화막(26)을 차례로 형성한다. 라이너 질화막(25)은 DCS(Dichlorosilane; SiH₂Cl₂)와 NH3를 소스로 하여 LPCVD 방식으로 증착하거나, 또는 SiH4나 NH3를 소스로 하여 PECVD 방법을 이용하여 10∼200 Å의 두께로 증착한다. 라이너 산화막(26)은 O₂나 H₂O 소스를 이용하여 10∼200 Å의 두께로 형성한다. 이어서, 후속 매립시 리프팅을 방지할 목적으로 어닐공정을 적용하여 수백 ℃의 퍼니스에서 열처리를 한다.

도 2e를 참조하면, 라이너 산화막(26) 상에 감광제(27)를 도포하고, 주변 오픈 마스크를 이용하여 주변 영역의 감광제(27)를 선택적으로 제거한다.

도 2f를 참조하면, 마스크 제거 후 기판 전면에 대하여 재차 노광하여 셀 영역의 액티브 상부의 감광제(27)를 제거한다. 이어서, 패드질화막(23) 상부의 라이너 산화막(26) 및 라이너 질화막(25) 및 측벽산화막(24)을 제거한다. 이때, 셀 영역에서는 트렌치가 감광제(27)로 채워져 있으므로, 트렌치 내부의 라이너 산화막(26) 및 라이너 질화막(25)은 제거되지 않는다. 라이너 산화막(26)은 NH4F와 HF의 비가 바람직하게는 10:1∼1000:1, 더욱 바람직하게는 100:1∼400:1인 BOE(Buffered Oxide Etchant) 용액을 사용하여 식각한다. 라이너 질화막(25)은 인산(H3PO4)을 사용하여 바람직하게는 30℃∼300℃, 더욱 바람직하게는 100℃∼200℃의 온도에서 식각한다. 라이너 산화막(26) 및 라이너 질화막(25)은 건식식각으로 제거할 수도 있다.

도 2g를 참조하면, 셀 영역의 트렌치 내의 감광제(27)를 제거한다.

도 2h를 참조하면, 트렌치를 포함한 기판 전면 상에 매립 산화막(28)을 3000∼10000 Å의 두께로 증착한다. 매립 산화막(28)은 HDP 방식 또는 SiH4/H2O2를 소스로 하는 LPCVD 방식을 적용한 유동성 절연막(APL: Advanced Planarization Layer)으로 증착한다. SiH4/H2O2를 소스로 하는 LPCVD 방식을 적용한 유동성 절연막(APL)을 100∼1000 Å의 두께로 일부 증착하고, HDP 방식으로 나머지 2000∼9000 Å의 두께를 증착할 수 있다. 또한, PE-TEOS, O3-TEOS 등의 TEOS 계통의 산화막 또는 BPSG, PSG 등의 산화막을 증착할 수 있다.

도 2i를 참조하면, 패드 질화막(23)이 노출될 때까지 매립 산화막(28)을 CMP하여 액티브 영역과 필드 영역을 격리시킨다. CMP는 2 단계로 진행하며, 최종 단계에서 세리아(ceria) 연마제를 이용한 고선택성 슬러리를 사용한다. CMP 공정시 연마압력은 1∼10 psi, 연마 테이블 속도는 10∼100 rpm으로 한다. 슬러리 연마제의 농도는 0.5∼30 wt％로 조절하며, 슬러리는 50∼500 nm 정도 크기의 콜로이달 형태나 퓸드 형태의 연마제를 포함하는 것을 사용한다. 슬러리 연마제는 세리아(CeO2), 실리카(SiO2), 알루미나(Al2O3), 지르코니아(ZrO2), MgO2, TiO2, Fe3O4, HfO2 등을 이용할 수 있으며, 2차 CMP 공정시 산화막 : 질화막의 선택비가 바람직하게는 10:1∼200:1, 더욱 바람직하게는 20:1∼100:1 인 세리아(CeO2) 연마제를 함유하는 슬러리를 사용한다. CMP 공정시 하드패드를 사용한다.

이후, 패드 질화막(23) 및 패드 산화막(22)을 제거하여 소자분리막을 형성한다.

본 발명의 상기한 바와 같은 구성에 따라, 셀 영역과 주변 영역에 동일한 두께의 패드 질화막이 남도록 함으로써, 셀 영역과 페리 영역이 동일한 유효 필드산화막 높이(Effective field oxide height)를 갖게 함으로써, 트랜지스터의 특성을 향상시키고, 반도체 소자의 페일을 줄일 수 있으며 수율을 향상시킬 수 있다.

본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니고 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.

Claims

셀 영역과 주변 영역이 구비된 반도체 기판 상에 패드 산화막과 패드 질화막을 차례로 형성하는 단계;

상기 패드 질화막, 패드 산화막 및 반도체 기판을 식각하여 셀 영역 및 주변 영역 각각에 액티브 영역과 필드 영역을 정의하는 트렌치를 형성하는 단계;

상기 트렌치를 포함한 기판 결과물의 전면 상에 측벽산화막, 라이너 질화막 및 라이너 산화막을 차례로 형성하는 단계;

상기 라이너 산화막 상에 감광제를 도포하는 단계;

주변 오픈 마스크를 이용하여 주변 영역의 감광제를 노광하여 제거하는 단계;

마스크 제거 후 기판 전면에 대하여 재차 노광하여 셀 영역의 액티브 상부의 감광제를 제거하는 단계;

상기 셀 영역 및 주변 영역의 액티브 상부의 라이너 산화막, 라이너 질화막 및 측벽산화막을 제거하는 단계;

상기 셀 영역의 트렌치 내의 감광제를 제거하는 단계;

상기 트렌치를 매립하도록 기판 전면 상에 매립산화막을 증착하는 단계;

상기 패드질화막이 노출되도록 상기 매립산화막을 CMP하여 액티브 영역과 필드 영역을 격리하는 단계; 및

상기 패드질화막과 패드산화막을 제거하는 단계;를 포함하는 반도체 소자의 소자분리막 형성방법.
제 1 항에 있어서,

상기 라이너 산화막은 NH4F와 HF의 비가 바람직하게는 10:1∼1000:1, 더욱 바람직하게는 100:1∼400:1인 BOE(Buffered Oxide Etchant) 용액을 사용하여 식각하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
제 1 항에 있어서,

상기 라이너 질화막은 인산(H3PO4)을 사용하여 바람직하게는 30℃∼300℃, 더욱 바람직하게는 100℃∼200℃의 온도에서 식각하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.