KR20090045668A - 반도체 소자 제조 방법 - Google Patents
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Abstract
본 발명은 COLINIT방식을 통해 셀영역과 주변회로영역에 소자분리막을 형성하되, 균일한 EFH를 갖도록 라이너질화막을 선택적으로 제거하는 반도체 소자의 제조 방법을 제공하기 위한 것으로, 이를 위해 셀영역과 주변회로영역이 구분된 기판상에 패드층패턴을 형성하는 단계, 상기 패드층패턴을 식각장벽으로 상기 기판을 식각하여, 상기 셀영역과 주변회로영역에서 선폭을 달리하는 복수의 트렌치를 형성하는 단계, 상기 기판 전면에 라이너질화막을 형성하는 단계, 상기 셀영역의 트렌치가 매립되도록 제1절연막을 형성하는 단계, 상기 라이너질화막을 제거하는 단계, 상기 라이너질화막이 제거된 기판 전면에 제2절연막을 형성하는 단계 및 상기 제2절연막을 평탄화하는 단계를 포함하여 이루어짐으로써, 반도체 소자의 안정성 및 신뢰성을 향상시킬 수 있으며, 나아가 수율을 향상시킬 수 있는 효과를 얻는다.
라이너산화막, 라이너질화막, 소자분리막, 트렌치, 측벽산화막
Description
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 COLINIT방식을 통해 셀영역과 주변회로영역에 소자분리막을 형성하되, 균일한 EFH를 갖도록 라이너질화막을 선택적으로 제거하는 반도체 소자의 제조 방법에 관한 것이다.
DRAM(Dynamic Random Access Memory) 소자는 자신의 디자인룰(design rule)이 감소함에 따라 STI(Shallow Trench Isolation)방식의 소자분리막 형성시 다수의 문제점이 노출되고 있다. 특히, 주변회로영역의 PMOS(P type Metal Oxide Semiconductor) 트랜지스터에서 발생되는 HEIP(Hot Electron Induced Punch-through)특성 열화가 대두되고 있다. HEIP특성이란 소자분리막과 활성영역의 계면에 전하가 트랩(trap)되어 트랜지스터의 유효채널길이를 감소시키는 현상을 뜻한다.
위와 같은 문제점을 해결하기 위한 방안으로 소자분리를 위한 트렌치 식각후에 형성되는 측벽산화막의 두께를 증가시키는 방법이 제기되었다. 그러나, 측벽산화막의 형성은 셀영역과 주변회로영역에 동시에 진행되기 때문에, 셀영역의 소자분 리를 위한 트렌치 내에도 두꺼운 측벽산화막이 형성된다. 결과적으로, 셀영역의 트렌치에는 종횡비 증가에 따른 소자분리막의 갭필마진(gap-fill margin)이 부족하며, 측벽산화막의 두께 증가 - 측벽산화막은 산화(oxidation)공정에 의해 형성됨 - 로 인해 활성영역 폭(active width)이 감소된다.
한편, 셀영역에서는 리프레쉬(refresh)특성을 향상시키기 위한 라이너질화막(liner nitride)과 소자분리막용 HDP(High Density Plasma)산화막 증착시 플라즈마(plasma)의 어택(attack)을 최소화하기 위한 라이너산화막(liner oxide)을 적용하고 있다. 이들도 셀영역과 주변회로영역에 동시에 형성된다.
그런데, 주변회로영역, 특히 PMOS 트랜지스터가 형성될 PMOS영역에 라이너질화막이 형성될 경우, 공정중에서 발생된 전하들이 라이너질화막에 의한 포텐셜월(potential wall)에 트랩(trap)되어 HEIP특성을 더욱 열화시킨다.
그래서, 전술한 문제점들을 해결하기 위해 COLINIT(Cell Only Liner NITride)공정이 제안되었다.
도 1은 COLINIT공정을 통한 소자분리막의 형성방법을 나타낸 구조단면도이다. 이를 참조하면, 셀영역에는 측벽산화막(11)과 라이너질화막(12), 라이너산화막(13) 및 제1HDP산화막(14A)이 형성되어 있고, 주변회로영역에는 측벽산화막(11) 및 제2HDP산화막(14B)이 형성된 것을 확인할 수 있다. 이렇게 셀영역에만 라이너질화막(12) 및 라이너산화막(13)을 선택적으로 형성하는 방식이 COLINIT방식이다. 즉, 주변회로영역만을 개방(open)시키는 마스크패턴(mask pattern)을 형성한 후에 습식식각(wet etch)공정을 진행하여 라이너질화막(12)과 라이너산화막(13)을 제거 하는 방식이 COLINIT방식인 것이다.
그러나, COLINIT방식은 주변회로영역 특히 PMOS영역에만 선택적으로 라이너질화막(12) 및 라이너산화막(13)이 제거되었기 때문에 셀영역의 제1HDP산화막(14A)과 PMOS영역의 제2HDP산화막(14B)의 EFH(Effective Fox Height) 차이가 발생한다. 즉, 화학적기계적연마(Chemical Mechanical Polishing: CMP)공정에서 연마정지막으로 작용하는 질화막의 두께차 - 셀영역은 패드질화막(15)+라이너질화막(12)이지만 주변회로영역은 패드질화막(15)만이 존재 - 에 의해 제1 및 제2HDP산화막(14A, 14B)의 EFH가 다르게 된다.
따라서, 셀영역의 제1HDP산화막(14A)과 주변회로영역의 제2HDP산화막(14B)의 EFH가 다름으로서 발생되는 트랜지스터의 특성 열화를 방지할 수 있는 기술이 필요하게 되었다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, COLINIT방식을 통해 셀영역과 주변회로영역에 소자분리막을 형성하되, 균일한 EFH를 갖도록 라이너질화막을 선택적으로 제거하는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자 제조 방법은 셀영역과 주변회로영역이 구분된 기판상에 패드층패턴을 형성하는 단계, 상기 패드층패턴을 식각장벽으로 상기 기판을 식각하여, 상기 셀영역과 주변회로영역에서 선폭을 달리하는 복수의 트렌치를 형성하는 단계, 상기 기판 전면에 라이너질화막을 형성하는 단계, 상기 셀영역의 트렌치가 매립되도록 제1절연막을 형성하는 단계, 상기 라이너질화막을 제거하는 단계, 상기 라이너질화막이 제거된 기판 전면에 제2절연막을 형성하는 단계 및 상기 제2절연막을 평탄화하는 단계를 포함하여 이루어짐을 특징으로 한다.
상술한 바와 같은 과제 해결 수단을 바탕으로 하는 본 발명은 패드층패턴 상에서 소자분리막이 정렬되도록 라이너질화막을 선택적으로 제거하기 때문에, 셀영 역과 주변회로영역의 소자분리막이 균일한 EFH를 갖는다.
또한, 셀영역의 소자분리막에는 라이너질화막이 잔류하므로써, 반도체 소자의 리프레쉬 특성을 향상시킬 수 있다. 또한, 주변회로영역 특히 PMOS영역에서는 라이너질화막을 제거하므로써, 전하트랩에 의한 HEIP특성을 향상시킬 수 있다.
따라서, 반도체 소자의 안정성 및 신뢰성을 향상시킬 수 있으며, 나아가 수율을 향상시킬 수 있는 효과를 얻는다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
후술하는 실시예에서는 셀영역과 주변회로영역의 소자분리용 트렌치를 메운 SOD(Spin On Dielectrics)막이 각영역에서 제거되는 속도가 차별되는 것을 이용하여, 주변회로영역에서는 라이너질화막을 모두 제거하고 셀영역에서는 패드층패턴 상에 형성된 라이너질화막만을 선택적으로 제거한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자 제조 방법을 나타낸 공정단면도이다.
도 2a에 도시된 바와 같이, 셀영역과 주변회로영역이 구분된 기판(21) 상에 소자분리영역이 개방된 패드층패턴(22)을 형성한다. 여기서, 주변회로영역은 PMOS트랜지스터가 형성되는 PMOS영역을 포함한다.
패드층패턴(22)은 패드산화막(22A)과 패드질화막(22B)의 적층구조를 갖는데, 패드질화막(22B)은 트렌치를 형성하기 위한 식각장벽으로 작용한다. 또한, 후속 소자분리막 매립후에 진행하는 평탄화 공정에서 연마정지막으로 작용한다. 이를 위해 패드질화막(22B)은 DCS(DiChloroSilane: SiH2Cl2)와 NH3를 소스로 하여 LPCVD방식으로 형성하거나, SiH4나 NH3를 소스로 하여 PECVD방식을 형성하며, 200~2000Å의 두께를 갖는다. 그리고, 패드산화막(22A)은 패드질화막(22B)의 버퍼(buffer)막으로 작용하는데, 이를 위해 O2나 H2O를 이용하는 건식 또는 습식 산화방식으로 형성하며, 10~200Å의 두께를 갖는다.
이어서, 패드층패턴(22)을 식각장벽으로 소자분리를 위한 트렌치(23A, 23B)를 형성한다. 트렌치(23A, 23B)는 셀영역과 주변회로영역에서 서로 다른 폭(width)을 갖는다. 즉, 셀영역의 트렌치(23A)의 상부폭이 주변회로영역의 트렌치(23B) 보다 작다.
이어서, 트렌치(23)를 형성하기 위한 식각공정 중 트렌치(23)의 측벽에 발생될 수 있는 결함(defect)을 제거하고, 트렌치(23)의 측벽과 후속 소자분리막의 계면간에 발생되는 전하 트랩(interface trap charge)을 최소화하기 위한 측벽산화막(24)을 형성한다. 그리고, 측벽산화막(24)은 50~200Å의 두께를 갖는다.
이어서, 리프레쉬특성을 향상시키기 위한 라이너질화막(25)을 형성한다.
라이너질화막(25)은 DCS(DiChloroSilane: SiH2Cl2)와 NH3를 소스로 하여 LPCVD방식으로 형성하거나, SiH4나 NH3를 소스로 하여 PECVD방식을 형성하며, 10~200Å의 두께를 갖는다.
이어서, 라이너산화막(26)을 형성한다.
라이너산화막(26)은 O2나 H2O를 이용하여 건식 또는 습식 산화방식으로 형성하며, 10~200Å의 두께를 갖는다.
이어서, 후속 스핀온절연막 형성시 리프팅(lifting)을 방지하기 위해 수백℃의 퍼니스에서 어닐(anneal)공정을 진행한다.
이어서, 트렌치(23)를 갭필(gap fill)하는 제1절연막(27)으로서 스핀온절연막을 형성한다.
스핀온절연막은 퍼하이드로 폴리실라잔(perhydro-polysilazane), 규산염(silicate), 실록산(siloxane), HSQ(Hydrogen SilsesQuioxane) 및 CSQ(Carbon SilsesQuioxane)으로 이루어진 그룹 중에서 선택된 어느 하나를 소스(source)로 형성할 수 있다.
그리고, 스핀온절연막은 스핀코팅(spin coating)방식으로 증착되며, 베이킹(baking) 및 큐어링(curing)까지 진행한 상태이다. 여기서, 베이킹은 70-500℃에서 진행하며, 큐어링은 200~600℃의 퍼니스장비에서 진행한다.
그리고, 스핀온절연막은 증착특성상 주변회로영역의 기판(31) 상보다 셀영역의 기판(31) 상에서 더 두껍게 형성(D1>D2)된다. 이는 주변회로영역에는 폭이 넓은 트렌치(23B)가 형성되어 있고, 셀영역에는 폭이 작은 트렌치(23A)가 형성되어 있기 때문이다.
본 도면들에서는 설명의 편의를 위해 셀영역의 트렌치(23A)와 주변회로영역의 트렌치(23B) 개구부폭 차이가 두드러지지 않지만, 실제적으로는 많은 차이를 두고 있는바, 스핀온절연막이 주변회로영역의 기판(31) 상보다 셀영역의 기판(31) 상에서 더 두껍게 형성된다.
도 2b에 도시된 바와 같이, 건식 또는 습식 에치백공정을 진행하여 제1절연막(27)을 식각한다. 이때, 셀영역보다 얇게(D1>D2) 형성된 주변회로영역의 제1절연막(27) 식각은 상대적으로 빠르게 진행되고, 셀영역의 제1절연막(27) 식각은 느리게 진행된다. 따라서, 주변회로영역의 제1절연막(27)은 모두 제거되지만, 셀영역의 제1절연막(27A)은 일부가 트렌치(23A) 내에 잔류한다. 그리고, 제1절연막(27A)은 트렌치(23A)의 측벽이 노출되지 않을 만큼으로 잔류하는 것이 바람직하다. 이는 후속공정에서 셀영역의 트렌치(23A) 내에 형성된 라이너질화막(25)의 손실을 방지하기 위함이다.
또한, 제1절연막(27)의 에치백으로 인해 노출된 라이너산화막(26)도 함께 제거된다. 따라서, 라이너산화막(26)은 셀영역의 트렌치(23A)에는 존재하며, 주변회로영역에서는 모두 제거된다.
제1절연막(27)과 라이너산화막(26)의 에치백을 건식으로 진행할 경우 C4F6가스나 C5F8가스를 이용하며, 습식으로 진행할 경우 HF용액 또는 BOE(Buffered Oxide Etchant, NH4F/HF = 10~1000:1)용액을 이용한다.
도 2c에 도시된 바와 같이, 라이너산화막(26)의 제거로 인해 노출된 라이너질화막(25)을 건식 또는 습식식각공정으로 제거한다.
따라서, 라이너질화막(25)은 셀영역의 트렌치(23A)에는 존재하며, 주변회로영역에서는 모두 제거된다. 그리고, 라이너질화막(25)을 습식으로 식각할 경우 30~300℃의 인산(H3PO4)을 이용한다.
도 2d에 도시된 바와 같이, 기판(21) 전면에 제2절연막(28)을 형성한다.
제2절연막(28)은 산화막으로 형성할 수 있으며, 또는 HDP(High Density Plasma)산화막, APL(Advanced Planarization Layer, SiH4와 H2O2를 소스로 하여 LPCVD방식으로 형성된 유동성절연막), PETEOS 및 O3-TEOS과 같은 TEOS 산화막, BPSG 및 PSG으로 이루어진 그룹 중에서 선택된 적어도 어느 하나로 형성한다. 예를 들어, APL과 HDP산화막의 적층구조일 수 있다.
이어서, 제2절연막(28)을 평탄화하여 트렌치(23A, 23B)에 매립한다. 이때, 패드층패턴(22) 표면에서 연마정지된다.
제2절연막(28)의 평탄화는 산화세륨(ceria) 연마제를 포함하는 고선택슬러리를 이용하는 CMP공정으로 진행한다.
CMP공정은 1~10psi의 연마압력, 10~100rpm의 연마테이블속도 및 0.5~30wt%의 슬러리 농도로 진행한다. 또한, CMP공정의 슬러리는 50~500nm 크기의 콜로이달(colloidal)형태나, 퓸드(fumed)형태의 연마제를 포함하는 것이 바람직하다.
CMP공정의 연마제로는 세리아(CeO2), 실리카(SiO2), 알루미나(Al2O3), 지르코 니아(ZrO2), MgO2, TiO2, Fe3O4 및 HfO2으로 이루어진 그룹 중에서 선택된 어느 하나로 진행할 수 있다. 또한, 슬러리는 산화막:질화막의 선택비가 50~200:1인 슬러리 조합을 이용하여 패드질화막(22B)의 연마가 일어나지 않도록 제어한다.
그리고, CMP공정은 두단계로 나누어 진행할 수 있는데, 초기에는 실리카 연마제를 함유하는 슬러리를 통하여 단차를 제거시키고, 산화세륨 연마제를 함유하는 슬러리를 이용하여 최종 평탄화한다. 이로써, 움푹 파이는 디싱(dishing)현상 및 부식(erosion)을 방지하고, 웨이퍼 전면의 패드질화막(22B)의 두께를 일정하게 유지시킬 수 있다.
이로써 소자분리막의 형성공정이 완료되는데, 셀영역의 트렌치(23A)에는 측벽산화막(24), 라이너질화막(25A), 라이너산화막(26A), 제1 및 제2절연막(27A, 28)이 존재하며, 주변회로영역의 트렌치(23B)에는 측벽산화막(24) 및 제2절연막(28)이 존재한다.
따라서, 셀영역에서는 라이너질화막(25A)으로 인해 DRAM소자의 리프레쉬특성을 향상시킬 수 있으며, 주변회로영역에서는 라이너질화막이 제거되었기 때문에 라이너질화막에 의한 전하트랩현상을 방지할 수 있다.
또한, 소자분리막(28A)의 평탄화가 패드질화막(22B) 상에서 연마정지되기 때문에 소자분리막들의 EFH가 균일해지는 효과를 얻는다.
그리고, CMP공정 전에 패드층패턴(22) 상에 라이너질화막(25)이 제거된 상태이므로, 소자분리막들의 EFH를 균일하게 하기 위한 과도연마(over polishing)에 따 른 소자분리막의 단차가 낮아지는 문제를 해결할 수 있으며, 이에 따라 슬러리의 사용량을 줄일 수 있다. 또한, 과도연마에 의한 기판(21)의 손실을 방지하며 패드질화막(22B)이 모두 노출되기 때문에 패드질화막(22B)의 언스트립(unstrip)을 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 COLINIT공정을 통한 소자분리막의 형성방법을 나타낸 구조단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자 제조 방법을 나타낸 공정단면도.
* 도면의 주요부분에 대한 부호의 설명 *
21 : 기판 22 : 패드층패턴
22A : 패드산화막 22B : 패드질화막
23A, 23B : 트렌치 24 : 측벽산화막
25 ; 라이너질화막 26 : 라이너산화막
27 : 제1절연막
Claims (11)
- 셀영역과 주변회로영역이 구분된 기판상에 패드층패턴을 형성하는 단계;상기 패드층패턴을 식각장벽으로 상기 기판을 식각하여, 상기 셀영역과 주변회로영역에서 선폭을 달리하는 복수의 트렌치를 형성하는 단계;상기 기판 전면에 라이너질화막을 형성하는 단계;상기 셀영역의 트렌치가 매립되도록 제1절연막을 형성하는 단계;상기 라이너질화막을 제거하는 단계;상기 라이너질화막이 제거된 기판 전면에 제2절연막을 형성하는 단계; 및상기 제2절연막을 평탄화하는 단계를 포함하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 셀영역의 트렌치가 상기 주변회로영역의 트렌치보다 선폭이 작은 것을 특징으로 하는 반도체 소자 제조 방법.
- 제2항에 있어서,상기 제1절연막을 매립하는 단계는, 상기 셀영역과 주변회로영역에서 선폭을 달리하는 복수의 트렌치에 의해 제1절연막의 증착높이 - 상기 증착높이는 기판표면으로 부터의 높이임 - 가 서로 다른 상태에서, 에치백 공정을 진행하여 상기 셀영역의 트렌치의 일부에만 제1절연막을 잔류시켜 형성하는 반도체 소자 제조 방법.
- 제3항에 있어서,상기 제1절연막은 상기 셀영역의 트렌치 측벽이 노출되지 않도록 형성하는 반도체 소자 제조 방법.
- 제3항에 있어서,상기 제1절연막은 스핀온절연막으로 형성하는 반도체 소자 제조 방법
- 제5항에 있어서,상기 에치백 공정은 C4F6가스나 C5F8가스를 사용하는 건식 에치백 공정이거나, HF용액 또는 BOE(Buffered Oxide Etchant, NH4F/HF = 10~1000:1)용액을 사용하는 습식 에치백 공정인 반도체 소자 제조 방법.
- 제1항에 있어서,상기 제2절연막은 HDP(High Density Plasma)산화막, APL(Advanced Planarization Layer, SiH4와 H2O2를 소스로 하여 LPCVD방식으로 형성된 유동성절연막), PETEOS 및 O3-TEOS과 같은 TEOS 산화막, BPSG 및 PSG으로 이루어진 그룹 중에서 선택된 적어도 어느 하나로 형성하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 평탄화하는 단계는,실리카 연마제를 함유하는 슬러리를 통하여 상기 제2절연막의 단차를 제거하는 단계; 및산화세륨 연마제를 함유하는 슬러리를 이용하여 상기 패드층패턴 표면이 노출되도록 평탄화하는 단계를 포함하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 라이너질화막을 형성하기 전에, 상기 트렌치 내에 측벽산화막을 형성하 는 단계를 더 포함하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 라이너질화막을 형성한 후에, 상기 라이너질화막 상에 라이너산화막을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 패드층패턴은 패드산화막과 패드질화막의 적층구조로 형성한 반도체 소자 제조 방법.
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| US8198171B2 (en) | 2009-10-30 | 2012-06-12 | Hynix Semiconductor Inc. | Semiconductor device and fabrication method thereof |
| US11201156B2 (en) | 2018-01-08 | 2021-12-14 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods for fabricating the same |
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2007
- 2007-11-02 KR KR1020070111609A patent/KR20090045668A/ko not_active Application Discontinuation
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