KR20090022227A - 소자분리막 제조 방법 - Google Patents

소자분리막 제조 방법 Download PDF

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Abstract

본 발명은 안정적인 화학적기계적연마 공정을 제공하여 EFH가 균일하고 소자간 격리특성이 우수한 스핀온절연막의 소자분리막 형성 방법을 제공하기 위한 것으로, 이를 위해 기판상에 질화막을 포함하는 패드층패턴을 형성하고 이를 식각장벽으로 상기 기판을 식각하여 트렌치를 형성하는 단계, 상기 트렌치가 형성된 기판 전면에 스핀온절연막을 메우는 단계, 상기 스핀온절연막을 1차큐어링하는 단계, 상기 1차큐어링된 스핀온절연막을 에치백하는 단계, 상기 패드층패턴의 표면이 노출되도록 상기 스핀온절연막을 화학적기계적연마하는 단계 및 화학적기계적연마가 진행된 스핀온절연막을 2차큐어링하는 단계를 포함하여 이루어지므로써, 반도체 소자의 안정성 및 신뢰성을 높이며, 나가 수율을 향상시킬 수 있는 효과를 갖는다.
큐어링, 스핀온절연막, 트렌치, EFHZ, 화학적기계적연마

Description

소자분리막 제조 방법{METHOD FOR FABRICATING ISOLATION}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 안정적인 CMP공정을 제공하여 EFH가 균일하고 소자간 격리특성이 우수한 스핀온절연막의 소자분리막 형성 방법에 관한 것이다.
DRAM(Dynamic Random Access Memory)소자는 소자간 격리를 위해 STI(Shallow Trench Isolation)공정을 적용하고 있으며, 소자분리막으로는 갭필(gap fill)특성을 향상시키기 위해 스핀온절연막(spin on dielectric)을 사용하고 있다.
스핀온절연막은 스핀코팅(spin coating)단계와 큐어링(curing)단계를 거쳐 형성되는데, 소자분리를 위한 트렌치에 채워진 스핀온절연막을 평탄화 - 화학적기계적연마(Chemical Mechanical Polishing: CMP) - 하는 과정에서 웨이퍼간(wafer to wafer) 또는 랏간(lot to lot) 스핀온절연막의 연마속도가 상이하여 소자분리막의 EFH(Effective Fox Height)가 달라지는 문제점이 발생된다.
이는 스핀온절연막이 퍼하이드로 폴리실라잔(perhydro-polysilazane)으로 (SiH2NH)n구조를 갖는 상태에서 큐어링을 진행하게 되면 Si-O결합(bond)과 Si-N결합이 공존 - 큐어링된 스핀온절연막의 상부에서 Si-O결합이 다수를 이루며, 하부에서는 Si-N결합이 다수를 이룬다. 이는 도 1로서 확인될 수 있는 것으로, 도 1은 큐어링된 스핀온절연막의 두께에 따른 N농도를 플롯팅(plotting)한 그래프이다. - 하게 되는데, 산화세륨(ceria) 연마제를 이용하는 CMP공정에서 위의 Si-N결합과 Si-O결합의 혼합분포에 의해 연마속도차가 발생된다. 따라서, 연마정지막으로 사용되는 패드질화막의 소모량차가 발생되고, 이에 따라 소자분리막들의 EFH차가 야기되는 것이다.
다른 문제점으로 큐어링 진행후 대기시간에 따른 스핀온절연막의 연마특성을 나타낸 그래프인 도 2를 참조하면, 스핀온절연막은 대기시간이 지날수록 저선택슬러리(Low Selective Slurry: LSS)에 대한 연마속도가 약간 감소하고, 고선택슬러리(High Selective Slurry: HSS)에 대해서는 연마속도가 증가하는 것을 확인할 수 있다. 즉, 큐어링을 진행한 후, 공정환경에 따라 대기시간이 0시간, 8시간 또는 24시간 지난 후의 스핀온절연막은 슬러리에 따라 연마속도가 차이가 나서 웨이퍼간 또는 랏간 연마 불균일도을 초래하는 것이다. 결과적으로 산화세륨과 같은 HSS를 사용하는 데 있어서, 공정비용(cost)의 증가 및 CMP의 불안성을 야기시키고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 안정적인 CMP공정을 제공하여 EFH가 균일하고 소자간 격리특성이 우수한 스핀온절연막의 소자분리막 형성 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 소자분리막 형성 방법은 기판상에 질화막을 포함하는 패드층패턴을 형성하고 이를 식각장벽으로 상기 기판을 식각하여 트렌치를 형성하는 단계, 상기 트렌치가 형성된 기판 전면에 스핀온절연막을 메우는 단계, 상기 스핀온절연막을 1차큐어링하는 단계, 상기 1차큐어링된 스핀온절연막을 에치백하는 단계, 상기 패드층패턴의 표면이 노출되도록 상기 스핀온절연막을 화학적기계적연마하는 단계 및 화학적기계적연마가 진행된 스핀온절연막을 2차큐어링하는 단계를 포함하여 이루어짐을 특징으로 한다.
상술한 바와 같은 과제 해결 수단을 바탕으로 하는 본 발명은 안정적인 CMP공정을 제공하여 EFH가 균일하고 소자간 격리특성이 우수한 스핀온절연막의 소자분리막을 형성할 수 있다.
따라서, 반도체 소자의 안정성 및 신뢰성을 높이며, 나가 수율을 향상시킬 수 있는 효과를 갖는다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 소자분리막의 형성 방법을 나타낸 공정단면도이다.
도 3a에 도시된 바와 같이, 기판(11) 상에 소자분리영역이 개방(open)된 패드층패턴(12)을 형성한다.
패드층패턴(12)은 패드산화막(12A)과 패드질화막(12B)이 적층된 구조를 갖는다.
이중 패드산화막(12A)은 패드질화막(12B)의 박막스트레스(film stress)를 완충(buffer)하기 위한 박막으로 작용하는데, O2나 H2O소스를 이용하여 습식(wet)이나 건식(dry) 산화방식으로 형성하며, 10~200Å의 두께를 갖는다.
그리고, 패드질화막(12B)은 후속 트렌치를 형성하기 위한 식각장벽층 및 후속 CMP공정시 연마정지막으로 작용하는데, DCS(DiChloroSilane, SiH2Cl2)와 NH3를 소스로 하여 LPCVD(Low Pressure Chemical Vapor Deposition)방식으로 형성하거나, SiH4나 NH3를 소스로 하여 PECVD(Plasma Enhanced Chemical Vapor Depostion)방식으 로 형성하며, 200~2000Å의 두께를 갖는다.
이어서, 패드층패턴(12)을 식각장벽으로 기판(11)을 식각하여 트렌치(13)를 형성한다. 그리고, 트렌치(13)는 1500~3000Å의 깊이를 갖는다.
도 3b에 도시된 바와 같이, 트렌치(13)에 측벽산화막(14)을 형성한다.
측벽산화막(14)은 트렌치(13) 형성시 식각스트레스에 의한 결함(defect)을 제거하고, 트렌치(13)의 측벽과 후속 소자분리막 사이의 계면트랩전하(interface trap charge)를 감소시키기 위한 박막으로 작용하는데, 이를 위해 측벽산화막(14)은 50~200Å의 두께를 갖는다.
그리고, 측벽산화막(14)은 산화(oxidation)공정을 통해 형성되는바, 패드질화막(12B)에도 미세한 두께로 측벽산화막(14)이 형성되나, 후속 공정에 의해 제거되기 때문에 트렌치(13)에만 형성된 것으로 도시하였다.
이어서, 측벽산화막(14)이 형성된 기판(11) 전면에 라이너질화막(15, liner nitride)을 형성한다.
라이너질화막(15)은 DRAM소자의 리프레쉬(refresh)특성을 향상시키기 위한 박막으로 작용하는데, 이를 위해 DCS(DiChloroSilane, SiH2Cl2)와 NH3를 소스로 하여 LPCVD(Low Pressure Chemical Vapor Deposition)방식으로 형성하거나, SiH4나 NH3를 소스로 하여 PECVD(Plasma Enhanced Chemical Vapor Depostion)방식으로 형성하며, 10~200Å의 두께를 갖는다.
이어서, 라이너질화막(15) 상에 라이너산화막(16)을 형성한다.
라이너산화막(16)은 라이너질화막(15)과 후속 소자분리막간의 스트레스를 감소시키기 위한 박막으로 작용하는데, 이를 위해 300~800℃의 어닐(anneal)공정으로 형성하며, 1010~150Å의 두께를 갖는다.
도 3c에 도시된 바와 같이, 라이너산화막(16)이 형성된 기판(11) 전면에 스핀온절연막(17)을 형성한다. 이때, 트렌치(13)는 스핀온절연막(17)에 의해 매워진다.
스핀온절연막(17)은 스핀코팅 방식으로 형성되어 미세한 트렌치(13)에도 보이드(void) 없이 완전 갭필된다. 그리고, 스핀온절연막(17)은 Si-N결합구조를 갖는데, 예를 들어 퍼하이드로 폴리실라잔(perhydro-polysilazane), 규산염(silicate), 실록산(siloxane), HSQ(Hydrogen SilsesQuioxane) 및 CSQ(Carbon SilsesQuioxane)으로 이루어진 그룹 중에서 선택된 어느 하나를 소스(source)로 형성된 박막일 수 있다.
이어서, 스핀코팅된 스핀온절연막(17)을 70-500℃의 오븐(oven)에서 베이킹(baking)한다.
이어서, 스핀온절연막(17)을 큐어링하여 실리콘산화막(Si-O결합)화 한다.
스핀온절연막(17)의 큐어링은 200~600℃의 공정온도 및 백금촉매하에서 H2/02의 혼합가스를 이용하는 CWVG(Catalytic Wafer Vapor Generation)방식을 사용하는데, 스핀온절연막(17) 전부가 실리콘산화막화되지 못하고, 도 1과 같이 두께별 Si-O결합 및 Si-N결합이 공존하게 된다. 자세하게 스핀온절연막(17)의 실리콘산화 막화는 깊이방향에서 패드층패턴(12)보다 높은 위치까지 진행하는 것이 바람직하다. 이를 나타낸 것이 도면부호 '17A'와 '17B'이다. 여기서, '17A'는 Si-N결합의 스핀온절연막(17A)을 나타낸 것이고, '17B'는 Si-O결합의 스핀온절연막(17A)을 나타낸 것이다. 그리고, Si-N결합의 스핀온절연막(17A)과 Si-O결합의 스핀온절연막(17A)은 다수의 결합구조가 Si-N결합 또는 Si-O결합일뿐, 위의 결합구조만이 존재하는 것은 아니다. 또한, Si-O결합과 Si-N결합의 경계면은 큐어링 시간 및 온도에 따라 조절가능하다.
도 3d에 도시된 바와 같이, 스핀온절연막(17)에 대한 에치백(etch back)공정을 진행한다.
스핀온절연막(17)의 에치백은 실리콘산화막(SiO)에 대한 식각선택비가 낮고, 실리콘질화막(SiN)에 대한 식각선택비가 높은 식각가스 또는 식각용액을 이용하는데, 때문에 Si-O결합의 스핀온절연막(17B)이 식각되며 Si-N결합의 스핀온절연막(17A) 상에서 식각은 정지된다.
여기서, 식각가스는 C4F6가스 또는 C5F8가스이고, 식각용액은 HF용액일 수 있다.
이와 같이, Si-N결합의 스핀온절연막(17A) 상에서 식각이 정지되도록 설정할 경우, 깊이방향에서 패드층패턴(12)보다 높은 위치까지 진행된 스핀온절연막(17)의 실리콘산화막화에 의해 패드층패턴(12)은 노출되지 않는다. 이는 후속 CMP공정에서 패드질화막(12B) 표면에서 연마가 정지될 때, 트렌치(13) 내부에 스핀온절연 막(17A)이 안정적으로 매립될 수 있음을 의미한다.
도 3e에 도시된 바와 같이, CMP공정을 진행하여 트렌치(13) 내에 스핀온절연막(17C)을 매립한다.
이로써, 스핀온절연막(17C)의 소자분리막이 형성된다.
CMP공정은 산화세륨(ceria) 연마제를 이용하여 진행하는데, 에치백 공정에 의해 스핀온절연막(17C)의 단차가 낮아진 상태이므로, CMP공정의 시간 및 연마제 사용량을 감소시킬 수 있다. 또한, 패드층패턴(12) 상의 라이너질화막(15)까지 연마할 수 있도록 과도연마하는 것이 바람직하다.
CMP공정은 Si-N결합의 스핀온절연막(17A)에 대한 연마속도를 증가시키기 위해서, 일정량의 인산계열의 화합물을 포함시키는 것이 바람직하다. 여기서, 인산계열의 화합물은 MxPyOz(M=금속(metal)계 또는 수소(H), x=0~3, y=1~3, z=2~5)일 수 있고, 자세하게는 MxPyOz 중 양이온(M)은 H+, Na+, K+, Mg2 + 또는 Ca2 +과 같은 알칼리나 알칼리토금속 이온이거나, NH4 +와 같은 복이온으로 이뤄지며, 예를 들면 H3PO4 또는 NaH2PO2일 수 있다. 그리고, 인산계열의 화합물은 연마슬러리 - 실리카 슬러리 - 와 별도의 공급라인을 통해서 공급하되, CMP공정 종반에는 연마속도를 감소시키기 위해 공급을 중지하는 것이 바람직하다. 또는 인산계열의 화합물은 연마슬러리와 혼합한 상태에서 공급될 수도 있다.
또한, 인산계열의 화합물은 총슬러리양의 0.1~30wt%인 것이 바람직하다.
CMP공정은 1~10psi의 연마압력, 10~100rpm의 연마테이블속도 및 0.5~30wt%의 슬러리 농도로 진행한다. 또한, CMP공정의 슬러리는 50~500nm 크기의 콜로이달(colloidal)형태나, 퓸드(fumed)형태의 연마제를 포함하는 것이 바람직하다.
또한, CMP공정은 한단계(1step)으로 진행하되, 사용하는 슬러리의 연마제는 세리아(ceria) 연마제를 주로 사용하고, 실리카(SiO2), 알루미나(Al2O3), 지르코니아(ZrO2), MgO2, TiO2, Fe3O4 및 HfO2으로 이루어진 그룹 중에서 선택된 어느 하나를 사용할 수 있다.
또한, 슬러리는 산화막:질화막의 선택비가 50~200:1인 슬러리 조합을 이용하여 패드질화막(12B)의 연마가 일어나지 않도록 제어한다.
도 3f에 도시된 바와 같이, 평탄화가 진행된 스핀온절연막(17C)을 큐어링시켜 실리콘산화막(SiO2)화 한다.
이때, 스핀온절연막(17C)은 완전히 실리콘산화막으로 치환되도록 공정조건을 조절하는 것이 바람직하다.
전술한 바와 같은 본 발명의 실시예는 1차 큐어링에서 스핀온절연막(17)의 실리콘산화막화 - Si-O결합구조로 치환 - 를 깊이방향에서 패드층패턴(12)보다 높은 위치까지 진행한 후에 에치백공정을 진행한다. 에치백 공정으로 인해 후속 CMP공정의 연마량이 감소하여 연마공정 시간 및 소비(cost)를 감소할 수 있다. 또한, CMP공정에서 Si-N결합의 스핀온절연막(17A)만을 연마하기 때문에 소자분리막들의 EFH가 균일해 진다.
그리고, 대기시간의 변화에 의한 연마속도의 차이도 CMP공정의 연마량이 감소하여 웨이퍼간 또는 랏간 연마 불균일도를 감소시킬 수 있다.
따라서, EFH가 균일하고, 소자간 격리특성이 우수한 소자분리막을 형성할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 큐어링된 스핀온절연막의 두께에 따른 N농도를 플롯팅(plotting)한 그래프.
도 2는 큐어링 진행후 대기시간에 따른 스핀온절연막의 연마특성을 나타낸 그래프.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 소자분리막의 형성 방법을 나타낸 공정단면도.
* 도면의 주요부분에 대한 부호의 설명 *
11 : 기판 12 : 패드층패턴
12A : 패드산화막 12B : 패드질화막
13 : 트렌치 14 : 측벽산화막
15A : 라이너질화막 16A : 라이너산화막
17C : 스핀온절연막

Claims (16)

  1. 기판상에 질화막을 포함하는 패드층패턴을 형성하고 이를 식각장벽으로 상기 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치가 형성된 기판 전면에 스핀온절연막을 메우는 단계;
    상기 스핀온절연막을 1차큐어링하는 단계;
    상기 1차큐어링된 스핀온절연막을 에치백하는 단계;
    상기 패드층패턴의 표면이 노출되도록 상기 스핀온절연막을 화학적기계적연마하는 단계; 및
    화학적기계적연마가 진행된 스핀온절연막을 2차큐어링하는 단계
    를 포함하는 소자분리막 형성 방법.
  2. 제1항에 있어서,
    상기 스핀온절연막은 퍼하이드로 폴리실라잔(perhydro-polysilazane), 규산염(silicate), 실록산(siloxane), HSQ(Hydrogen SilsesQuioxane) 및 CSQ(Carbon SilsesQuioxane)으로 이루어진 그룹 중에서 선택된 어느 하나를 소스(source)로 형성된 박막인 소자분리막 형성 방법.
  3. 제1항에 있어서,
    상기 스핀온절연막은 Si-N결합구조를 갖는 것을 특징으로 하는 소자분리막 형성 방법.
  4. 제3항에 있어서,
    상기 1차큐어링하는 단계에서 Si-N결합구조의 스핀온절연막 상부가 Si-O결합구조로 치환되는 소자분리막 형성 방법.
  5. 제4항에 있어서,
    상기 Si-O결합구조로 치환된 스핀온절연막은 상기 트렌치 외부에만 존재하는 소자분리막 형성 방법.
  6. 제1항에 있어서,
    상기 에치백하는 단계는 건식 또는 습식 식각으로 진행하는 소자분리막 형성 방법.
  7. 제6항에 있어서,
    상기 식각은 상기 Si-N결합구조의 스핀온절연막에 대해 Si-O결합구조의 스핀온절연막의 식각선택비가 낮은 식각가스 또는 식각용액을 이용하는 소자분리막 형성 방법.
  8. 제7항에 있어서,
    상기 식각가스는 C4F6가스 또는 C5F8가스인 소자분리막 형성 방법.
  9. 제7항에 있어서,
    상기 식각용액은 HF용액인 소자분리막 형성 방법.
  10. 제1항에 있어서,
    상기 1차큐어링하는 단계는 200~600℃의 공정온도 및 백금촉매하에서 H2/02의 혼합가스를 이용하는 소자분리막 형성 방법.
  11. 제1항에 있어서,
    상기 패드층패턴은 산화막과 질화막이 순차적으로 적층된 구조로 형성하는 소자분리막 형성 방법.
  12. 제11항에 있어서,
    상기 화학적기계적연마하는 단계는 1~10psi의 연마압력, 10~100rpm의 연마테이블속도 및 0.5~30wt%의 슬러리 농도로 진행하는 소자분리막 형성 방법.
  13. 제11항에 있어서,
    상기 화학적기계적연마하는 단계는 50~500nm 크기의 콜로이달(colloidal)형태나, 퓸드(fumed)형태의 연마제를 포함하는 슬러리로 진행하는 소자분리막 형성 방법.
  14. 제13항에 있어서,
    상기 슬러리는 인산계열의 화합물을 포함하는 소자분리막 형성 방법.
  15. 제14항에 있어서,
    상기 인산계열의 화합물은 MxPyOz(M=금속(metal)계 또는 수소(H), x=0~3, y=1~3, z=2~5)인 소자분리막 형성 방법.
  16. 제14항에 있어서,
    상기 인산계열의 화합물은 총슬러리양의 0.1~30wt%로 진행하는 소자분리막 형성 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170006655A (ko) * 2015-07-09 2017-01-18 삼성전자주식회사 소자 분리 구조의 형성 방법
US9721830B2 (en) 2015-07-16 2017-08-01 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices including isolation layers

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