KR20170006655A - 소자 분리 구조의 형성 방법 - Google Patents

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Abstract

소자 분리 구조 형성 방법으로, 제1 및 제2 영역의 기판 상에 하드 마스크를 형성한다. 상기 하드 마스크를 이용하여 상기 기판을 식각하여, 상기 제1 영역에 제1 액티브 패턴들과 제2 영역에 제2 액티브 패턴들을 형성하고, 상기 제1 액티브 패턴들 사이에 제1 폭의 제1 트렌치와 상기 제2 액티브 패턴들 사이에 상기 제1 폭보다 좁은 제2 폭의 제2 트렌치를 형성한다. 상기 하드 마스크 상에, 상기 제2 트렌치를 채우면서 상기 제1 트렌치의 표면을 따라 컨포멀하게 제1 산화막을 형성한다. 상기 제1 산화막 상에 상기 제1 트렌치의 표면을 따라 컨포멀하게 폴리실리콘막을 형성한다. 상기 폴리실리콘막 상에 상기 제1 트렌치를 채우는 스핀온 유전막을 형성한다. 그리고, 상기 스핀온 유전막 및 상기 폴리실리콘막을 산소를 포함하는 반응 분위기에서 열처리하여 산화물로 변환시켜 상기 제1 트렌치 내에 각각 제2 및 제3 산화막을 형성한다. 상기 소자 분리 구조를 포함하는 반도체 소자는 우수한 전기적 특성을 가질 수 있다.

Description

소자 분리 구조의 형성 방법{METHODS OF FORMING AN ISOLATION STRUCTURE IN A SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 소자 분리 구조의 형성 방법에 관한 것이다.
반도체 소자를 제조하기 위하여, 기판에 트렌치 소자 분리 공정을 수행하여 액티브 패턴 및 소자 분리막 패턴을 형성한다. 상기 액티브 패턴들 사이의 트렌치들은 위치별로 내부 폭이 다를 수 있으며, 다양한 내부 폭을 갖는 상기 트렌치들 내에 소자 분리막 패턴을 형성하여야 한다. 또한, 상기 소자 분리막 패턴은 우수한 소자 분리 특성을 가져야 한다.
본 발명의 과제는 우수한 소자 분리 특성을 갖는 소자 분리 구조의 형성 방법을 제공하는 것이다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 소자 분리 구조 형성 방법으로, 제1 및 제2 영역의 기판 상에 하드 마스크를 형성한다. 상기 하드 마스크를 이용하여 상기 기판을 식각하여, 상기 제1 영역에 제1 액티브 패턴들과 제2 영역에 제2 액티브 패턴들을 형성하고, 상기 제1 액티브 패턴들 사이에 제1 폭의 제1 트렌치와 상기 제2 액티브 패턴들 사이에 상기 제1 폭보다 좁은 제2 폭의 제2 트렌치를 형성한다. 상기 하드 마스크 상에, 상기 제2 트렌치를 채우면서 상기 제1 트렌치의 표면을 따라 컨포멀하게 제1 산화막을 형성한다. 상기 제1 산화막 상에 상기 제1 트렌치의 표면을 따라 컨포멀하게 폴리실리콘막을 형성한다. 상기 폴리실리콘막 상에 상기 제1 트렌치를 채우는 스핀온 유전막을 형성한다. 그리고, 상기 스핀온 유전막 및 상기 폴리실리콘막을 산소를 포함하는 반응 분위기에서 열처리하여 산화물로 변환시켜 상기 제1 트렌치 내에 각각 제2 및 제3 산화막을 형성한다.
예시적인 실시예들에 있어서, 상기 스핀온 유전막은 폴리실라잔계 물질을 포함하는 용액을 코팅하여 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 산화막은 화학기상 증착법, 원자층 적층법 또는 열산화 공정을 통해 형성된 실리콘 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 하드 마스크는 실리콘 산화물로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 기판 및 상기 하드 마스크 사이에, 패드 절연막 및 저지막을 형성할 수 있다. 그리고, 상기 하드 마스크를 식각 마스크로 이용하여 패드 절연막 및 저지막을 식각하여 패드 절연막 패턴 및 저지막 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 및 제3 산화막을 형성한 다음에, 상기 저지막 패턴이 노출되도록 상기 제1 내지 제3 산화막 및 하드 마스크 패턴을 평탄화하여 상기 제1 트렌치 내에 제1 내지 제3 산화막 패턴 및 상기 제2 트렌치 내에 제1 산화막 패턴을 형성하는 것을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 패드 절연막은 실리콘 산화물을 포함하고, 상기 저지막은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 스핀온 유전막을 형성한 다음에, 상기 스핀온 유전막을 상기 폴리실리콘막의 최상부면이 노출되도록 평탄화하여 상기 제1 트렌치 내에 스핀온 유전막 패턴을 형성하는 것을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 액티브 패턴들 사이에는 상기 제2 트렌치와 연통하고, 상기 제1 폭보다 좁고 상기 제2 폭보다 넓은 제3 폭을 갖는 제3 트렌치가 더 포함되고, 상기 제3 트렌치 내부에 상기 제1 산화막, 상기 폴리실리콘막 및 상기 스핀온 유전막을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 액티브 패턴들 사이에는 상기 제2 트렌치와 연통하고, 상기 제1 폭보다 좁고 상기 제2 폭보다 넓은 제3 폭을 갖는 제3 트렌치가 더 포함되고, 상기 제3 트렌치 내부를 채우도록 상기 제1 산화막을 형성할 수 있다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 소자 분리 구조 형성 방법으로, 기판의 일부를 식각하여, 제1 영역의 기판에 제1 폭의 제1 트렌치 및 제2 영역의 기판에 상기 제1 폭보다 좁은 제2 폭의 제2 트렌치를 형성한다. 상기 하드 마스크 상에, 상기 제2 트렌치를 채우면서 상기 제1 트렌치의 표면을 따라 컨포멀하게 제1 산화막을 형성한다. 상기 제1 산화막 상에 상기 제1 트렌치의 표면을 따라 컨포멀하게 폴리실리콘막을 형성한다. 상기 폴리실리콘막 상에 상기 제1 트렌치를 채우는 스핀온 유전막을 형성한다. 상기 스핀온 유전막 및 상기 폴리실리콘막을 산화물로 변환시켜 상기 제1 트렌치 내에 각각 제2 및 제3 산화막을 형성한다. 상기 제1 트렌치 양 측의 기판 상에 게이트 구조물을 형성한다. 그리고, 상기 제2 트렌치의 양 측의 기판 상에 메모리 셀들을 형성한다.
예시적인 실시예들에 있어서, 상기 게이트 구조물은 동일한 선폭을 가지면서 연장되도록 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 및 제3 산화막을 형성한 다음에, 상기 기판 표면이 노출되도록 상기 제1 내지 제3 산화막 및 하드 마스크 패턴을 평탄화하여 상기 제1 트렌치 내에 제1 내지 제3 산화막 패턴 및 상기 제2 트렌치 내에 제1 산화막 패턴을 형성하는 것을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 스핀온 유전막을 형성한 다음에, 상기 폴리실리콘막의 최상부면이 노출되도록 상기 스핀온 유전막을 평탄화하여 상기 제1 트렌치 내에 스핀온 유전막 패턴을 형성하는 것을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 2 영역의 기판에 상기 제2 트렌치와 연통하고 상기 제1 폭보다 좁고 상기 제2 폭보다 넓은 제3 폭을 갖는 제3 트렌치가 더 포함되고, 상기 제3 트렌치 내부에는 적어도 상기 제1 산화막을 포함할 수 있다.
예시적인 실시예들에 따른 소자 분리 구조의 형성 방법에서, 상기 제1 트렌치의 측벽 및 저면에는 실리콘 질화막 라이너가 형성되지 않는다. 상기 제1 트렌치 내부에는 서로 다른 공정을 통해 형성된 제1 내지 제3 산화막 패턴이 포함된다. 따라서, 상기 실리콘 질화막 라이너에 전하가 트랩핑되는 문제가 발생되지 않으므로, 상기 소자 분리 구조를 포함하는 기판에 형성된 반도체 소자는 불량이 감소될 수 있고, 높은 신뢰성을 가질 수 있다.
도 1a, 1b 및 2는 예시적인 실시예에 따른 소자 분리 구조를 포함하는 반도체 소자를 나타내는 평면도들 및 단면도이다.
도 3 내지 도 10은 예시적인 실시예들에 따른 소자 분리 구조를 포함하는 반도체 소자의 형성 방법을 설명하는 단면도들이다.
도 11a, 11b 및 12는 예시적인 실시예에 따른 소자 분리 구조를 포함하는 반도체 소자를 나타내는 평면도 및 단면도이다.
도 13 내지 도 16은 예시적인 실시예들에 따른 소자 분리 구조를 포함하는 반도체 소자의 형성 방법을 설명하는 단면도들이다.
도 17 내지 도 21은 예시적인 실시예들에 따른 소자 분리 구조를 포함하는 반도체 소자의 형성 방법을 설명하는 단면도들이다.
도 22 내지 도 26은 예시적인 실시예들에 따른 소자 분리 구조를 포함하는 반도체 소자의 형성 방법을 설명하는 단면도들이다.
도 27 내지 도 29는 예시적인 실시예들에 따른 소자 분리 구조를 포함하는 반도체 소자의 형성 방법을 설명하는 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1a 및 도 1b 및 2는 예시적인 실시예에 따른 소자 분리 구조를 포함하는 반도체 소자를 나타내는 평면도들 및 단면도이다.
도 1a는 기판의 제2 영역을 나타내는 평면도이고, 도 1b는 기판의 제1 영역을 나타내는 평면도이다. 도 2는 도 1a 및 도 1b의 I-I', II-II' 및 III-III' 부위를 절단한 단면도들이다. 이하의 설명 전체에서, 제1 및 제2 방향은 기판 상부면에 대해 평행한 방향이다. 상기 제1 방향은 상기 제2 방향에 대해 수직하지 않으면서 일정 각도를 갖는다.
도 1a, 1b 및 도 2를 참조하면, 제1 영역 및 제2 영역을 포함하는 기판(100)이 구비된다.
상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판일 수 있다.
상기 제2 영역은 메모리 셀들이 형성되는 셀 영역(cell region)일 수 있으며, 제1 영역은 상기 메모리 셀들을 구동하는 주변 회로 소자들이 형성되는 주변 회로 영역(peripheral region)일 수 있다.
상기 제2 영역의 기판(100)에는 메모리 셀들을 형성하기 위한 복수의 제2 액티브 패턴들(100b)이 구비될 수 있다. 예시적인 실시예에서, 도 1a에도시된 것 과 같이, 상기 제2 액티브 패턴들(100b)은 디램 소자의 메모리 셀들을 형성하기 위한 액티브 영역일 수 있다. 상기 제1 영역의 기판(100)에는 주변 회로들을 형성하기 위한 복수의 제1 액티브 패턴들(100a)이 구비될 수 있다. 상기 제1 및 제2 액티브 패턴들(100a, 100b)은 기판의 상부를 일부 식각하여 형성된 것이므로, 상기 기판(100) 상부면으로부터 돌출된다. 상기 제1 액티브 패턴들(100a) 사이에는 제1 트렌치(110)가 형성되고, 상기 제2 액티브 패턴들(100b) 사이에는 제2 및 제3 트렌치들(112a, 112b)이 형성된다.
상기 제1 액티브 패턴(100a)의 상부면은 상기 각각의 제2 액티브 패턴들(100b)의 상부면보다 넓은 면적을 가질 수 있다. 상기 제1 액티브 패턴들(100a) 사이의 상기 제1 트렌치(110)는 제1 폭(W1)을 가질 수 있다.
상기 각각의 제2 액티브 패턴들(100b)은 상기 제1 방향으로 연장되는 형상을 가질 수 있다. 상기 제2 액티브 패턴들(100b)은 상기 제1 방향으로 서로 설정된 간격으로 이격되면서 나란하게 배치될 수 있다. 또한, 상기 제1 방향으로 나란하게 배치된 제2 액티브 패턴들(100b)은 제2 액티브 열들을 이루며, 상기 제2 액티브 열들은 상기 제2 방향으로 서로 이격되면서 배치될 수 있다. 따라서, 상기 제2 액티브 패턴들(100b)은 어레이를 형성할 수 있다. 이 때, 상기 제2 방향으로 서로 이웃하는 상기 제2 액티브 패턴들(100b)은 상기 제2 방향으로 나란하지 않고 서로 어긋나게 배치될 수 있다.
상기 제2 액티브 패턴들(100b) 사이에 형성된 트렌치는 그 위치에 따라 내부 폭이 다를 수 있으며, 예를들어 상기 제2 방향으로 제2 폭(W2)을 갖는 상기 제2 트렌치(112a) 및 상기 제2 방향으로 상기 제2 폭(W2)보다 넓은 제3 폭(W3)을 갖는 상기 제3 트렌치(112b)를 포함할 수 있다.
예시적인 실시예에서, 상기 제2 트렌치(112a)는 제2 액티브 열에 포함되는 하나의 제2 액티브 패턴과, 상기 제2 액티브 패턴과 제2 방향으로 서로 이웃하는 제2 액티브 패턴들(100b) 사이에 형성되고, 상기 제3 트렌치(112b)는 상기 제1 방향으로 서로 이웃하는 제2 액티브 패턴들(100b) 사이에 형성될 수 있다. 상기 제2 및 제3 트렌치(112a, 112b)는 서로 연통될 수 있다. 또한, 상기 제2 및 제3 폭(W2, W3)은 상기 제1 폭(W1)보다 좁을 수 있다. 즉, 상기 제1 트렌치(110)는 상기 제1 내지 제3 트렌치들(110, 112a, 112b) 중에서 가장 넓은 폭을 가질 수 있다.
상기 제1 트렌치(110) 내에는 제1 산화막 패턴(114a), 제2 산화막 패턴(116b) 및 제3 산화막 패턴(118b)을 포함하는 제1 소자 분리 구조물(120a)이 채워질 수 있다.
상기 제1 산화막 패턴(114a)은 상기 제1 트렌치(110)의 측벽 및 저면상에 컨포멀하게 형성될 수 있다. 상기 제1 산화막 패턴(114a)은 실리콘 산화물을 포함할 수 있다. 상기 실리콘 산화물은 열산화 공정, CVD 공정 또는 ALD 공정을 통해 형성된 것일 수 있다. 상기 제2 산화막 패턴(116b)은 상기 제1 산화막 패턴(114) 상에 컨포멀하게 형성될 수 있다. 상기 제2 산화막 패턴(116b)은 폴리실리콘이 산화되어 형성된 실리콘 산화물일 수 있다. 상기 제3 산화막 패턴(118b)은 상기 제2 산화막 패턴(116b) 상에 구비되어 상기 제1 트렌치(110)의 나머지 부위를 채우는 형상을 가질 수 있다. 상기 제3 산화막 패턴(118b)은 폴리실라잔 용액을 이용하여 형성된 실리콘 산화물일 수 있다. 즉, 상기 제1 내지 제3 산화막 패턴(114, 116b, 118b)은 각각 서로 다른 공정을 통해 형성된 실리콘 산화물일 수 있다.
이와같이, 상기 제1 트렌치(110) 내부에는 실리콘 산화물만이 포함되며, 실리콘 질화물은 포함되지 않는다. 즉, 상기 제1 트렌치(110)의 측벽 및 저면 상에 실리콘 질화물 라이너가 포함되지 않는다. 상기 실리콘 질화물 라이너는 전하들을 트랩핑할 수 있다. 따라서, 상기 제1 액티브 패턴(100a) 상에 MOS 트랜지스터를 형성하는 경우, 상기 MOS 트랜지스터가 동작될 때 상기 실리콘 질화물 라이너에 전하들이 트랩핑되어 핫 일렉트론에 의한 펀치쓰루(hot electron induced punchthrough, HEIP)가 발생될 수 있다. 특히, 상기 실리콘 질화물 라이너에는 PMOS 트랜지스터의 다수 캐리어인 정공들이 트랩될 수 있으며, 그 결과 상기 제1 액티브 패턴(100a) 상에 형성되는 PMOS 트랜지스터의 유효 채널 폭이 감소되어, 상기 PMOS트랜지스터의 문턱 전압이 낮아지고, 오프 누설 전류가 증가되는 문제가 발생될 수 있다.
그러나, 본 실시예의 제1 트렌치(110) 내부에는 상기 실리콘 질화물이 포함되지 않기 때문에, 상기 HEIP와 같은 불량이 감소될 수 있다.
상기 제2 트렌치(112a)는 상기 제1 내지 제3 트렌치(110, 112a, 112b)들 중에서 가장 좁은 폭을 가진다. 상기 제2 트렌치(112a) 내에는 상기 제1 산화막 패턴(114a)이 채워진다. 즉, 상기 제2 트렌치(112a) 내에는 상기 제2 산화막 패턴(116b) 및 제3 산화막 패턴(118b)이 구비되지 않을 수 있다.
또한, 상기 제3 트렌치(112b)는 상기 제2 트렌치(112a)보다 넓고 상기 제1 트렌치(110)보다 좁은 폭을 가질 수 있다. 상기 제3 트렌치(112b) 내에는 상기 제1 산화막 패턴(114a), 상기 제2 산화막 패턴(116b) 및 상기 제3 산화막 패턴(118b)을 포함하는 제2 소자 분리 구조물(120b)이 채워진다. 즉, 상기 제2 소자 분리 구조물(120b)은 상기 제1 소자 분리 구조물(120a)과 동일한 물질들을 포함할 수 있다. 상기 제1 내지 제3 산화막 패턴들(114a, 116b, 118b)은 각각 서로 다른 공정을 통해 형성된 실리콘 산화물일 수 있다.
상기 제1 액티브 패턴들(100a) 상에는 MOS 트랜지스터가 구비될 수 있다.
구체적으로, 상기 제1 액티브 패턴들(100a) 및 제1 소자 분리 구조물(120a) 상에 제1 게이트 구조물(130)이 구비될 수 있다. 상기 제1 게이트 구조물(130)은 상기 제1 액티브 패턴(100a)을 가로지르는 방향으로 연장될 수 있다. 예시적인 실시예에서, 상기 제1 게이트 구조물(130)은 게이트 절연막(130a), 게이트 전극(130b) 및 하드 마스크(130c)를 포함할 수 있다. 상기 제1 게이트 구조물(130) 양 측의 제1 액티브 패턴(100a)에는 소오스/드레인으로 제공되는 불순물 영역(도시안됨)이 구비될 수 있다.
상기 제1 게이트 구조물(130)은 동일한 선폭을 가지면서 연장될 수 있다. 예를들어, 상기 제1 게이트 구조물(130)은 상기 제1 액티브 패턴들 (100b) 및 제1 소자 분리 구조물(120a) 상에서 동일한 선폭을 가질 수 있다. 상기 제1 트렌치(110) 내에 실리콘 질화물이 구비되지 않기 때문에, 상기 제1 게이트 구조물(130)의 유효 게이트 길이를 증가시키기 위하여 선폭을 확장시키는 탭(tab) 부위가 포함되지 않더라도 상기 HEIP와 같은 불량을 억제할 수 있다. 이와같이, 상기 제1 게이트 구조물(130)은 상기 탭 부위가 구비되지 않기 때문에, 상기 제1 게이트 구조물(130) 양 측에 형성되는 불순물 영역의 상부면 면적이 증가될 수 있다. 따라서, 상기 불순물 영역과 전기적으로 연결되는 배선들과의 얼라인 마진이 증가될 수 있다.
상기 제2 액티브 패턴들(100b) 상에는 메모리 셀들이 형성될 수 있다. 상기 메모리 셀들은 디램 메모리 셀을 포함할 수 있다. 예시적인 실시예에서, 상기 디램 메모리 셀은 선택 트랜지스터, 비트 라인, 콘택 플러그들 및 커패시터를 포함할 수 있다.
예시적인 실시예에서, 상기 선택 트랜지스터는 상기 제2 액티브 패턴(100b), 제1 산화막 패턴(114a), 제2 소자 분리 구조물(120b)의 상부를 관통하면서 상기 제2 방향으로 연장되는 매립 게이트 구조물(도시안됨) 및 상기 매립 게이트 구조물 양 측의 제2 액티브 패턴(100b)에 구비되는 불순물 영역(도시안됨)을 포함할 수 있다. 상기 매립 게이트 구조물은 워드 라인으로 제공될 수 있다.
설명한 것과 같이, 상기 반도체 소자는 기판의 각 영역에 우수한 소자 분리 특성을 갖는 소자 분리막 구조물들이 구비됨으로써, 고집적화되면서 높은 신뢰성을 가질 수 있다.
도 3 내지 도 10은 예시적인 실시예들에 따른 소자 분리 구조를 포함하는 반도체 소자의 형성 방법을 설명하는 단면도들이다. 상기 각 단면도들은 도 1a 및 도 1b에서 I-I', II-II' 및 III-III' 부위를 절단한 단면도들이다.
도 3을 참조하면, 제1 및 제2 영역이 구분된 기판(100) 상에 패드 절연막(102), 저지막(104), 하드 마스크막(106) 및 마스크 패턴(108)을 순차적으로 형성한다.
상기 패드 절연막(102)은 예를들어, 실리콘 산화물을 포함할 수 있다. 상기 패드 절연막(102)은 예를들어, 원자층 증착법, 열산화법, 또는 화학기상 증착법을 통해 형성할 수 있다.
상기 저지막(104)은 예를들어, 실리콘 질화물을 포함할 수 있다. 상기 저지막(104)은 예를들어, 원자층 증착법, 또는 화학기상 증착법을 통해 형성할 수 있다. 상기 저지막(104)은 실리콘 산화물의 평탄화하는 공정에서 연마 저지막 또는 식각 저지막으로 사용될 수 있다.
상기 하드 마스크막(106)은 예를들어, 실리콘 산화물을 포함할 수 있다. 상기 실리콘 산화물은 예를들어, 원자층 증착법, 또는 화학기상 증착법을 통해 형성할 수 있다. 상기 하드 마스크막(106)은 기판을 식각하기 위한 식각 마스크로 제공될 수 있다.
상기 마스크 패턴(108)은 액티브 패턴들이 형성되는 부위를 덮는 형상을 가질 수 있다. 상기 마스크 패턴(108)은 사진 공정을 통해 형성된 포토레지스트 패턴을 포함할 수 있다. 이와는 달리, 상기 마스크 패턴은 이중 패터닝 기술(Dual Patterning Technology: DPT) 혹은 사중 패터닝 기술(Quadruple Patterning Technology: QPT)을 사용하여 형성할 수도 있다.
도 4를 참조하면, 상기 마스크 패턴(108)을 이용하여 상기 하드 마스크막(106), 저지막(104) 및 패드 절연막(102)을 순차적으로 식각하여 패드 절연막 패턴(102a), 저지막 패턴(104a) 및 하드 마스크(106a)를 형성한다. 이 후, 상기 하드 마스크(106a)를 식각 마스크로 이용하여 상기 기판(100)을 식각하여 제1 및 제2 액티브 패턴들(100a, 100b)을 형성한다. 또한, 상기 제1 액티브 패턴들(100a) 사이에 제1 트렌치(110)가 형성되고, 상기 제2 액티브 패턴들(100b) 사이에 제2 및 제3 트렌치들(112a, 112b)이 형성된다. 상기 식각 공정은 이방성 식각 공정을 포함할 수 있다.
상기 제1 액티브 패턴들(100a)은 상기 제1 영역에 형성되고, 상기 제2 액티브 패턴들(100b)은 상기 제2 영역에 형성될 수 있다.
도 1a 및 도 1b에 도시된 것과 같이, 상기 제1 액티브 패턴(100a)의 상부면은 상기 각각의 제2 액티브 패턴들(100b)의 상부면보다 넓은 면적을 가질 수 있다. 상기 제1 액티브 패턴들(100a) 사이의 상기 제1 트렌치(110)는 제1 폭(W1)을 가질 수 있다.
상기 각각의 제2 액티브 패턴들(100b)은 상기 제1 방향으로 연장되는 형상을 가질 수 있다. 상기 제2 액티브 패턴들(100b)은 상기 제1 방향으로 서로 설정된 간격으로 이격되면서 나란하게 배치될 수 있다. 또한, 상기 제1 방향으로 나란하게 배치된 제2 액티브 패턴들(100b)은 제2 액티브 열들을 이루며, 상기 제2 액티브 열들은 상기 제2 방향으로 서로 이격되면서 배치될 수 있다. 이 때, 상기 제2 방향으로 서로 이웃하는 상기 제2 액티브 패턴들(100b)은 상기 제2 방향으로 나란하지 않고 서로 어긋나게 배치될 수 있다.
상기 제2 트렌치(112a)는 제2 액티브 열에 포함되는 하나의 제2 액티브 패턴(100b)과, 상기 제2 액티브 패턴(100b)과 제2 방향으로 서로 이웃하는 제2 액티브 패턴들(100b) 사이에 형성될 수 있다. 상기 제2 트렌치(112a)는 상기 제2 방향으로 제2 폭을 가질 수 있다. 상기 제3 트렌치(112b)는 상기 제1 방향으로 서로 이웃하는 제2 액티브 패턴들(100b) 사이 부위에 형성될 수 있다. 상기 제3 트렌치(112b)는 상기 제2 방향으로 상기 제2 폭(W2)보다 넓은 제3 폭(W3)을 가질 수 있다. 상기 제2 및 제3 트렌치는 서로 연통될 수 있다. 상기 제2 및 제3 폭(W2, W3)은 상기 제1 폭(W1)보다 좁을 수 있다.
도 5를 참조하면, 상기 제1 내지 제3 트렌치(110, 112a, 112b)의 측벽 및 저면과 상기 하드 마스크(106a) 상에 제1 산화막(114)을 형성한다.
상기 제1 산화막(114)은 상기 제2 트렌치(112a) 내부를 완전히 채우면서 상기 하드 마스크(106a) 상에 형성된다. 또한, 상기 제1 산화막(114)은 상기 제1 및 제3 트렌치(110, 112b)의 측벽 및 저면을 따라 컨포멀하게 형성된다. 따라서, 상기 제1 산화막(114)은 상기 제1 및 제3 트렌치(110, 112b) 내부를 완전하게 채우지 않을 수 있다.
상기 제1 산화막(114)은 실리콘 산화물을 포함할 수 있다. 예시적인 실시예로, 상기 제1 산화막(114)은 화학기상 증착법, 원자층 적층법 등으로 형성할 수 있다. 다른 예로, 상기 제1 산화막(114)은 열산화 공정을 포함하여 형성할 수 있다.
도 6을 참조하면, 상기 제1 산화막(114) 상에 폴리실리콘막(116)을 형성한다.
상기 폴리실리콘막(116)은 상기 제1 및 제3 트렌치(110, 112b)의 측벽 및 저면을 따라 컨포멀하게 형성될 수 있다. 따라서, 상기 폴리실리콘막(116)은 상기 제1 및 제3 트렌치(110, 112b) 내부를 완전하게 채우지 않을 수 있다.
그런데, 상기 제2 트렌치(112a)는 상기 제1 산화막(114)에 의해 완전히 채워져 있으므로, 상기 폴리실리콘막(116)은 상기 제2 트렌치(112a)의 위로 형성될 수 있다.
상기 폴리실리콘막(116)은 화학기상 증착법, 원자층 적층법 등으로 형성할 수 있다. 상기 폴리실리콘막(116)은 후속의 열처리 공정에서 산소가 기판(100)으로 확산되는 것을 방지하는 확산 베리어막으로 제공될 수 있다.
도 7을 참조하면, 상기 폴리실리콘막(116) 상에 갭필 특성이 우수한 스핀 온 유전막(118, spin on dielectric layer)을 형성할 수 있다. 상기 스핀 온 유전막(118)은 폴리실라잔계 물질을 포함하는 용액을 스핀 코팅하여 형성할 수 있다. 상기 스핀온 유전막(118)은 Si-N, Si-H, 그리고 N-H와 같은 결합(bonds)을 포함할 수 있다.
상기 스핀 온 유전막(118)은 상기 제1 및 제3 트렌치(110, 112a, 112b) 내부를 완전하게 채우도록 형성할 수 있다.
도 8을 참조하면, 상기 스핀 온 유전막(118) 및 상기 폴리실리콘막(116)을 실리콘 산화물로 변환시키기 위한 열처리 공정을 수행한다.
상기 열처리 공정은 H2O 분위기 또는 수소(H2) 및 산소(O2)를 포함하는 반응 분위기하에서 수행할 수 있다. 예시적인 실시예에서, 상기 열처리 공정은 300 내지 1100도의 온도하에서 약 30 내지 120분 동안 수행할 수 있다.
상기 열처리 공정을 통해 상기 스핀 온 유전막(118) 내의 Si-H, Si-N 또는 N-H 결합들이 Si-O 결합으로 치환되면서 실리콘 산화물로 변환되어 제3 산화막(118a)이 형성된다. 또한, 상기 폴리실리콘막(116)이 산소와 결합하여 실리콘 산화물로 변환되어 제2 산화막(116a)이 형성된다. 이 때, 상기 폴리실리콘막(116)은 잔류하지 않고 모두 제2 산화막(116a)으로 변환될 수 있다. 따라서, 상기 제1 및 제3 트렌치(110, 112b) 내에는 상기 폴리실리콘막(116)이 포함되지 않을 수 있다.
따라서, 상기 제1 및 제3 트렌치(110, 112b) 내에는 제1 내지 제3 산화막(114, 116a, 118a)이 포함된다. 상기 제1 내지 제3 산화막(114, 116a, 118a)은 서로 다른 공정을 통해 형성되는 실리콘 산화물일 수 있다.
또한, 상기 폴리실리콘막(116)은 상기 열처리 공정 시에 유입되는 산소가 기판으로 확산되는 것을 억제하는 확산 방지막으로 제공될 수 있다. 즉, 상기 폴리실리콘막(116)이 산소와 반응하여 산화되기 때문에, 상기 산소가 상기 제1 및 제3 트렌치(110, 112b)의 측벽까지 확산되는 것을 억제할 수 있다.
도 9를 참조하면, 상기 저지막 패턴(104a)의 상부면이 노출되도록 상기 제3 산화막(118a), 제2 산화막(116a), 제1 산화막(114a) 및 하드 마스크(106a)를 평탄화한다. 상기 공정을 통해, 상기 제1 트렌치(110) 내에는 제1 산화막 패턴(114a), 제2 산화막 패턴(116b) 및 제3 산화막 패턴(118b)을 포함하는 제1 소자 분리 구조물(120a)이 형성된다. 상기 제2 트렌치(112a) 내에는 제1 산화막 패턴(114a)이 형성되고, 상기 제3 트렌치(112b) 내에는 제1 산화막 패턴(114a), 제2 산화막 패턴(116b) 및 제3 산화막 패턴(118b)을 포함하는 제2 소자 분리 구조물(120b)이 형성된다.
상기 평탄화 공정은 화학 기계적 연마 및/또는 에치백 공정을 포함할 수 있다. 예시적인 실시예로, 상기 저지막 패턴(104a)은 연마 저지막 또는 식각 저지막으로 제공될 수 있다.
다른 실시예에서, 상기 열처리 공정을 수행하기 이 전에 상기 평탄화 공정을 먼저 수행할 수 있다. 즉, 상기 평탄화 공정을 수행한 다음, 상기 열처리 공정을 수행하여 제1 내지 제3 산화막 패턴(114a, 116b, 118b)을 형성할 수도 있다.
도 10을 참조하면, 상기 저지막 패턴(104a)을 제거한다. 상기 저지막 패턴(104a)은 예를들어 등방성 식각 공정을 통해 제거할 수 있다.
상기 패드 절연막 패턴(102a)을 제거하여 상기 제1 및 제2 액티브 패턴(100a, 100b)의 상부면을 노출할 수 있다. 또한, 상기 패드 절연막 패턴(102a)을 제거하는 공정에서 상기 제1 내지 제3 산화막 패턴(114a, 116b, 118b)의 상부면이 일부 두께만큼 제거될 수 있다.
이 후, 상기 제1 액티브 패턴들(100a) 및 제1 소자 분리 구조물(120a) 상에 제1 게이트 구조물(130)을 형성한다. 상기 제1 게이트 구조물(130) 양 측의 제1 액티브 패턴(100a)에는 소오스/드레인으로 제공되는 불순물 영역(도시안됨)을 형성한다. 따라서, 상기 제1 액티브 패턴(100a)들 상에 MOS 트랜지스터를 형성할 수 있다.
상기 제1 게이트 구조물(130)은 게이트 절연막(130a), 게이트 전극(130b) 및 하드 마스크(130c)를 포함할 수 있다. 예시적인 실시예에서, 상기 제1 게이트 구조물(130)은 게이트 절연막(130a) 및 게이트 전극막을 형성하고, 상기 게이트 전극막 상에 하드 마스크(130c)를 형성하고, 상기 하드 마스크를 이용하여 상기 게이트 전극막을 패터닝함으로써 형성할 수 있다. 상기 제1 게이트 구조물(130)은 상기 제1 액티브 패턴(100a)을 가로지르는 방향으로 연장될 수 있다. 상기 제1 게이트 구조물(130)은 동일한 선폭을 가지면서 연장될 수 있다.
상기 불순물 영역은 상기 제1 게이트 구조물(130) 양 측의 제1 액티브 패턴에 불순물을 이온 주입하여 형성할 수 있다.
설명한 것과 같이, 상기 제1 소자 분리 구조물(120a) 내에 실리콘 질화물이 포함되지 않는다. 그러므로, 상기 제1 액티브 패턴(100a) 상에 형성되는 MOS 트랜지스터는 HEIP와 같은 불량이 감소될 수 있다.
상기 제2 액티브 패턴들(100b) 상에 메모리 셀들이 형성될 수 있다. 예시적인 실시예에서, 상기 제2 영역의 기판 상에는 선택 트랜지스터, 비트 라인, 콘택 플러그들 및 커패시터를 포함하는 디램 소자의 메모리 셀을 형성할 수 있다.
설명한 것과 같이, 상기 반도체 소자는 기판의 각 영역에 우수한 소자 분리 특성을 갖는 소자 분리막 구조물들이 구비됨으로써, 고집적화되면서 높은 신뢰성을 가질 수 있다.
도 11a, 11b 및 12는 예시적인 실시예에 따른 소자 분리 구조를 포함하는 반도체 소자를 나타내는 평면도 및 단면도이다.
도 11a는 기판의 제2 영역을 나타내는 평면도이고, 도 11b는 기판의 제1 영역을 나타내는 평면도이다. 도 12는 도 11a 및 도 11b의 I-I', II-II' 및 III-III' 부위를 절단한 단면도들이다.
도 11a, 11b 및 12에 도시된 반도체 소자는 제2 및 3 트렌치 내부에 포함되는 산화막 패턴들을 제외하고는 도 1a, 1b 및 2를 참조로 설명한 것과 동일하다.
도 11a, 11b 및 12를 참조하면, 제1 영역 및 제2 영역을 포함하는 기판(100)이 구비된다. 상기 제2 영역의 기판(100)에는 메모리 셀들을 형성하기 위한 복수의 제2 액티브 패턴들(100b)이 구비될 수 있다. 상기 제1 영역의 기판(100)에는 주변 회로들을 형성하기 위한 복수의 제1 액티브 패턴들(100a)이 구비될 수 있다. 상기 제1 액티브 패턴들(100a) 사이에는 제1 트렌치(110)가 형성되고, 상기 제2 액티브 패턴들(100b) 사이에도 제2 및 제3 트렌치(112a, 112b)가 형성된다. 상기 제1 및 제2 액티브 패턴들(100a, 100b) 및 제1 내지 제3 트렌치(110, 112a, 112b)는 도 1a, 1b 및 2를 참조로 설명한 것과 실질적으로 동일할 수 있다.
상기 제1 내지 제3 트렌치들(110, 112a, 112b) 중에서 가장 넓은 제1 폭(W1)을 갖는 상기 제1 트렌치(100) 내에는 제1 산화막 패턴(140a), 제2 산화막 패턴(142b) 및 제3 산화막 패턴(144b)을 포함하는 소자 분리 구조물(145a)이 구비된다. 상기 제1 내지 제3 산화막 패턴(140a, 142b, 144b)은 각각 서로 다른 공정을 통해 형성된 실리콘 산화물일 수 있다. 상기 제1 내지 제3 산화막 패턴(140a, 142b, 144b)은 상기 도 1a, 1b 및 2를 참조로 설명한 제1 내지 제3 산화막 패턴(114a, 116b, 118b)과 각각 동일한 물질을 포함할 수 있다. 그러나, 상기 제1 산화막 패턴(140a)은 상기 도 1a, 1b 및 2를 참조로 설명한 제1 산화막 패턴(114a)보다 두께가 두꺼울 수 있다.
상기 제2 및 제3 트렌치(112a, 112b) 내에는 상기 제1 산화막 패턴(140a)이 채워진다. 그러므로, 상기 제2 및 제3 트렌치(112a, 112b) 내에는 상기 제2 산화막 패턴(142b) 및 제3 산화막 패턴(144b)이 구비되지 않을 수 있다.
상기 제1 액티브 패턴들(100a) 상에는 MOS 트랜지스터가 구비될 수 있다. 상기 MOS 트랜지스터는 제1 게이트 구조물(130) 및 불순물 영역(도시안됨)을 포함할 수 있다. 상기 MOS 트랜지스터는 상기 도 1a, 1b 및 2를 참조로 설명한 것과 동일할 수 있다. 상기 제1 트렌치(110)의 측벽 및 저면 상에 실리콘 질화물 라이너가 포함되지 않으므로, 상기 MOS 트랜지스터는 HEIP 불량이 감소될 수 있다.
상기 제2 액티브 패턴들(100b) 상에는 메모리 셀들이 형성될 수 있다. 상기 메모리 셀들은 디램 메모리 셀을 포함할 수 있다.
설명한 것과 같이, 상기 반도체 소자는 기판의 각 영역에 우수한 소자 분리 특성을 갖는 소자 분리막 구조물들이 구비됨으로써, 고집적화되면서 높은 신뢰성을 가질 수 있다.
도 13 내지 도 16은 예시적인 실시예들에 따른 소자 분리 구조를 포함하는 반도체 소자의 형성 방법을 설명하는 단면도들이다. 상기 각 단면도들은 도 11의 I-I', II-II' 및 III-III' 부위를 절단한 단면도들이다.
도 13을 참조하면, 먼저 도 3 및 도 4를 참조로 설명한 공정들을 수행한다. 따라서, 제1 영역 및 제2 영역을 포함하는 기판(100)에 제1 및 제2 액티브 패턴들(100a, 100b)을 형성한다. 또한, 상기 제1 액티브 패턴들(100a) 사이에 제1 트렌치(110)가 형성되고, 상기 제2 액티브 패턴들(100b) 사이에 제2 및 제3 트렌치(112a, 112b)가 형성된다.
상기 제1 내지 제3 트렌치(110, 112a, 112b)의 측벽 및 저면과 하드 마스크 상에 제1 산화막(140)을 형성한다.
상기 제1 산화막(140)은 상기 제2 및 제3 트렌치(112a, 112b) 내부를 완전히 채우면서 상기 하드 마스크(106a) 상에 형성된다. 상기 제1 산화막(140)은 상기 제3 폭(W3)을 갖는 상기 제3 트렌치(112b) 내부를 채우도록 형성되므로, 도 5를 참조로 설명한 제1 산화막(114)보다 두껍게 형성될 수 있다. 또한, 상기 제1 산화막(140)은 상기 제1 트렌치(110)의 측벽 및 저면을 따라 컨포멀하게 형성된다. 따라서, 상기 제1 산화막(140)은 상기 제1 트렌치(110) 내부를 완전하게 채우지 않을 수 있다.
상기 제1 산화막(140)은 실리콘 산화물을 포함할 수 있다. 상기 제1 산화막은 열산화 공정, 화학기상 증착법, 원자층 적층법 등으로 형성할 수 있다.
도 14를 참조하면, 상기 제1 산화막(140) 상에 폴리실리콘막(142)을 형성한다.
상기 폴리실리콘막(142)은 상기 제1 트렌치(110)의 측벽 및 저면을 따라 컨포멀하게 형성될 수 있다. 따라서, 상기 폴리실리콘막(142)은 상기 제1 트렌치(110) 내부를 완전하게 채우지 않을 수 있다.
또한, 상기 제2 및 제3 트렌치(112a, 112b)는 상기 제1 산화막(140)에 의해 완전히 채워져 있으므로, 상기 폴리실리콘막(142)은 상기 제2 및 제3 트렌치의 위에 형성될 수 있다.
도 15를 참조하면, 상기 폴리실리콘막(142) 상에 갭필 특성이 우수한 스핀 온 유전막(144)을 형성할 수 있다. 상기 스핀 온 유전막(144)은 폴리실라잔계 물질을 포함하는 용액을 스핀 코팅하여 형성할 수 있다. 상기 스핀온 유전막은 Si-N, Si-H, 그리고 N-H와 같은 결합(bonds)을 포함할 수 있다. 상기 스핀 온 유전막(144)은 상기 제1 트렌치(110) 내부를 완전하게 채우도록 형성할 수 있다.
도 16을 참조하면, 상기 스핀 온 유전막(144) 및 상기 폴리실리콘막(142)을 실리콘 산화물로 변환시키기 위한 열처리 공정을 수행한다.
상기 열처리 공정은 H2O 분위기 또는 수소(H2) 및 산소(O2)를 포함하는 반응 분위기하에서 수행할 수 있다. 예시적인 실시예에서, 상기 열처리 공정은 300 내지 1100도의 온도하에서 약 30 내지 120분 동안 수행할 수 있다.
상기 열처리 공정을 통해 상기 스핀 온 유전막(144) 내의 Si-H, Si-N 또는 N-H 결합들이 Si-O 결합으로 치환되면서 실리콘 산화물로 변환되어 제3 산화막(144a)이 형성된다. 또한, 상기 폴리실리콘막(142)이 산소와 결합하여 실리콘 산화물로 변환되어 제2 산화막(142a)이 형성된다. 따라서, 상기 제1 트렌치(110) 내에 상기 폴리실리콘막(142)이 포함되지 않을 수 있다.
상기 제1 트렌치(110) 내에는 제1 내지 제3 산화막(140, 142a, 144a)이 포함된다. 상기 제1 내지 제3 산화막(140, 142a, 144a)은 서로 다른 공정을 통해 형성되는 실리콘 산화물일 수 있다.
상기 폴리실리콘막(142)은 상기 열처리 공정 시에 유입되는 산소가 기판으로 확산되는 것을 억제하는 확산 방지막으로 제공될 수 있다.
이 후, 도 9 및 도 10을 참조로 설명한 것과 동일한 공정을 수행하여, 도 11a, 11b 및 도 12에 도시된 반도체 소자를 제조할 수 있다.
구체적으로, 상기 저지막 패턴(104a)의 상부면이 노출되도록 상기 제3 산화막(144a), 제2 산화막(142a), 제1 산화막(140) 및 하드 마스크(106a)를 평탄화한다. 상기 저지막 패턴(104a)을 제거한다. 이 후, 상기 패드 절연막 패턴(102a)을 제거할 수 있다.
따라서, 상기 제1 트렌치(110) 내에는 제1 내지 제3 산화막 패턴(140a, 142b, 144b)을 포함하는 소자 분리 구조물(145)이 형성된다. 상기 제2 및 제3 트렌치(112a, 112b) 내에는 제1 산화막 패턴(140a)이 형성된다.
또한, 상기 제1 액티브 패턴(100a) 상에 MOS 트랜지스터를 형성한다. 따라서, 도 11a, 11b 및 도 12에 도시된 반도체 소자가 형성된다.
도 17 내지 도 21은 예시적인 실시예들에 따른 소자 분리 구조를 포함하는 반도체 소자의 형성 방법을 설명하는 단면도들이다.
이하에 설명하는 공정들을 수행하여, 도 1a, 1b 및 도 2에 도시된 반도체 소자를 제조할 수 있다.
도 17을 참조하면, 제1 및 제2 영역이 구분된 기판(100) 상에 하드 마스크막(106) 및 마스크 패턴(108)을 순차적으로 형성한다.
상기 하드 마스크막(106)은 상기 기판(100)과 직접 접촉될 수 있다. 따라서, 상기 하드 마스크막(106) 및 기판(100) 사이에 패드 절연막 및 저지막이 형성되지 않을 수 있다.
상기 하드 마스크막(106)은 예를들어, 실리콘 산화물을 포함할 수 있다. 상기 실리콘 산화물은 예를들어, 원자층 증착법, 또는 화학기상 증착법을 통해 형성할 수 있다. 상기 하드 마스크막(106)은 기판(100)을 식각하기 위한 식각 마스크로 제공될 수 있다.
상기 마스크 패턴(108)은 액티브 패턴들이 형성되는 부위를 덮는 형상을 가질 수 있다. 상기 마스크 패턴(108)은 사진 공정을 통해 형성된 포토레지스트 패턴을 포함할 수 있다. 이와는 달리, 상기 마스크 패턴(108)은 이중 패터닝 기술(Dual Patterning Technology: DPT) 혹은 사중 패터닝 기술(Quadruple Patterning Technology: QPT)을 사용하여 형성할 수도 있다.
도 18을 참조하면, 상기 마스크 패턴(108)을 이용하여 상기 하드 마스크막을 식각하여 하드 마스크(106a)를 형성한다. 상기 하드 마스크(106a)를 이용하여 상기 기판(100)을 식각하여 제1 및 제2 액티브 패턴들(100a, 100b)을 형성한다. 또한, 상기 제1 액티브 패턴들(100a) 사이에 제1 트렌치(110)가 형성되고, 상기 제2 액티브 패턴들(100b) 사이에 제2 및 제3 트렌치들(112a, 112b)이 형성된다. 상기 제1 내지 제3 트렌치(110, 112a, 112b)의 측벽 및 저면과 상기 하드 마스크(106a) 상에 제1 산화막(114)을 형성한다. 상기 제1 산화막(114)은 상기 제2 트렌치(112a)를 채우면서 상기 제1 및 제3 트렌치(110, 112b)의 측벽과 저면에 컨포멀하게 형성될 수 있다. 상기 공정들은 도 4 및 도 5를 참조로 설명한 것과 실질적으로 동일하게 수행할 수 있다.
상기 제1 산화막(114) 상에 폴리실리콘막(116)을 형성한다. 상기 폴리실리콘막(116)은 상기 제1 및 제3 트렌치(110, 112b)의 측벽 및 저면을 따라 컨포멀하게 형성될 수 있다. 따라서, 상기 폴리실리콘막(116)은 상기 제1 및 제3 트렌치 내부를 완전하게 채우지 않을 수 있다.
상기 폴리실리콘막(116)은 상기 열처리 공정 시에 유입되는 산소가 기판으로 확산되는 것을 억제하는 확산 방지막으로 제공될 수 있다. 또한, 상기 폴리실리콘막(116)은 스핀 온 유전막을 평탄화하는 공정에서 저지막으로 제공될 수 있다.
도 19를 참조하면, 상기 폴리실리콘막(116) 상에 갭필 특성이 우수한 스핀 온 유전막(150)을 형성할 수 있다. 상기 스핀 온 유전막(150)은 폴리실라잔계 물질을 포함하는 용액을 스핀 코팅하여 형성할 수 있다. 상기 스핀 온 유전막(150)은 Si-N, Si-H, 그리고 N-H와 같은 결합(bonds)을 포함할 수 있다. 상기 스핀 온 유전막(150)은 상기 제1 및 제3 트렌치(110, 112b) 내부를 완전하게 채우도록 형성할 수 있다.
도 20을 참조하면, 상기 하드 마스크(106a)보다 높게 형성되는 폴리실리콘막(116)의 최상부면이 노출되도록 상기 스핀 온 유전막(150)을 평탄화한다. 상기 공정을 통해, 상기 제1 및 제3 트렌치(110, 112b) 내에는 스핀온 유전막 패턴(150a)이 형성된다.
상기 평탄화 공정은 화학 기계적 연마 및/또는 에치백 공정을 포함할 수 있다. 예시적인 실시예로, 상기 폴리실리콘막(116)은 연마 저지막 또는 식각 저지막으로 제공될 수 있다.
도 21을 참조하면, 상기 스핀 온 유전막 패턴(150a) 및 상기 폴리실리콘막(116)을 실리콘 산화물로 변환시키기 위한 열처리 공정을 수행한다.
상기 열처리 공정은 H2O 분위기 또는 수소(H2) 및 산소(O2)를 포함하는 반응 분위기하에서 수행할 수 있다. 예시적인 실시예에서, 상기 열처리 공정은 300 내지 1100도의 온도하에서 약 30 내지 120분 동안 수행할 수 있다.
상기 열처리 공정을 통해 상기 스핀 온 유전막 패턴(150a)내의 Si-H, Si-N 또는 N-H 결합들이 Si-O 결합으로 치환되면서 실리콘 산화물로 변환되어 제3 산화막 패턴(150b)이 형성된다. 또한, 상기 폴리실리콘막(116)이 산소와 결합하여 실리콘 산화물로 변환되어 제2 산화막(116a)이 형성된다. 따라서, 상기 제1 및 제3 트렌치 내에 상기 폴리실리콘막(116)이 포함되지 않을 수 있다.
상기 공정을 수행함으로써, 제1 및 제3 트렌치(110, 112b) 내에는 제1 산화막(114), 제2 산화막(116a) 및 제3 산화막 패턴(150b)이 형성된다. 또한, 상기 제2 트렌치(112a) 내에는 제1 산화막(114)이 형성된다.
이 후, 도 1a, 1b 및 도 2에 도시된 것과 같이, 상기 기판(100) 상부면이 노출되도록 상기 제1 및 제2 산화막(114, 116a)과 제3 산화막 패턴(150a)의 상부를 일부 제거할 수 있다. 따라서, 상기 제1 및 제3 트렌치(110, 112a, 112b) 내에 제1 내지 제3 산화막 패턴을 형성하고, 상기 제2 트렌치 내에 제1 산화막 패턴을 형성할 수 있다. 또한, 상기 제1 액티브 패턴들(100a) 상에 MOS 트랜지스터를 형성하고, 상기 제2 액티브 패턴들(100b)을 포함하는 제2 영역의 기판 상에는 메모리 셀들을 형성할 수 있다.
상기 공정을 수행함으로써 도 1a, 1b 및 도 2에 도시된 반도체 소자를 제조할 수 있다.
도 22 내지 도 26은 예시적인 실시예들에 따른 반도체 소자의 형성 방법을 설명하는 단면도들이다.
이하에 설명하는 공정들을 수행하여, 도 11a, 11b 및 도 12에 도시된 반도체 소자를 제조할 수 있다.
도 22를 참조하면, 제1 및 제2 영역이 구분된 기판(100) 상에 하드 마스크막 및 마스크 패턴(도시안됨)을 순차적으로 형성한다. 상기 하드 마스크막 및 마스크 패턴은 도 17을 참조로 설명한 공정을 수행하여 형성할 수 있다.
상기 마스크 패턴을 이용하여 상기 하드 마스크막을 식각하여 하드 마스크(106a)를 형성한다. 상기 하드 마스크(106a)를 이용하여 상기 기판(100)을 식각하여 제1 및 제2 액티브 패턴들(100a, 100b)을 형성한다. 또한, 상기 제1 액티브 패턴들(100a) 사이에 제1 트렌치(110)가 형성되고, 상기 제2 액티브 패턴들(100b) 사이에 제2 및 제3 트렌치들(112a, 112b)이 형성된다.
상기 제1 내지 제3 트렌치(110, 112a, 112b)의 측벽 및 저면과 하드 마스크 상에 제1 산화막(140)을 형성한다.
상기 제1 산화막(140)은 상기 제2 및 제3 트렌치(112a, 112b) 내부를 완전히 채우면서 상기 하드 마스크(106a) 상에 형성된다. 또한, 상기 제1 산화막(140)은 상기 제1 트렌치(110)의 측벽 및 저면을 따라 컨포멀하게 형성된다. 따라서, 상기 제1 산화막(140)은 상기 제1 트렌치(110) 내부를 완전하게 채우지 않을 수 있다.
상기 제1 산화막(140)은 실리콘 산화물을 포함할 수 있다. 상기 제1 산화막(140)은 열산화 공정, 화학기상 증착법, 원자층 적층법 등으로 형성할 수 있다.
도 23을 참조하면, 상기 제1 산화막(140) 상에 폴리실리콘막(142)을 형성한다.
상기 폴리실리콘막(142)은 상기 제1 트렌치의 측벽 및 저면을 따라 컨포멀하게 형성될 수 있다. 따라서, 상기 폴리실리콘막(142)은 상기 제1 트렌치 내부를 완전하게 채우지 않을 수 있다.
또한, 상기 제2 및 제3 트렌치(112a, 112b)는 상기 제1 산화막(140)에 의해 완전히 채워져 있으므로, 상기 폴리실리콘막(142)은 상기 제2 및 제3 트렌치(112a, 112b)의 위에 형성될 수 있다.
도 24를 참조하면, 상기 폴리실리콘막(142) 상에 갭필 특성이 우수한 스핀 온 유전막(144)을 형성할 수 있다. 상기 스핀 온 유전막(144)은 폴리실라잔계 물질을 포함하는 용액을 스핀 코팅하여 형성할 수 있다. 상기 스핀 온 유전막(144)은 Si-N, Si-H, 그리고 N-H와 같은 결합(bonds)을 포함할 수 있다.
상기 스핀 온 유전막(144)은 상기 제1 트렌치(110) 내부를 완전하게 채우도록 형성할 수 있다.
도 25를 참조하면, 상기 하드 마스크(106a)보다 높게 형성되는 상기 폴리실리콘막(142)의 상부면이 노출되도록 상기 스핀 온 유전막(144)을 평탄화한다. 상기 공정을 통해, 상기 제1 트렌치(110) 내에는 스핀 온 유전막 패턴(146)이 형성된다.
상기 평탄화 공정은 화학 기계적 연마 및/또는 에치백 공정을 포함할 수 있다. 예시적인 실시예로, 상기 폴리실리콘막(142)은 연마 저지막 또는 식각 저지막으로 제공될 수 있다.
도 26을 참조하면, 상기 스핀 온 유전막 패턴(146) 및 상기 폴리실리콘막(142)을 실리콘 산화물로 변환시키기 위한 열처리 공정을 수행한다.
상기 열처리 공정은 도 21을 참조로 설명한 것과 동일할 수 있다. 상기 열처리 공정을 통해 상기 스핀온 유전막 패턴(146) 내의 Si-H, Si-N 또는 N-H 결합들이 Si-O 결합으로 치환되면서 실리콘 산화물로 변환되어 제3 산화막 패턴(146a)이 형성된다. 또한, 상기 폴리실리콘막(142)이 산소와 결합하여 실리콘 산화물로 변환되어 제2 산화막(142a)이 형성된다. 따라서, 상기 제1 트렌치(110) 내에 상기 폴리실리콘막이 포함되지 않을 수 있다.
이 후, 도 11a, 11b 및 도 12에 도시된 것과 같이, 상기 기판(100) 상부면이 노출되도록 상기 제1 및 제2 산화막(140, 142a)과 제3 산화막 패턴(146a)의 상부를 일부 제거할 수 있다. 따라서, 상기 제1 트렌치 내에 제1 내지 제3 산화막 패턴을 형성하고, 상기 제2 및 제3 트렌치 내에 제1 산화막 패턴을 형성할 수 있다. 또한, 상기 제1 액티브 패턴들(100a) 상에 MOS 트랜지스터를 형성하고, 상기 제2 액티브 패턴들(100b) 상에 메모리 셀들을 형성할 수 있다.
상기 공정을 수행함으로써 도 11a, 11b 및 도 12에 도시된 반도체 소자를 제조할 수 있다.
도 27 내지 도 29는 예시적인 실시예들에 따른 소자 분리 구조를 포함하는 반도체 소자의 형성 방법을 설명하는 단면도들이다.
도 27을 참조하면, 제1 및 제2 영역이 구분된 기판(100) 상에 하드 마스크막 및 마스크 패턴(도시안됨)을 순차적으로 형성한다. 상기 하드 마스크막 및 마스크 패턴은 도 17을 참조로 설명한 공정을 수행하여 형성할 수 있다.
상기 마스크 패턴을 이용하여 상기 하드 마스크막을 식각하여 하드 마스크(106a)를 형성한다. 상기 하드 마스크(106a)를 이용하여 상기 기판(100)을 식각하여 제1 및 제2 액티브 패턴들(100a, 100b)을 형성한다. 또한, 상기 제1 액티브 패턴들(102a) 사이에 제1 트렌치(110)가 형성되고, 상기 제2 액티브 패턴들(100b) 사이에 제2 및 제3 트렌치들(112a, 112b)이 형성된다.
상기 제1 내지 제3 트렌치들(110, 112a, 112b)의 측벽 및 저면과 하드 마스크(106a) 상에 제1 산화막(114)을 형성한다.
상기 제1 산화막(114)은 상기 제2 트렌치(112a) 내부를 완전히 채우면서 상기 하드 마스크(106a) 상에 형성된다. 또한, 상기 제1 산화막(114)은 상기 제1 및 제3 트렌치(110, 112b)의 측벽 및 저면을 따라 컨포멀하게 형성된다. 따라서, 상기 제1 산화막(114)은 상기 제1 및 제3 트렌치(110, 112b) 내부를 완전하게 채우지 않을 수 있다.
상기 제1 산화막(114)은 실리콘 산화물을 포함할 수 있다. 상기 제1 산화막은 열산화 공정, 화학기상 증착법, 원자층 적층법 등으로 형성할 수 있다.
상기 제1 산화막(114) 상에 폴리실리콘막(160)을 형성한다.
상기 폴리실리콘막(160)은 상기 제1 트렌치(110)의 측벽 및 저면을 따라 컨포멀하게 형성될 수 있다. 따라서, 상기 폴리실리콘막(160)은 상기 제1 트렌치(110) 내부를 완전하게 채우지 않을 수 있다.
상기 폴리실리콘막(160)은 상기 제3 트렌치(112b) 내부를 완전하게 채우도록 형성될 수 있다. 상기 제2 트렌치(112a)는 상기 제1 산화막(114)에 의해 완전히 채워져 있으므로, 상기 폴리실리콘막(160)은 상기 제2 트렌치의 상부면보다 높게 형성될 수 있다. 즉, 상기 폴리실리콘막(160)은 상기 제2 영역의 기판 상에서 상기 제3 트렌치(112b)를 채우면서 상기 제1 절연막(114) 상에 형성될 수 있다.
도 28을 참조하면, 상기 폴리실리콘막(160) 상에 갭필 특성이 우수한 스핀 온 유전막을 형성할 수 있다. 상기 스핀 온 유전막은 폴리실라잔계 물질을 포함하는 용액을 스핀 코팅하여 형성할 수 있다. 상기 스핀 온 유전막은 상기 제1 트렌치(110) 내부를 완전하게 채우도록 형성할 수 있다.
상기 폴리실리콘막(160)의 상부면이 노출되도록 상기 스핀 온 유전막을 평탄화한다. 상기 공정을 통해, 상기 제1 트렌치(110) 내에는 스핀 온 유전막 패턴(162)이 형성된다.
상기 평탄화 공정은 화학 기계적 연마 및/또는 에치백 공정을 포함할 수 있다. 예시적인 실시예로, 상기 폴리실리콘막(160)은 연마 저지막 또는 식각 저지막으로 제공될 수 있다.
도 29를 참조하면, 상기 스핀 온 유전막 패턴(162a) 및 상기 폴리실리콘막(160)을 실리콘 산화물로 변환시키기 위한 열처리 공정을 수행한다.
상기 열처리 공정은 도 21을 참조로 설명한 것과 동일할 수 있다. 상기 열처리 공정을 통해 상기 스핀 온 유전막 패턴(162) 내의 Si-H, Si-N 또는 N-H 결합들이 Si-O 결합으로 치환되면서 실리콘 산화물로 변환되어 제3 산화막 패턴(162a)이 형성된다. 또한, 상기 폴리실리콘막(160)이 산소와 결합하여 실리콘 산화물로 변환되어 제2 산화막(160a)이 형성된다. 따라서, 상기 제1 및 제3 트렌치(110, 112b) 내에 상기 폴리실리콘막이 포함되지 않을 수 있다.
도 30을 참조하면, 상기 기판(100) 상부면이 노출되도록 상기 제1 및 제2 산화막(114, 160a)과 제3 산화막 패턴(162a)의 상부면을 일부 제거할 수 있다.
상기 공정을 수행함으로써, 제1 트렌치(110) 내에는 제1 산화막 패턴(114a), 제2 산화막 패턴(160b) 및 제3 산화막 패턴(162a)을 포함하는 제1 소자 분리 구조물(164)이 형성된다. 또한, 상기 제2 트렌치(112a) 내에는 제1 산화막 패턴(114a)이 형성되고, 상기 제3 트렌치(112b) 내에는 제1 및 제2 산화막 패턴(114a, 160b)을 포함하는 제2 소자 분리 구조물(166)이 형성된다.
또한, 상기 제1 액티브 패턴들(100a) 상에 MOS 트랜지스터를 형성하고, 상기 제2 액티브 패턴들(100b)을 포함하는 제2 영역의 기판 상에는 메모리 셀들을 형성할 수 있다.
따라서, 상기 제1 내지 제3 트렌치들(110, 112a, 112b) 내에 각각 서로 다른 공정을 통해 형성되는 산화물을 포함하는 소자 분리 구조물을 형성할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 100a : 제1 액티브 패턴
100b : 제2 액티브 패턴 102a: 패드 절연막 패턴
104a : 저지막 패턴 106a : 하드 마스크
110 : 제1 트렌치 112a : 제2 트렌치
112b : 제3 트렌치 114, 140 : 제1 산화막
114a, 140a : 제1 산화막 패턴 116, 142, 160 : 폴리실리콘막
116a, 142a, 160a : 제2 산화막
116b, 142b, 160b : 제2 산화막 패턴
118, 144, 150 : 스핀 온 유전막
146, 150a, 162 : 스핀 온 유전막 패턴
118a, 144a : 제3 산화막
118b, 144b, 146a, 150b, 162a : 제3 산화막 패턴
130 : 제1 게이트 구조물

Claims (10)

  1. 제1 및 제2 영역의 기판 상에 하드 마스크를 형성하고;
    상기 하드 마스크를 이용하여 상기 기판을 식각하여, 상기 제1 영역에 제1 액티브 패턴들과 제2 영역에 제2 액티브 패턴들을 형성하고, 상기 제1 액티브 패턴들 사이에 제1 폭의 제1 트렌치와 상기 제2 액티브 패턴들 사이에 상기 제1 폭보다 좁은 제2 폭의 제2 트렌치를 형성하고;
    상기 하드 마스크 상에, 상기 제2 트렌치를 채우면서 상기 제1 트렌치의 표면을 따라 컨포멀하게 제1 산화막을 형성하고;
    상기 제1 산화막 상에 상기 제1 트렌치의 표면을 따라 컨포멀하게 폴리실리콘막을 형성하고;
    상기 폴리실리콘막 상에 상기 제1 트렌치를 채우는 스핀온 유전막을 형성하고; 및
    상기 스핀온 유전막 및 상기 폴리실리콘막을 산소를 포함하는 반응 분위기에서 열처리하여 산화물로 변환시켜 상기 제1 트렌치 내에 각각 제2 및 제3 산화막을 형성하는 것을 포함하는 소자 분리 구조 형성 방법.
  2. 제1항에 있어서, 상기 스핀온 유전막은 폴리실라잔계 물질을 포함하는 용액을 코팅하여 형성하는 소자 분리 구조 형성 방법.
  3. 제1항에 있어서, 상기 제1 산화막은 화학기상 증착법, 원자층 적층법 또는 열산화 공정을 통해 형성된 실리콘 산화물을 포함하는 소자 분리 구조 형성 방법.
  4. 제1항에 있어서, 하드 마스크는 실리콘 산화물로 형성되는 소자 분리 구조 형성 방법.
  5. 제1항에 있어서,
    상기 기판 및 상기 하드 마스크 사이에, 패드 절연막 및 저지막을 형성하고; 그리고
    상기 하드 마스크를 식각 마스크로 이용하여 패드 절연막 및 저지막을 식각하여 패드 절연막 패턴 및 저지막 패턴을 형성하는 것을 더 포함하는 소자 분리 구조 형성 방법.
  6. 제5항에 있어서, 상기 제2 및 제3 산화막을 형성한 다음에,
    상기 저지막 패턴이 노출되도록 상기 제1 내지 제3 산화막 및 하드 마스크 패턴을 평탄화하여 상기 제1 트렌치 내에 제1 내지 제3 산화막 패턴 및 상기 제2 트렌치 내에 제1 산화막 패턴을 형성하는 것을 더 포함하는 소자 분리 구조 형성 방법.
  7. 제5항에 있어서, 상기 패드 절연막은 실리콘 산화물을 포함하고, 상기 저지막은 실리콘 질화물 또는 실리콘 산질화물을 포함하는 소자 분리 구조 형성 방법.
  8. 제1항에 있어서, 상기 스핀온 유전막을 형성한 다음에,
    상기 스핀온 유전막을 상기 폴리실리콘막의 최상부면이 노출되도록 평탄화하여 상기 제1 트렌치 내에 스핀온 유전막 패턴을 형성하는 것을 더 포함하는 소자 분리 구조 형성 방법.
  9. 제1항에 있어서, 상기 제2 액티브 패턴들 사이에는 상기 제2 트렌치와 연통하고, 상기 제1 폭보다 좁고 상기 제2 폭보다 넓은 제3 폭을 갖는 제3 트렌치가 더 포함되고,
    상기 제3 트렌치 내부에는 상기 제1 산화막, 상기 폴리실리콘막 및 상기 스핀온 유전막을 형성하는 소자 분리 구조 형성 방법.
  10. 제1항에 있어서, 상기 제2 액티브 패턴들 사이에는 상기 제2 트렌치와 연통하고, 상기 제1 폭보다 좁고 상기 제2 폭보다 넓은 제3 폭을 갖는 제3 트렌치가 더 포함되고,
    상기 제3 트렌치 내부를 채우도록 상기 제1 산화막을 형성하는 소자 분리 구조 형성 방법.
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