KR100223276B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 반도체 소자의 제조공정중 트랜치형 소자분리막 제조공정시 크고 작은 트랜치가 형성된 웨이퍼상에 실리콘리치 산화막, 폴리실리콘막 및 O3-TEOS(Tetra Ethylene Ortho Silicate)막을 순차적으로 형성한 후 화학적 기계적 연마(Chemical Mechanical Polishing)법으로 이들 막들을 연마하고, 이후 열 산화공정 및 마스크층(질화막)을 제거하므로써, 웨이퍼의 중앙부분과 가장자리부분사이의 균일도(uniformity) 향상과 필드 지역과 액티브 지역 사이의 이상적인 형상(profile)을 얻을 수 있는 반도체 소자의 제조방법에 관하여 기술된다.

Description

반도체 소자의 제조방법
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 제조공정중 화학적 기계적 연마(Chemical Mechanical Polishing)법을 적용하는 트랜치형 소자분리막 제조공정시 웨이퍼의 중앙부분과 가장자리부분 사이의 균일도(uniformity) 향상과 필드 지역과 액티브 지역 사이의 이상적인 형상(profile)을 얻을 수 있는 반도체 소자의 제조방법에 관하여 기술된다.
일반적으로, 반도체 소자의 제조공정중 트랜치형 소자분리막은 화학적 기계적 연마법을 적용하여 형성된다. 종래 트랜지형 소자분리막 형성공정을 도1(a)-(d)를 참조하여 설명하면 다음과 같다.
도 1(a)는 웨이퍼(1)상에 패드 산화막(2) 및 질화막(3)을 형성한 후, 리소그래피(lithography) 및 식각공정으로 질화막(3) 및 패드 산화막(2)을 패터닝하여 소자분리영역을 확정하고, 이어서 웨이퍼(1)을 약 7000Å 깊이로 식각하여 트랜치(8)를 형성한 것이 도시된다.
도면에서는 하나의 트랜치(8)만을 도시하였지만, 실제적으로는 웨이퍼(1) 전체에 크고 작은 다수의 트랜치(8)가 형성된다.
도 1(b)는 트랜치(8)를 포함한 전체구조상에 실리콘 리치(Silicon Rich) 산화막(4) 및 O3-TEOS(Tetra Ethylene Ortho Silicate)막(5)을 순차적으로 형성하여 트랜치(8)를 채운 것이 도시된다.
상기에서, 실리콘 리치 산화막(4)은 통상 500Å 정도의 두께로 형성되며, O3-TEOS막(5)은 트랜치(8)을 충분히 채울수 있도록 약 13000Å의 두께로 형성된다.
도 1(c)는 질화막(3)이 약 2000Å 정도의 두께가 남을 시점까지 화학적 기계적 연마법으로 O3-TEOS(5) 및 실리콘 리치 산화막(4)을 연마한 것이 도시된다.
상기에서, 화학적 기계적 연마법으로 연마를 실시할 경우 트랜치(8) 부위에서 디싱(dishing)현상이 발생되며, 이러한 현상은 초기 트랜치(8)된 지역에 O3-TEOS막(5)을 증착하면 트랜치(8)의 형상에 따라 굴곡이 생기며, 연마중에도 이러한 현상을 그대로 따라가기 때문이다. 한편, 화학적 기계적 연마법으로 연마를 실시할 경우 지역별(웨이퍼 중앙부와 가장자리부), 국부별(다이내부) 연마비의 차이로 인해 마스크층인 질화막(3)의 두께를 제어하기가 매우 어렵다. 웨이퍼(1)의 중앙부위(도시않됨)의 두께를 정확히 2000Å 까지 맞추기 위해서 통상 연마공정 횟수를 3차[1차는 제거비(removal rate)측정을 위한 샘플 웨이퍼 연마(sample wafer polishing), 2차는 주 웨이퍼 연막(main wafer polishing), 3차는 지역에 잔존하는 산화막 제거] 까지 진행하며, 정확히 2000Å 까지 맞춘다 하더라도 웨이퍼(1)의 가장자리부위(도시않됨)의 질화막(3)은 1500Å 이하로 연마된다.
도 1(d)는 질화막(3) 및 패드 산화막(2)을 제거하여 트랜치(8) 내부에만 실리콘 산화막(4) 및 O3-TEOS막(5)이 채워진 소자분리막(10)이 형성된 것이 도시된다.
상기에서, 연마비의 차이로 인하로 질화막(3)상에 산화막이 잔존할 경우가 발생되고, 이 상태에서 질화막 제거공정을 실시할 경우 산화막이 잔존하는 부위의 질화막(3)은 제거되지 않으므로 질화막(3) 제거공정전에 잔여 산화막 제거공정을 먼저 실시해야 한다. 잔여 산화막 제거공정은 50 : 1의 HF 용액에서 약 150초 동안 담그게 되는데 이 과정에서도 소자분리막(10)의 표면이 약 200Å 정도 손실되어 트랜치(8) 부위에 디싱 현상은 더욱 심화된다.
상술한 바와같이 연마공정으로는 이상적인 형상(이상적인 형상은 필드 지역이 액티브 지역보다 약 500-600Å 높음)을 얻기란 매우 힘들고, 이후에 진행되는 잔여 산화막과 질화막 제거과정에 의한 필드 지역의 산화막은 더욱 감소하게 된다.
따라서, 본 발명은 반도체 소자의 제고공정중 화학적 기계적 연마(Chemical Mechanical Polishing)법을 적용하는 트랜치형 소자분리막 제조공정시 웨이퍼의 중앙부분과 가장자리부분 사이의 균일도(uniformity) 향상과 필드 지역과 액티브 지역 사이의 이상적인 형상(profile)을 얻을 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명은 반도체 소자의 제조방법에 있어서, 패터닝된 질화막 사이로 노출되는 웨이퍼를 식각하여 다수의 트랜치를 형성하는 단계; 상기 다수의 트랜치를 포함한 전체구조상에 실리콘 리치 산화막, 폴리실리콘막 및 O3-TEOS막을 순차적으로 형성하는 단계; 상기 질화막이 일정 두께 남는 시점까지 화학적 기계적 연마법으로 상기 O3-TEOS막, 폴리실리콘막 실리콘 리치 산화막을 순차적으로 연마하는 단계; 및 열산화공정으로 열산화막을 성장시킨 후 상기 질화막을 제거하여 상기 O3-TEOS막, 폴리실리콘막, 실리콘 리치 산화막 및 열산화막으로 상기 다수의 트랜치 내부가 채워진 단계로 이루어지는 것을 특징으로 한다.
도 1(a)-(d)는 종래 반도체 소자의 제조방법을 설명하기 위해 도시한 소자의 단면도.
도 2(a)-(d)는 본 발명의 실시예에 의한 반도체 소자의 제조방법을 설명하기 위해 도시한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1, 11 : 웨이퍼 2, 12 : 패드 산화막
3, 13 : 질화막 4, 14 : 실리콘 리치 산화막
5, 16 : O3-TEOS막 8, 18 : 트랜치
10, 20 : 소자분리막 15 : 폴리실리콘막
17 : 열산화막
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2(a)-(d)는 본 발명의 실시예에 의한 반도체 소자의 제조방법을 설명하기 위해 도시한 소자의 단면도이다.
도 2(a)는 웨이퍼(11)상에 패드 산화막(12) 및 질화막(13)을 형성한 후, 리소그래피(lighography) 및 식각공정으로 질화막(13) 및 패드 산화막(12)을 패터닝하여 소자분리영역을 확정하고, 이어서 웨이퍼(11)을 약 7000Å 깊이로 식각하여 트랜치(18)를 형성한 것이 도시된다.
도면에서는 하나의 트랜치(18)만을 도시하였지만, 실제적으로는 웨이퍼(11) 전체에 크고 작은 다수의 트랜치(18)가 형성된다.
도 2(b)는 트랜치(18)를 포함한 전체구조상에 실리콘 리치 산화막(14), 폴리실리콘막(15) 및 O3-TEOS(Tetra Ethylene Ortho Silicate)막(16)을 순차적으로 형성하여 트랜치(18)를 채운 것이 도시된다.
상기에서, 실리콘 리치 산화막(14)은 통상 500Å 정도의 두께로 형성되며, 폴리실리콘막(15)은 약 2000Å의 두께로 형성되며, O3-TEOS막(5)은 약 11000Å의 두께로 형성된다.
도 2(c)는 질화막(13)이 약 1300Å 정도의 두께가 남을 시점까지 화학적 기계적 연마법으로 O3-TEOS(16), 폴리실리콘막(15) 및 실리콘 리치 산화막(14)을 연마한 것이 도시된다.
상기에서, 화학적 기계적 연마법으로 질화막(13)이 약 1300Å의 두께가 남을때 까지 연마를 실시하면 질화막(13)위에 산화막이 완전히 제거된다. 따라서, 종래와 같이 잔여 산화막 제거공정을 실시할 필요가 없다. 트랜치(8) 부위에는 화학적 기계적 연마공정으로 인하여 디싱(dishing)현상이 발생된다.
도 2(d)는 열산화막(17)을 설장시킨후, 질화막(13) 및 패드 산화막(12)을 제거하여 트랜치(18) 내부에만 실리콘 리치 산화막(14), 폴리실리콘막(15), O3-TEOS막(16) 및 열 산화막(17)이 채워진 소자분리막(20)이 형성된 것이 도시된다.
상기에서, 열 산화막(17)은 약 900℃의 온도에서 습식 및 열 산화방식으로 약 200Å의 두께로 성장되며, 열 산화공정시 질화막(13)과 웨이퍼(11) 사이로 산화막이 침투하는 현상은 폴리실리콘막(15)에 의해 방지되며, 질화막(13) 위에는 산화막이 전혀 자라지 않고 트랜치(18)된 지역만 아주 천천히 폴리실리콘막(15)과 반응하여 성장된다. 따라서, 최초 디싱 현상에 의하여 움품 파인부분도 열산화공정으로 위로 살짝 올라오는 형상이 되며, 또한 연마비의 차이로 인하여 웨이퍼의 가장자리 부위도 O3-TEOS막(16)의 두께가 얇아 두꺼운 지역(웨이퍼 중앙부위)보다 산화속도가 빨라 웨이퍼 중앙부위와 가장자리부위 사이의 필드 지역의 산화막 최종 두께는 균일하게 된다.
상술한 바와같이 본 발명은 연마공정시 질화막 두께에 여유를 가지고 연마공정을 진행하기 때문에 불필요한 연마공정 횟수를 줄일수 있고, 연마공정후에 질화막상에 잔여 산화막이 없기 때문에 잔여 산화막 제거를 위한 공정을 생략할 수 있으므로 필드 지역의 산화막 두께를 확보할 수 있고, 또한 열산화공정으로 필드 지역에 열산화막을 성장시키므로써, 웨이퍼의 중앙부분과 가장자리부분 사이의 균일도(uniformity) 향상과 필드 지역과 액티브 지역 사이의 이상적인 형상(profile)을 얻을 수 있다.

Claims (4)

  1. 반도체 소자의 제조방법에 있어서, 패터닝된 질화막 사이로 노출되는 웨이퍼를 식각하여 다수의 트랜치를 형성하는 단계; 상기 다수의 트랜치를 포함한 전체구조상에 실리콘 리치 산화막, 폴리실리콘막 및 O3-TEOS막을 순차적으로 형성하는 단계; 상기 질화막이 일정 뚜께 남는 시점까지 화학적 기계적 연마법으로 상기 O3-TEOS막, 폴리실리콘막 및 실리콘 리치 산화막을 순차적으로 연마하는 단계; 및 열산화공정으로 열산화막을 성장시킨 후 상기 질화막을 제거하여 상기 O3-TEOS막, 폴리실리콘막, 실리콘 리치 산화막 및 열산화막으로 상기 다수의 트랜치 내부가 채워진 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 트랜치는 약 7000Å의 깊이로 형성되고, 상기 실리콘 리치 산화막은 약 500Å의 두께로 형성되며, 상기 폴리실리콘막은 2000Å의 두께로 형성되고, 상기 O3-TEOS막은 11000Å의 두께로 형성되며, 상기 열산화막은 약 200Å의 두께로 성장되는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 연마공정은 상기 질화막이 1300Å의 두께가 남는 시점까지 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 열산화막은 약 900℃의 온도에서 습식 산화방식으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
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