KR0165454B1 - 트렌치 소자분리방법 - Google Patents
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- 238000002955 isolation Methods 0.000 title claims abstract description 29
- 238000000034 method Methods 0.000 title claims description 44
- 238000000137 annealing Methods 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 230000007547 defect Effects 0.000 claims abstract description 21
- 239000004065 semiconductor Substances 0.000 claims abstract description 20
- 125000006850 spacer group Chemical group 0.000 claims abstract description 15
- 150000004767 nitrides Chemical class 0.000 claims description 26
- 238000000280 densification Methods 0.000 claims description 19
- 238000005530 etching Methods 0.000 claims description 18
- 238000005229 chemical vapour deposition Methods 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 238000011049 filling Methods 0.000 claims description 6
- 238000005498 polishing Methods 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims description 4
- 238000000206 photolithography Methods 0.000 claims description 2
- 230000003647 oxidation Effects 0.000 abstract description 11
- 238000007254 oxidation reaction Methods 0.000 abstract description 11
- 230000001154 acute effect Effects 0.000 abstract 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 8
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 1
- 241000293849 Cordylanthus Species 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
- H01L21/02356—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment to change the morphology of the insulating layer, e.g. transformation of an amorphous layer into a crystalline layer
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Element Separation (AREA)
Abstract
반도체 장치의 소자분리 방법에 관한 것으로, 특히 SiN 스페이서(Spacer)를 이용한 트렌치 소자 분리(Trench Isolation)방법에 관한 것이다.
트렌치 절연막의 습식 어닐링(Wet Annealing)시 기판이 산화되면서 부피 팽창으로 인한 결함(Defect)이 발생하게 되는데, 이러한 결함(Defect)은 트렌치 측벽(Sidewall)쪽이 트렌치 밑바닥보다 산화율(Oxidation Rate)이 빨라서 발생하게 되는 것이며, 특히 소자 분리 영역의 좁은 곳에서 이러한 문제가 심하다.
따라서 이를 방지하기 위해 트렌치 측벽(Sidewall)에 SiN 스페이서를 형성한다.
즉 습식 어닐링(Wet Annealing)시 우수해지는 막질 특성과 절연막의 심(Seam)을 제거해주는 잇점을 살리면서 기존의 습식 어닐링(Wet Annealing)시 결함(Defect)이 발생하는 문제점을 해결할 수 있다.
Description
제1도는 종래 기술에 의한 트렌치 소자 분리(Trench Isolation) 방법을 설명하기 위해 도시한 단면도이다.
제2a도 내지 제2d도는 종래 기술에서 절연막의 조밀화(Densification)공정으로 질소 어닐링(N2Annealing)을 실시한 식각 사진을 나타낸다.
제3a도 내지 제3d도는 종래 기술에서 절연막의 조밀화(Densification)공정으로 습식 어닐링(Wet Annealing)을 실시한 식각 사진을 나타낸다.
제4도 내지 제9도는 본 발명에 의한 트렌치 소자 분리(Trench Isolation) 방법을 설명하기 위해 도시한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판 13 : 패드산화막(Pad Oxide)
15 : 질화막 16, 16*, 16*, 16* : 트렌치(Trench)
17 : 산화막 19 : 스페이서(Spacer)
21 : 절연막
본 발명은 반도체 장치의 소자분리 방법에 관한 것으로, 특히 SiN 스페이서(Spacer)를 이용한 트렌치 소자 분리(Trench Isolation)방법에 관한 것이다.
반도체산업이 고집적화됨에 따라 소자분리 영역도 축소되어, 64M디램(Dynamic Random Access Memory; 이하 DRAM이라 함) 급에서는 0.45미크론(micron) 기술이 256M DRAM급에서는 0.25미크론 기술이 요구되고 있다.
소자분리 영역의 형성은 모든 제조공정 단계에 있어서, 초기단계의 공정으로서 활성영역의 크기 및 후공정 단계의 공정마진(margin)을 좌우하게 된다.
일반적으로, 공정이 간단한 이점으로 인하여 반도체 장치의 제조에 널리 이용되는 선택적 산화에 의한 소자분리 방법(LOCal Oxidation of Silicon; 이하 LOCOS라 칭함)은, 256M 디램(DRAM)급 이상의 고집적화되는 소자에 있어서 소자분리 영역의 폭(width)이 감소함에 따라, 필드산화시 수반되는 측면산화에 의한 버즈비크(Bird's beak) 현상으로 인하여 많은 연구에도 불구하고 그 한계점에 이르고 있다.
또한, 열공정으로 유발되는 버퍼층 응력에 의한 기판 실리콘의 결정결함 및 채널저지를 위해 이온주입된 불순물의 재분포 등 반도체 장치의 전기적 특성향상에 난점이 되고 있다.
따라서, 실리콘 기판에 트렌치를 형성하고 그 내부를 산화물등 절연물질로 채움으로써, 같은 분리폭(isolation width)에서도 유효 분리길이를 길게하여 상기한 LOCOS보다 작은 분리영역을 구현할 수 있는 트렌치 소자분리(Trench Isolation)가 필수적이다.
트렌치를 이용한 소자분리 방법은, 필드막의 형성에 있어서 상기 LOCOS류와 같이 열산화공정에 의하지 않으므로, 열산화공정으로 인해 유발되는 상기 LOCOS류의 단점들을 어느 정도 줄일 수 있다.
트렌치를 이용한 소자분리 기술의 여러 공정 중에서도, 트렌치의 프로파일(profile)을 어떻게 형성하는가 하는 것은 안정된 디바이스의 실현에 매우 중요한 사항이다. 즉, 트렌치의 깊이(Trench depth), 트렌치의 각도(Trench angle), 트렌치 엣지(Trench edge)의 모양 등을 적절하게 하여야 하는 것이다.
트렌치 형성 후 절연막의 조밀화(Densification)공정이 이루어지는데 현재 널리 사용되고 있는 조밀화(Densification)공정으로는 질소 어닐링(N2Annealing)과 습식 어닐링(Wet Annealing)을 들 수 있다.
절연막의 매립후 조밀화(Densification)공정을 하는 이유는 화학 기계적 연마(CMP;Chemical Mechenical Polishing)진행후 활성영역(Active Region)의 패드 옥사이드(Pad oxide)를 등방성 식각할 때 절연막의 식각비를 낮추어 주기 위함이다.
제1도는 종래 기술에 의한 트렌치 소자 분리((Trench Isolation) 방법을 설명하기 위해 도시한 단면도이다.
참조번호1은 반도체 기판을, 3은 패드산화막(Pad oxide)을, 5는 질화막을, 7은 절연막, 8은 산화막을 나타낸다.
실리콘 기판(1) 상에 열산화방법으로 패드산화막(3)을 형성한 후, 저압화학기상증착(Low Pressure Chemical Vapor Deposition; 이하 LPCVD라 칭함) 방법으로 질화막(5)을 적층한 후, 활성영역과 비활성영역을 한정하기 위한 사진공정을 진행하여 상기 질화막(5) 상에 감광막패턴(도시하지 않음)을 형성한다.
이어서, 상기 감광막패턴을 식각마스크로 하여 상기 질화막(5)및 패드산화막(3)을 차례로 식각하고, 상기 활성영역상에 잔류하는 상기 버퍼층(Buffer Layer )인 패드산화막(3)과 질화막(5)을 식각마스크로 하여 반도체기판(11)을 건식식각하여 트렌치를 형성한 후, 상기 트렌치에 절연막(7)을 형성하기 위해 화학기상증착(CVD;CHemical Vapor DEposition)방식으로 옥사이드(Oxide)를 이용하여 필링(Filling)한다.
상기 절연막(7)의 조밀화(Densification)공정을 위해 습식 어닐링(Wet Annealing)을 진행한다.
이때 상기 트렌치의 반도체기판(1)과 상기 절연막(7)의 계면에 상기 반도체기판(1)의 실리콘(Si)이 산화되어 산화막(8)이 형성되고 이러한 부피 팽창으로 인해 스트레스가 생김으로써 결함(defect)이 발생한다.
제2a도 내지 제2d도는 종래 기술에서 절연막의 조밀화(Densification)공정으로 질소 어닐링(N2Annealing)을 실시한 식각 사진을 나타내고, 제3a도 내지 제3d도는 종래 기술에서 절연막의 조밀화(Densification)공정으로 습식 어닐링(Wet Annealing)을 실시한 식각 사진을 나타낸다.
소자분리를 위한 트렌치 영역엥 절연막의 매립후 조밀화(Densification)공정을 하는 이유는 화학 기계적 연마(CMP;Chemical Mechenical Polishing)진행후 활성 영역(Active Region)의 패트 옥사이드(Pad Oxide)를 등방성 식각할 때 절연막의 식각비를 낮추어 주기 위함이다.
현재 널리 사용되고 있는 조밀화(Densification) 공정으로는 질소 어닐링(N2Annealing)과 습식 어닐링(Wet Annealing)을 들 수 있다.
질소 어닐링(N2Annealing)을 실시하면 좁은 소자 분리 영역에서 심(Seam)이 발생하고 절연막의 특성이 떨어지는 문제점이 있으나, 습식 어닐링(Wet Annealing)을 진행하면 심(Seam)이 발생하지 않고 우수한 특성의 절연막은 얻을 수 있으나 서브 실리콘(Sub-Si)이 산화(Oxidation)되면서 부피팽창으로 인한 스트레스로 결함(defect)이 발생하는 문제점이 있다.
이러한 결함(defect) 발생 여부를 제2a도 내지 제3d도에서 알아볼 수 있는데, 각각의 a 도는 0.3㎛, b도는 0.36㎛, c도는 0.4㎛, d도는 0.46㎛의 소자분리 영역 크기를 나타낸다.
제2a도 내지 제2d도와 같이 질소 어닐링(N2Annealing)을 진행하면 결함(defect)이 발생하지 않으나, 습식 어닐링(Wet Annealing)을 진행하면 제3a 내지 제3d도와 같이 좁은 소자 분리 영역에서는 결함(defect)이 발생하였음을 알 수 있다.
따라서 본 발명의 목적은, 상기와 같은 습식 어닐링(Wet Annealing)으로 인한 결함(defect)을 방지할 수 있는 트렌치 소자분리(Trench Isolation)방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 기판위에 버퍼 층(Buffer Layer)인 패드산화막과 질화막을 차례로 증착하는 단계; 사진 식각 공정으로 활성영역과 비활성 영역을 정의하는 단계; 상기 비활성 영역 아래의 상기 질화막, 패트산화막, 실리콘 기판을 건식 식각하여 트렌치(Trench)를 형성하는 단계; 상기 트렌치(Trench)에 언더컷(Undercut)을 형성하기 위해 상기 반도체기판을 등방성 식각하는 단계; 상기 트렌치(Trench)를 따라 산화막을 형성하는 단계; 상기 트렌치(Trench)의 측벽(Side Wall)에 결함(defect)이 발생하는 것을 방지하기 위하여, 상기 트렌치(Trench)의 측벽(Side Wall)에 SiN 스페이서(Spacer)를 형성하는 단계; 상기 트렌치(Trench)를 절연막으로 필링(Felling)하는 단계; 상기 절연막에 조밀화(Densification)공정을 실시하는 단계; 상기 절연막을 상기 질화막이 드러날때까지 에치 백(Etch Back)하는 단계; 및 상기 버퍼층인 질화막과 패드산화막을 제거하는 단계로 이루어지는 것을 특징으로 하는 트렌치 소자분리(Trench Isolation) 방법을 제공한다.
상기 절연막은 옥사이드(Oxide)를 사용하여 화학기상증착(CVD;Chemical Vapor Deposition) 방식으로 상기 트렌치(Trench)를 필링(Filling)하고, 상기 절연막의 에치 백(Etch Back)공정은 화학기계적 연마(CMP;Chemical Mecanical Polishing) 방법을 이용하는 것이 바람직하다.
또한 상기 조밀화(Densification)공정은 습식 어닐링(Wet Annealing)으로 실시하는 것이 바람직하다.
본 발명에 의하면, 조밀화(Densification)공정으로 습식 어닐링(Wet Annealing)을 실시함으로써 심(Seam)이 발생하지 않고 특성이 우수한 절연막을 구현할 수 있고, 또한 트렌치(Trench)의 측벽(Side Wall)에 SiN 스페이서(Spacer)를 형성함으로써 습식 어닐링(Wet Annealing)의 단점인 스트레스로 인한 결함(defect)을 방지할 수 있다.
이하 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제4도 내지 제9도는 본 발명에 의한 트렌치 소자 분리(Trench Isolation) 방법을 설명하기 위해 도시한 단면도이다.
제4도는 반도체 기판위에 버퍼층(Buffer Layer)인 패드산화막(Pad Oxide)와 질화막을 차례로 증착하고 비활성 영역에 트렌치(Trench)를 형성하는 단계를 나타낸다.
반도체기판(11) 상에 열산화방법으로 패드산화막(13)을 형성한 후, 저압화학기상증착(Low Pressure Chemical Vapor Deposition; 이하 LPCVD라 칭함) 방법으로 질화막(15)을 적층한 후, 활성영역과 비활성영역을 한정하기 위한 사진공정을 진행하여 상기 질화막(15) 상에 감광막패턴(도시하지 않음)을 형성한다.
상기 질화막은 SiN으로 한다.
이어서, 상기 감광막패턴을 식각마스크로 하여 상기 질화막(15)및 패드산화막(13)을 차례로 식각한다.
다음에, 상기 활성영역상에 잔류하는 상기 버퍼층(Buffer Layer)인 패드산화막(13)과 질화막(15)을 식각마스크로 하여, 반도체기판(11)을 건식식각하여 트렌치(16)를 형성한다.
제5도는 상기 트렌치(16)에 언더컷(Undercut)을 형성하기 위해 상기 반도체기판(11)을 등방성 식각하여 트렌치(16a)와 반도체기판(11a)를 형성하는 단계를 나타낸다.
제6도는 상기 트렌치(16a)에 산화막(17)을 형서어하는 단계를 나타낸다.
상기 트렌치(16a) 형성을 위한 식각 공정시 상기 반도체기판(11a)의 손상된 부분을 제거하고 후속 공정인 질화막 증착시 스트레스에 의한 결함을 방지하기 위하여 상기 트렌치(16a)에 열산화(Thermal Oxidation)방법으로 산화막(17)을 증착하여 트렌치(16b)를 형성한다.
제7도는 상기 트렌치(16b)의 측벽(Side Wall)에 스페이서(Spacer)(19)를 형서어하는 단계를 나타낸다.
상기 스페이서(19)를 형성하지 않고 트렌치에 절연막을 매립후 습식 어닐링을 하면 기판이 산화되면서 부피 팽창으로 인해 결함(Defect)이 발생하게 된다.
상기 스페이서(19)는 SiN으로 상기 버퍼층의 질화막(15)과 연결되지 않도록 상기 산화막(17)을 따라 얇게 화학기상증착(CVD;Chemical Vapor Deposition)하게 되는데, 이때 상기 버퍼층의 질화막(15)과 연결되지 않도록 트렌치(16c)를 형성한다.
만약 상기 스페이서(19)가 상기 질화막(15)의 SiN과 연결되면 후속공정인 인산용액으로 상기 버퍼층의 SiN(15)을 제거할 때 상기 스페이서(19)의 구성물질인 SiN도 함께 제거되어 소자 분리영역의 가장자리가 손상되는 문제가 발생한다.
제8도는 소자분리막을 형성하기 위하여 상기 트렌치(16c)에 절연막(21)으로 필링(Filling)한 후 조밀화(Densification)공정을 실시하는 단계를 나타낸다.
상기 절연막(21)은 옥사이드(Oxide)를 화학기상증측(CVD;Chemical Vapor Deposition)하여 형성한다.
이어서 상기 절연막(21)의 조밀화(Densification)공정을 위해 습식 어닐링(Wet Annealing)을 진행한다.
지금까지는 이러한 막질 특성이 우수하고 절연막 매립시 Seam을 제거해주는 잇점이 있으나 어닐링(Annealing)시 발생하는 결함(Defect)때문에 습식 어닐링(Wet Annealing)보다 질소 어닐링(N2Annealing)을 많이 사용하고 있는 실정이었다.
그러나 본 발명에서는 상기 SiN 스페이서(19)로 인해 이러한 결함(Defect)을 방지할 수 있어 우수한 막질 특성과 절연막 매립시 문제점을 해결할 수 있는 습식 어닐링(Wet Annealing)을 진행한다.
제9도는 본 발명이 완성된 단계를 나타낸다.
상기 절연막(21)을 상기 질화막(15)이 드러날 때까지 에치 백(Etch Back)하여 표면을 평탄화하고 상기 버퍼층인 질화막(15)과 패드산화막(13)을 완층 산화막 식각액(불화암모늄(NH4F)과 불화수소(HF)가 7:1로 혼합된 용액; Buffered Oxide Etchant) 및 인산용액으로 습식식각함으로써 소자분리 공정이 완료된다.
상술한 본 발명에 의한 트렌치 형성방법에 따르면, 트렌치 절연막의 습식 어닐링(Wet Annealing)시 기판이 산화되면서 부피 팽창으로 인한 결함(Defect)이 발생하게 되는데, 이러한 결함(Defect)은 트렌치 측벽(Side Wall)쪽이 트랜치 밑바닥보다 산화율(Oxidation Rate)이 빨라서 발생하게 되는 것이며, 특히 소자 분리 영역의 좁은 곳에서 이러한 문제가 심하다.
따라서 이를 방지하기 위해 트렌치 측벽(Side Wall)에 SiN 스페이서를 형성한다.
즉 습식 어닐링(Wet Annealing)시 우수해지는 막질 특성과 절연막의 심(Seam)을 제거해주는 잇점을 살리면서 기존의 습식 어닐링(Wet Annealing)시 결함(Defect)이 발생하는 문제점을 해결할 수 있다.
이상, 본 발명은 이에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
Claims (4)
- 반도체 기판위에 버퍼 층(Buffer Layer)인 패드산화막과 질화막을 차례로 증착하는 단계; 사진 식각 공정으로 활성영역과 비활성 영역을 정의하는 단계; 상기 비활성 영역 아래의 상기 질화막, 패드산화막, 실리콘 기판을 건식 식각하여 트렌치(Trench)를 형성하는 단계; 상기 트렌치(Trench)에 언더컷(Undercut)을 형성하기 위해 상기 반도체기판을 등방성 식각하는 단계; 상기 트렌치(Trench)를 따라 산화막을 형성하는 단계; 상기 트렌치(Trench)의 측벽(Side Wall)에 결함(defect)이 발생하는 것을 방지하기 위하여, 상기 트렌치(Trench)의 측벽(Side Wall)에 SiN 스페이서(Spacer)를 형성하는 단계; 상기 트렌치(Trench)를 절연막으로 필링(Filling)하는 단계; 상기 절연막에 조밀화(Densification)공정을 실시하는 단계; 상기 절연막을 상기 질화막이 드러날때까지 에치 백(Etch Back)하는 단계; 및 상기 버퍼층인 질화막과 패드산화막을 제거하는 단계로 이루어지는 것을 특징으로 하는 트렌치 소자분리(Trench Isolation) 방법.
- 제1항에 있어서, 상기 절연막은 옥사이드(Oxide)를 사용하여 화학기상증착(CVD;Chemical Vapor Deposition) 방식으로 상기 트렌치(Trench)를 필링(Filling)하는 것을 특징으로 하는 트렌치 소자분리(Trench Isolation) 방법.
- 제1항에 있어서, 상기 절연막의 에치 백(Etch Back)공정은 화학 기계적 연마(CMP;Chemical Mechenical Polishing) 방법을 이용하는 것을 특징으로 하는 트렌치 소자분리(Trench Isolation) 방법.
- 제1항에 있어서, 상기 조밀화(Densification)공정은 습식 어닐링(wet Annealing)으로 실시하는 것을 특징으로 하는 트렌치 소자분리(Trench Isolation)방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950037165A KR0165454B1 (ko) | 1995-10-25 | 1995-10-25 | 트렌치 소자분리방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950037165A KR0165454B1 (ko) | 1995-10-25 | 1995-10-25 | 트렌치 소자분리방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970023994A KR970023994A (ko) | 1997-05-30 |
| KR0165454B1 true KR0165454B1 (ko) | 1999-02-01 |
Family
ID=19431333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950037165A KR0165454B1 (ko) | 1995-10-25 | 1995-10-25 | 트렌치 소자분리방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0165454B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100475050B1 (ko) * | 1998-09-24 | 2005-07-05 | 삼성전자주식회사 | 스페이서로보호되는박막의질화막라이너를갖는트렌치소자분리방법및구조 |
| KR101476544B1 (ko) * | 2013-03-12 | 2014-12-24 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 개선된 비아 랜딩 프로파일을 위한 신규한 패터닝 방법 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100532381B1 (ko) * | 1998-05-21 | 2006-02-28 | 삼성전자주식회사 | 반도체 장치의 쉘로우 트렌치 소자 분리방법 |
| KR100474588B1 (ko) * | 1998-08-27 | 2005-05-17 | 주식회사 하이닉스반도체 | 반도체장치의소자격리방법 |
| KR100419869B1 (ko) * | 2000-08-02 | 2004-02-25 | 주식회사 하이닉스반도체 | 쉘로우트렌치분리 형성방법 |
| KR100383758B1 (ko) * | 2000-12-29 | 2003-05-14 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 |
| KR20030051016A (ko) * | 2001-12-20 | 2003-06-25 | 동부전자 주식회사 | 반도체 소자의 게이트 전극 형성방법 |
-
1995
- 1995-10-25 KR KR1019950037165A patent/KR0165454B1/ko not_active IP Right Cessation
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| US9312222B2 (en) | 2013-03-12 | 2016-04-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Patterning approach for improved via landing profile |
| US9640435B2 (en) | 2013-03-12 | 2017-05-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Patterning approach for improved via landing profile |
| US10861788B2 (en) | 2013-03-12 | 2020-12-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Patterning approach for improved via landing profile |
| US11721624B2 (en) | 2013-03-12 | 2023-08-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Patterning approach for improved via landing profile |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970023994A (ko) | 1997-05-30 |
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