KR20030051016A - 반도체 소자의 게이트 전극 형성방법 - Google Patents
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Abstract
본 발명에 의한 반도체 소자의 게이트 전극 형성방법은 게이트 스페이서의 식각공정을 2 단계로 진행하여 습식 세정공정에 의해 발생되는 게이트 스페이서 언더 컷 현상을 제거함으로써 소자의 신뢰성 및 수율을 향상시킬 수 있다. 또한, 선택적 에피택셜 실리콘 성장 방식을 이용하여 게이트 스페이서 언더 컷 영역을 충진한 후 건식식각을 이용하여 언더 컷 영역을 제거함으로써, 소자의 신뢰성 및 수율을 향상시킬 수도 있다.
이를 위한 본 발명에 의한 반도체 소자의 게이트 전극 형성방법은 필드 산화막이 형성된 반도체 기판 상부에 소정 두께의 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 위에 게이트를 형성하는 단계와, 상기 게이트의 일측에 식각 공정에 의해 제 1 스페이서를 형성하는 단계와, 상기 게이트의 타측에 식각 공정에 의해 제 2 스페이서를 형성하는 단계와, 상기 제 1 및 제 2 스페이서 외측의 반도체 기판에 불순물 이온주입 공정을 진행하여 소오스 및 드레인을 형성하는 단계와, 상기 불순물의 활성화를 위해 어닐 공정을 진행한 다음 세정 공정을 진행하는 단계와, 상기 결과물 위에 살리사이드막을 증착하는 단계를 구비한 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 게이트 전극 형성방법에 관한 것으로, 보다 구체적으로는 습식(Wet) 세정공정에 의해 발생되는 게이트 스페이서 언더 컷(Under-Cut) 현상을 제거하여 소자의 신뢰성 및 수율을 향상시킨 반도체 소자의 게이트 전극 형성방법에 관한 것이다.
도 1a 내지 도 1d는 종래의 게이트 전극 형성방법을 설명하기 위한 단면도이다.
도 1a을 참조하면, 필드 산화막(1)이 형성된 반도체 기판(2) 상부에 웰(Well) 영역과 필드 스톱(Field stop) 영역을 형성하고 문턱전압(Vt)을 조정하기 위한 이온을 주입(3)한 다음, 상기 결과물 상부에 소정 두께의 게이트 산화막(4)을 형성한다.
도 1b를 참조하면, 상기 게이트 산화막(4) 위에 버퍼 게이트 절연막, 폴리실리콘층 및 하드 마스크층을 순차적으로 적층한다. 이어서, 상기 하드 마스크층을 게이트 전극의 형태로 패터닝한 다음, 이 하드 마스크층의 형태로, 폴리실리콘층 및 버퍼 게이트 절연막을 패터닝하여, 게이트(5)를 형성한다.
그후, 식각 공정시 손상(damage)된 부위를 보상하기 위해 50Å 두께로 산화를 진행한 다음 LDD(Lightly Doped Drain) 이온주입(6) 공정을 진행한다.
도 1c를 참조하면, 공지의 방법에 의하여 상기 게이트(5) 양측에 게이트 스페이서를 증착한 후, 제 1 및 제 2 스페이서(7)(8) 형성을 위해 식각 공정을 진행한다.
도 1d를 참조하면, 상기 제 1 및 제 2 스페이서(7)(8) 외측의 반도체 기판(2)에 불순물을 이온주입 공정을 진행하여 소오스/드레인(9)을 형성한다. 그 다음, 불순물의 활성화를 위해 어닐(Anneal) 공정을 진행한 다음, 살리사이드(Salicide) 증착 전 습식 세정공정을 진행하게 된다. 이때, 게이트 스페이서(7)(8) 아래의 에지 영역에 언더 컷(Under-Cut)이 발생된다.
도 1e를 참조하면, 상기 결과물 위에 살리사이드(Salicide)(10)를 증착한 후, 어닐 공정을 실시하여 살리사이드막(10)을 증착한다. 이때, 상기 게이트 스페이서(7)(8) 아래의 에지 부분에 언더 컷(Under-Cut)이 발생된 영역에서도 상기 살리사이드(10)가 형성된다. 상기 게이트 스페이서(7)(8)의 아래에 형성된 상기 살리사이드(10)로 인하여 여기서부터 소오스/드레인(9) 접합 에지 영역까지의 스페이싱(Spacing)(Xd)이 작아진다. 그러므로, 이 곳에 전계가 집중되어 전계가 증가하게 된다.
전계(Electric Field) = (인가 바이어스)/Xd 이다.
도 2는 실제 공정 진행후의 사진으로, 게이트 스페이서(7)(8)의 아래에 언더-컷(Under-Cut)이 발생되었음을 관찰 할 수 있다.
도시된 바와 같이, 게이트 스페이서(7)(8)의 아래에 발생된 언더 컷(Under-Cut)으로 인해 게이트 스페이서 에지와 접합 에지(Junction edge) 사이의 공간이 좁아 지게 된다. 따라서, 게이트 스페이서 에지와 접합 에지 사이의 공간으로 전계가 집중하게 되어 밴드에서 밴드로 터널링(Band-to-Band Tunneling)에 의한 접합 누설 전류(Junction Leakage Current)가 증가하게 된다.
이와 같이, 종래의 반도체 소자의 게이트 전극 형성방법은 살리사이드(10)를 증착하기 전에 필연적으로 실시하는 습식(Wet) 세정공정에 의해 게이트 스페이서(7)(8)의 아래에 언더 컷(Under-Cut)이 발생되어 게이트 스페이서 에지와 접합 에지 간의 좁은 공간으로 인해 전계가 집중됨으로써 접합 누설 전류(Junction Leakage Current)가 발생되어 소자의 특성이 저하되는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 게이트 스페이서의 식각공정을 2 단계로 진행하여 습식(Wet) 세정공정에 의해 발생되는 게이트 스페이서 언더 컷(Under-Cut) 현상을 제거하여 소자의 신뢰성 및 수율을 향상시킨 반도체 소자의 게이트 전극 형성방법을 제공하는데 있다.
또한, 본 발명의 다른 목적은 선택적 에피택셜 실리콘 성장(Selective Epitaxial Si Growing) 방식을 이용하여 게이트 스페이서 언더 컷(Under-Cut) 영역을 충진(filling)한 후 건식식각을 이용하여 언더 컷(Under-Cut) 영역을 제거하여 소자의 신뢰성 및 수율을 향상시킨 반도체 소자의 게이트 전극 형성방법을 제공하는데 있다.
도 1a 내지 도 1e는 종래의 게이트 전극 형성방법을 설명하기 위한 단면도
도 2는 종래의 게이트 전극 형성방법에 의해 게이트 스페이서 언더-컷이 발생된 실제 공정 사진도
도 3a 내지 도 3d는 본 발명에 의한 게이트 전극 형성방법을 설명하기 위한 단면도
도 4a 내지 도 4e는 본 발명에 의한 다른 게이트 전극 형성방법을 설명하기 위한 단면도
(도면의 주요 부분에 대한 부호의 설명)
11, 21 : 필드 산화막12, 22 : 실리콘 기판
14, 24 : 게이트 산화막15, 25 : 게이트 전극
17, 27 : 제 1 게이트 스페이서18, 28 : 제 2 게이트 스페이서
19, 29 : 소오스 및 드레인20, 30 : 살리사이드막
32 : 선택적 에피텍셜 실리콘 성장막
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 게이트 전극 형성방법은,
필드 산화막이 형성된 반도체 기판 상부에 소정 두께의 게이트 산화막을 형성하는 단계와,
상기 게이트 산화막 위에 게이트를 형성하는 단계와,
상기 게이트의 일측에 식각 공정에 의해 제 1 스페이서를 형성하는 단계와,
상기 게이트의 타측에 식각 공정에 의해 제 2 스페이서를 형성하는 단계와,
상기 제 1 및 제 2 스페이서 외측의 반도체 기판에 불순물 이온주입 공정을 진행하여 소오스 및 드레인을 형성하는 단계와,
상기 불순물의 활성화를 위해 어닐 공정을 진행한 다음 세정 공정을 진행하는 단계와,
상기 결과물 위에 살리사이드막을 증착하는 단계를 구비한 것을 특징으로 한다.
상기 제 1 및 제 2 스페이서 식각은 건식식각으로 진행하는 것을 특징으로 한다.
상기 제 1 및 제 2 스페이서는 저압 화학기상증착(LP-CVD) 계열의 물질을 사용하는 것을 특징으로 한다.
상기 제 1 및 제 2 스페이서는 플라즈마 인가 화학기상증착(PE-CVD) 계열의 물질을 사용하는 것을 특징으로 한다.
상기 제 2 스페이서는 산화물과의 선택비를 높이기 위하여 질화 실리콘(SiN) 계열의 물질을 사용하는 것을 특징으로 한다.
상기 세정 공정은 습식 방식으로 진행하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 의한 다른 반도체 소자의 게이트 전극 형성방법은,
필드 산화막이 형성된 반도체 기판 상부에 소정 두께의 게이트 산화막을 형성하는 단계와,
상기 게이트 산화막 위에 게이트를 형성하는 단계와,
상기 게이트 양측에 게이트 스페이서를 형성하는 단계와,
상기 게이트 스페이서 외측의 상기 반도체 기판에 불순물 이온주입 공정을 진행하여 소오스 및 드레인을 형성하는 단계와,
상기 불순물의 활성화를 위해 어닐 공정을 진행한 다음 세정 공정을 진행하는 단계와,
상기 결과물 위에 선택적 에피택셜 실리콘 성장 방식을 이용하여 상기 게이트 스페이서의 아래에 발생된 언더 컷 영역을 선택적 에피택셜 실리콘 성장막으로 충진하는 단계와,
상기 결과물 위에 살리사이드막을 형성하는 단계를 구비한 것을 특징으로 한다.
상기 선택적 에피택셜 실리콘 성장막의 두께는 200∼300Å으로 진행하는 것을 특징으로 한다.
상기 살리사이드막을 형성하기 전에 건식식각 방식으로 세정을 추가로 실시하는 것을 특징으로 한다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
도 3a 내지 도 3d는 본 발명에 의한 게이트 전극 형성방법을 설명하기 위한 단면도이다.
도 3a을 참조하면, 필드 산화막(11)이 형성된 반도체 기판(12) 상부에 웰(Well) 영역과 필드 스톱(Field stop) 영역을 형성하고 문턱전압(Vt)을 조정하기 위한 이온을 주입(13)한 다음, 상기 결과물 상부에 소정 두께의 게이트 산화막(14)을 형성한다.
도 3b를 참조하면, 상기 게이트 산화막(14) 위에 버퍼 게이트 절연막, 폴리실리콘층 및 하드 마스크층을 순차적으로 적층한다. 이어서, 상기 하드 마스크층을 게이트 전극의 형태로 패터닝한 다음, 이 하드 마스크층의 형태로, 폴리실리콘층 및 버퍼 게이트 절연막을 패터닝하여, 게이트(15)를 형성한다.
그후, 식각 공정시 손상(damage)된 부위를 보상하기 위해 50Å 두께로 산화를 진행한 다음 LDD(Lightly Doped Drain) 이온주입(16) 공정을 진행한다.
도 3c를 참조하면, 상기 게이트(15)의 일측에 제 1 게이트 스페이서(17)를 증착한 후 블랭킷(Blanket)으로 식각 공정을 진행한 다음, 상기 게이트(15)의 타측에 제 2 게이트 스페이서(18)를 증착한 후 블랭킷(Blanket)으로 식각 공정을 진행한다. 여기서, 상기 제 2 게이트 스페이서(17)(18)는 저압 질화실리콘(LP-SiN)으로 형성된다.
상기 제 1 및 제 2 스페이서(17)(18) 외측의 반도체 기판(12)에 불순물을 이온주입 공정을 진행하여 소오스/드레인(19)을 형성한다. 그 다음, 불순물의 활성화를 위해 어닐(Anneal) 공정을 진행한 다음, 살리사이드(Salicide)를 증착하기 전에 습식 세정공정을 진행하게 된다. 이때, 습식(Wet) 세정공정에 의해 제 1 및 제 2 게이트 스페이서(17)(18) 아래에 발생하던 언더-컷(Under-Cut) 영역이 저압 질화실리콘(LP-SiN)막에 의해 블록킹(blocking)되어 발생되지 않음을 알 수 있다.
도 3d를 참조하면, 도 3c의 결과물 위에 살리사이드(20)를 증착한 후, 어닐 공정을 실시하여 살리사이드막(20)을 증착한다.
도시된 바와 같이, 언더 컷 에지(Under-Cut Edge) 영역이 제거됨으로 인하여 소오스/드레인 접합 에지 영역에서부터 게이트 스페이서 에지 영역까지의 스페이스(Xd)가 양호한 것을 알 수 있다.
도 4a 내지 도 4e는 본 발명에 의한 다른 게이트 전극 형성방법을 설명하기 위한 단면도이다.
도 4a을 참조하면, 필드 산화막(21)이 형성된 반도체 기판(22) 상부에 웰(Well) 영역과 필드 스톱(Field stop) 영역을 형성하고 문턱전압(Vt)을 조정하기 위한 이온을 주입(23)한 다음, 상기 결과물 상부에 소정 두께의 게이트 산화막(24)을 형성한다.
도 4b를 참조하면, 상기 게이트 산화막(4) 위에 버퍼 게이트 절연막, 폴리실리콘층 및 하드 마스크층을 순차적으로 적층한다. 이어서, 상기 하드 마스크층을 게이트 전극의 형태로 패터닝한 다음, 이 하드 마스크층의 형태로, 폴리실리콘층 및 버퍼 게이트 절연막을 패터닝하여, 게이트(25)를 형성한다.
그후, 식각 공정시 손상(damage)된 부위를 보상하기 위해 50Å 두께로 산화를 진행한 다음 LDD(Lightly Doped Drain) 이온주입(26) 공정을 진행한다.
도 4c를 참조하면, 공지의 방법에 의하여 상기 게이트(25) 양측에 게이트 스페이서를 증착한 후, 식각 공정에 의해 제 1 및 제 2 스페이서(27)(28)를 형성한다.
도 4d를 참조하면, 상기 제 1 및 제 2 스페이서(27)(28) 외측의 반도체 기판(22)에 불순물을 이온주입 공정을 진행하여 소오스/드레인(29)을 형성한다. 그 다음, 불순물의 활성화를 위해 어닐(Anneal) 공정을 진행한 다음, 살리사이드(Salicide) 증착 전 습식 세정공정을 진행하게 된다. 이때, 게이트 스페이서(27)(28) 아래의 에지 영역에 언더 컷(Under-Cut)이 발생된다.
도 4e를 참조하면, 상기 결과물 위에 선택적 에피택셜 실리콘 성장(Selective Epitaxial Si Growing) 방식을 이용하여 게이트 스페이서 언더 컷(Under-Cut) 영역을 선택적 에피택셜 실리콘 성장막(32)으로 충진(filling)한다. 그 다음, 이후의 공정에서 실시되는 살리사이드가 형성될 영역을 건식 식각 방식으로 세정공정을 진행한다. 그 다음, 상기 결과물 위에 살리사이드(Salicide)(30)를 증착한 후, 어닐 공정을 실시하여 살리사이드막(30)을 증착한다.
따라서, 이와 같은 방법으로 게이트 스페이서 언더 컷을 진행하여, 게이트 스페이서 에지 영역과 접합 에지 영역의 스페이서 감소로 인한 전계(Electric Field)의 증가로 밴드에서 밴드로 발생되는 터널링(Band-to-Band Tunneling)에 의한 접합 누설 전류(Junction Leakage Current)의 증가를 개선시킴으로써 소자의 신뢰성 및 수율을 향상시킬 수 있다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의한 반도체 소자의 게이트 전극 형성방법은 게이트 스페이서의 식각공정을 2 단계로 진행하여 습식(Wet) 세정공정에 의해 발생되는 게이트 스페이서 언더 컷(Under-Cut) 현상을 제거함으로써 소자의 신뢰성 및 수율을 향상시킬 수 있다.
또한, 선택적 에피택셜 실리콘 성장(Selective Epitaxial Si Growing) 방식을 이용하여 게이트 스페이서 언더 컷(Under-Cut) 영역을 충진(filling)한 후 건식식각을 이용하여 언더 컷(Under-Cut) 영역을 제거함으로써, 소자의 신뢰성 및 수율을 향상시킬 수도 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (9)
- 필드 산화막이 형성된 반도체 기판 상부에 소정 두께의 게이트 산화막을 형성하는 단계와,상기 게이트 산화막 위에 게이트를 형성하는 단계와,상기 게이트의 일측에 식각 공정에 의해 제 1 스페이서를 형성하는 단계와,상기 게이트의 타측에 식각 공정에 의해 제 2 스페이서를 형성하는 단계와,상기 제 1 및 제 2 스페이서 외측의 반도체 기판에 불순물 이온주입 공정을 진행하여 소오스 및 드레인을 형성하는 단계와,상기 불순물의 활성화를 위해 어닐 공정을 진행한 다음 세정 공정을 진행하는 단계와,상기 결과물 위에 살리사이드막을 증착하는 단계를 구비한 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 스페이서 식각은 건식식각으로 진행하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 스페이서는 저압 화학기상증착(LP-CVD) 계열의 물질을 사용하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 스페이서는 플라즈마 인가 화학기상증착(PE-CVD) 계열의 물질을 사용하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서,상기 제 2 스페이서는 산화물과의 선택비를 높이기 위하여 질화 실리콘(SiN) 계열의 물질을 사용하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서,상기 세정 공정은 습식 방식으로 진행하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 필드 산화막이 형성된 반도체 기판 상부에 소정 두께의 게이트 산화막을 형성하는 단계와,상기 게이트 산화막 위에 게이트를 형성하는 단계와,상기 게이트 양측에 게이트 스페이서를 형성하는 단계와,상기 게이트 스페이서 외측의 상기 반도체 기판에 불순물 이온주입 공정을 진행하여 소오스 및 드레인을 형성하는 단계와,상기 불순물의 활성화를 위해 어닐 공정을 진행한 다음 세정 공정을 진행하는 단계와,상기 결과물 위에 선택적 에피택셜 실리콘 성장 방식을 이용하여 상기 게이트 스페이서의 아래에 발생된 언더 컷 영역을 선택적 에피택셜 실리콘 성장막으로 충진하는 단계와,상기 결과물 위에 살리사이드막을 형성하는 단계를 구비한 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 7 항에 있어서,상기 선택적 에피택셜 실리콘 성장막의 두께는 200∼300Å으로 진행하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 7 항에 있어서,상기 살리사이드막을 형성하기 전에 건식식각 방식으로 세정을 추가로 실시하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR970023994A (ko) * | 1995-10-25 | 1997-05-30 | 김광호 | 트렌치 소자분리방법 |
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-
2001
- 2001-12-20 KR KR1020010081809A patent/KR20030051016A/ko not_active Application Discontinuation
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