KR20020003067A - 습식 세정 공정에서 접착층의 손실을 효과적으로 방지할수 있는 반도체 메모리 소자 제조 방법 - Google Patents
습식 세정 공정에서 접착층의 손실을 효과적으로 방지할수 있는 반도체 메모리 소자 제조 방법 Download PDFInfo
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Abstract
발명은 캐패시터 패턴 형성 후 실시되는 습식 세정 공정 등에서 접착층의 손실을 효과적으로 방지할 수 있는 반도체 메모리 소자 제조 방법에 관한 것으로, 캐패시터 패턴 형성 후 실시되는 습식 세정 공정에서 하부전극과 층간절연막 사이의 접착력을 향상을 위한 Ti 접착층이 손실되는 것을 효과적으로 방지하기 위하여, 캐패시터 하부전극막 아래의 Ti 접착층 일부를 제거하여 언더컷(undercut)을 형성하고, 상기 언더컷 내에 식각 방지막을 형성하는데 특징이 있다. 즉, 캐패시터 패턴 형성 후 접착층만을 측면방향으로 약간 등방성식각하여 언더컷을 형성한 후 상기 언더컷 부분을 폴리머(polymer)로 페시베이션( passivation)시켜, 후속 공정에서 습식 세정제와 접착층의 접촉을 막아 접착층의 손실 및 그에 따른 하부전극의 들림을 방지한다
Description
본 발명은 반도체 메모리 소자 제조 분야에 관한 것으로, 특히 습식 세정 공정에서 하부전극과 층간절연막 사이의 접착력을 향상을 위한 Ti 접착층이 손실되는 것을 효과적으로 방지할 수 있는 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.
백금(Platinum)은 FeRAM 소자 및 1G DRAM급 이상의 메모리 반도체 소자에서 전극재료로써 각광받고 있는 물질이다, 그러나 백금 하부전극은 하지층인 SiO2와의 접합성이 매우 나쁘기 때문에 Pt와 SiO2사이에 Ti, TiO2, TiN 등을 접합개선층으로 형성하고 있다.
첨부된 도면 도 1a는 트랜지스터 등을 비롯한 하부구조(도시하지 않음) 형성이 완료된 반도체 기판(10)을 덮는 SiO2층간절연막(11) 상에 Ti 접착층(12), Pt 하부전극막(13), 유전막(14), 상부전극막(15)을 형성하고, 상기 상부전극막(15)을 식각해서 상부전극막(15) 패턴을 형성한 다음, 유전체막(14) 및 Pt 하부전극막(13)을 패터닝하여 캐패시터를 완성한 상태를 보이고 있다.
상기 접착층은 캐패시터 패턴 형성을 위한 식각 공정 후 사용되는 습식 후처리 용액에 의해 쉽게 손상되어 접합개선층으로서의 역할이 우수하지 못하다. 그에 따라 습식 세정 공정 후에는 도 1b에 보이는 바와 같이 Ti 접착층(12)의 손상으로 하부전극막(13)과 SiO2층간절연막(11)의 접합력이 저하되어 Pt 하부전극막(13)이 들리는 문제가 발생한다.
이러한 문제점을 해결하기 위해서는 캐패시터 패턴 형성을 위한 식각공정 후실시되는 습식 세정 공정에서 손실되지 않는 접착층을 형성하거나, 접착층을 손상시키지 않는 습식식각제를 사용하는 방법을 모색해 볼 수 있으나, 상기와 같은 방법의 개발 역시 어려운 상황이다.
따라서, 화학적 및 구조적으로 하부전극을 안정화시킬 수 있는 현실적 방법이 필요한 실정이다.
상기와 같은 문제점을 해결하기 위한 본 발명은 캐패시터 패턴 형성 후 실시되는 습식 세정 공정 등에서 접착층의 손실을 효과적으로 방지할 수 있는 반도체 메모리 소자 제조 방법을 제공하는데 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 FeRAM 소자의 캐패시터 제조 공정 단면도,
도 2a 내지 도 2c는 본 발명의 실시 예에 따른 FeRAM 소자의 캐패시터 제조 공정 단면도.
*도면의 주요부분에 대한 도면 부호의 설명*
21: 층간절연막 22: Ti 접착층
23: 하부전극막 24: 유전막
25: 상부전극막
상기와 같은 목적을 달성하기 위한 본 발명은, 반도체 기판 상부에 접착층, 하부전극막, 유전막 및 상부전극막으로 이루어지는 캐패시터 패턴을 형성하는 단계; 상기 캐패시터 패턴 측면의 상기 접착층 일부를 등방성 식각으로 제거하여 언더컷을 형성하는 단계; 및 상기 언더컷 내에 식각방지막을 형성하는 단계를 포함하는 반도체 메모리 소자 제조 방법을 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은, 층간절연 산화막으로 덮인 반도체 기판 상부에 접착층, 하부전극막, 유전막 및 상부전극막을 적층하는 단계; 제1 식각마스크를 이용해서 상기 상부전극막을 패터닝하는 단계; 상기 제1 식각마스크를 제거하는 단계; 제2 식각마스크를 이용해서 상기 유전막, 상기 하부전극막 및 상기 접착층을 패터닝하여 캐패시터 패턴을 형성하면서, 상기 캐패시터 패턴 하부 측면에 상기 접착층을 노출시키는 단계; 상기 접착층을 등방성 식각하여 언더컷을 형성하는 단계; 및 상기 언더컷 내에 식각방지막을 형성하는 단계를 포함하는 반도체 메모리 소자 제조 방법을 제공한다.
본 발명은 캐패시터 패턴 형성 후 실시되는 습식 세정 공정에서 하부전극과 층간절연막 사이의 접착력을 향상을 위한 Ti 접착층이 손실되는 것을 효과적으로 방지하기 위하여, 캐패시터 하부전극막 아래의 Ti 접착층 일부를 제거하여 언더컷(undercut)을 형성하고, 상기 언더컷 내에 식각 방지막을 형성하는데 특징이 있다.
즉, 캐패시터 패턴 형성 후 접착층만을 측면방향으로 약간 등방성식각하여 언더컷을 형성한 후 상기 언더컷 부분을 폴리머(polymer)로 페시베이션(passivation)시켜, 후속 공정에서 습식 세정제와 접착층의 접촉을 막아 접착층의 손실 및 그에 따른 하부전극의 들림을 방지한다.
이하, 첨부된 도면 도 2a 내지 도 2c를 참조하여 본 발명의 실시 예에 따른 캐패시터 형성 방법을 설명한다.
먼저 도 2a에 도시한 바와 같이 트랜지스터 등을 비롯한 하부구조(도시하지 않음) 형성이 완료된 반도체 기판(20) 상에 층간절연 산화막(21)을 형성하고, 층간절연 산화막 상에 접착층(22), 하부전극막(23), 유전막(24), 상부전극막(25)을 적층하고, 제1 식각마스크(도시하지 않음)를 이용하여 상기 상부전극막(25)을 건식식각해서 상부전극막(25) 패턴을 형성한 다음, 제2 식각마스크(도시하지 않음)를 이용하여 강유전체막(24), 하부전극막(23) 및 접착층(22)을 식각해서 그 하부 측면에 상기 접착층(22)을 노출시키는 캐패시터 패턴을 완성한다. 상기 식각 공정은 Cl기 또는 F기 중 적어도 어느 하나를 포함하는 가스를 이용하여 실시하며 상기 가스에 N2 또는 Ar 등과 같은 불활성 가스를 첨가하기도 한다.
상기 접착층(22)은 Ti, TiO2, TiN, TiAlN, TaSiN, Ir 또는 Ru 등으로 형성하며 그 두께는 100 Å 내지 1000 Å이 되도록 한다.
상기 유전막(24)은 SBT(SrxBiyTa2O9), BST(Ba1-xSrx)TiO3, SBTN(SrxBiy(Ta1- zNbz)2O9, BLT(Bi4-xLaxTi3O12) 또는 PZT(Pb(ZrxTi1-x)O3로 형성하고, 상기 하부전극막(23) 및 상기 상부전극막(25) 각각은 Pt, Ir, Ru, IrO, RuO로 형성한다.
다음으로 도 2b에 보이는 바와 같이 캐패시터 패턴 하부 측면에 노출된 접착층(22)의 일부를 등방성 식각으로 제거하여 언더컷(UC)을 형성한다. 이때, 상기 제2 식각마스크가 덮인 상태에서 실시할 수도 있다. 상기 등방성 식각은 강유전체막(24) 및 하부전극막(23)에 대한 접착층(22)의 식각 선택비가 높은 조건에서 실시한다.
이어서 도 2c에 도시한 바와 같이 상기 언더컷 부분을 폴리머(25)로 채운다. 상기 폴리머(25)는 층간절연 산화막(21)의 일부를 스퍼터링(sputtering)하는 고전압 식각 기술을 사용하거나 선택적으로 폴리머를 증착하는 기술을 사용할 수 있다. 상기 폴리머(25)는 상기 제2 식각마스크가 덮인 상태에서 폴리머 형성 식각 공정을 실시하여 형성한다.
전술한 바와 같이 이루어지는 본 발명은 FeRAM 및 BST를 유전체로 사용하는 1G DRAM 이상의 반도체 제조에 이용될 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 FeRAM 또는 DRAM 등의 소자 제조 공정에서 하부전극이 들리는 문제를 해결할 수 있어 소자의 신뢰도를 향상시킬 수 있다. 또한, 캐패시터 패턴 형성 후 실시되는 세정 공정에서 접착층의 손실 염려가 없어 보다 세정력이 우수한 세정제를 이용하여 세정을 실시하는 것이 가능하다. 그에 따라 건식식각후 후처리 공정에서 폴리머가 많이 발생되는 FeRAM 저장전극 형성 공정 후에 불순물 제거 능력을 보다 향상시킬 수 있다.
Claims (5)
- 반도체 메모리 소자 제조 방법에 있어서,반도체 기판 상부에 접착층, 하부전극막, 유전막 및 상부전극막으로 이루어지는 캐패시터 패턴을 형성하는 단계;상기 캐패시터 패턴 측면의 상기 접착층 일부를 등방성 식각으로 제거하여 언더컷을 형성하는 단계; 및상기 언더컷 내에 식각방지막을 형성하는 단계를 포함하는 반도체 메모리 소자 제조 방법.
- 반도체 메모리 소자 제조 방법에 있어서,층간절연 산화막으로 덮인 반도체 기판 상부에 접착층, 하부전극막, 유전막 및 상부전극막을 적층하는 단계;제1 식각마스크를 이용해서 상기 상부전극막을 패터닝하는 단계;상기 제1 식각마스크를 제거하는 단계;제2 식각마스크를 이용해서 상기 유전막, 상기 하부전극막 및 상기 접착층을 패터닝하여 캐패시터 패턴을 형성하면서, 상기 캐패시터 패턴 하부 측면에 상기 접착층을 노출시키는 단계;상기 접착층을 등방성 식각하여 언더컷을 형성하는 단계; 및상기 언더컷 내에 식각방지막을 형성하는 단계를 포함하는 반도체 메모리 소자 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 식각방지막을 폴리머로 형성하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
- 제 3 항에 있어서,상기 식각방지막을 형성하는 단계는,상기 층간절연 산화막을 스퍼터링하여 폴리머로 이루어지는 식각방지막을 형성하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
- 제 3 항에 있어서,상기 접착층은,Ti, TiO2, TiN, TiAlN, TaSiN, Ir 또는 Ru으로 형성하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
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