KR100321703B1 - 반도체 소자의 강유전체 캐패시터 제조방법 - Google Patents

반도체 소자의 강유전체 캐패시터 제조방법 Download PDF

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Abstract

본 발명은 반도체 기술에 관한 것으로, 특히 캐패시터 유전체로 PbZr1-xTixO3(PZT) 박막을 사용하는 반도체 소자의 강유전체 캐패시터 제조방법에 관한 것이며, 포토레지스트 패턴을 식각 마스크로 사용하는 PZT/IrO2(또는 PZT/Pt)의 동시 식각시에도 포토레지스트 패턴에 대한 PZT/IrO2(또는 PZT/Pt)의 선택비를 확보할 수 있는 반도체 소자의 강유전체 캐패시터 제조방법을 제공하는데 그 목적이 있다. 본 발명에서는 PZT/IrO2적층 구조(또는 PZT/Pt 적층 구조) 동시 식각시 식각 마스크에 대한 PZT/IrO2(또는 PZT/Pt)의 선택비를 증가시키기 위하여 Ar/Cl2/HBr/CF4혼합가스를 사용한다. 이 경우, 포토레지스트 패턴을 식각 마스크로 사용하더라도 선택비를 확보할 수 있다.

Description

반도체 소자의 강유전체 캐패시터 제조방법{A method for fabricating ferroelectric capacitor in semiconductor device}
본 발명은 반도체 기술에 관한 것으로, 특히 캐패시터 유전체로 PbZr1-xTixO3(PZT) 박막을 사용하는 반도체 소자의 강유전체 캐패시터 제조방법에 관한 것이다.
강유전체 메모리 소자(Ferroelectric Random Access Memory, FeRAM)는 (Sr,Bi)Ta2O9(SBT), PbZr1-xTixO3(PZT) 등의 강유전체 물질을 캐패시터 유전체로 사용하는 비휘발성 메모리 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 메모리하고 있는 장점이 있을 뿐만 아니라, 동작 속도 측면에서도 기존의 DRAM(Dynamic Random Access Memory)에 필적하기 때문에 차세대 메모리 소자로 각광받고 있다.
강유전체 메모리 소자 개발 초기에는 캐패시터 유전체로서 주로 SBT 박막을 사용하였으나, 최근에는 SBT 박막에 비해 수십 배 가량 높은 유전율을 가지는 PZT를 적용하는 강유전체 캐패시터에 관한 연구가 많이 진행되고 있다.
이와 같이 강유전체 캐패시터를 제조함에 있어서, 우수한 유전체 특성을 확보하기 위해서는 상·하부 전극 및 그 주변 물질의 선택과 적절한 공정의 제어가 필수적이다.
PZT 박막을 유전체로 사용하는 캐패시터 제조에 있어서, 주로 IrO2막을 하부 전극으로 사용하고 있다. 따라서, 하부 전극 재료로서 IrO2막을 증착하고, 그 상부에 PZT 박막을 증착한 후에 이들을 선택 식각하여 하부 전극 및 강유전체 박막을 패터닝하는 공정을 거치게 되는데, 아직까지 이들 물질의 식각 공정은 개발 초기 상태에 머물고 있는 실정이다.
통상의 포토레지스트 패턴을 식각 마스크로 사용하는 경우, 포토레지스트에 대한 PZT 박막이나 IrO2막의 선택비가 매우 낮기 때문에 패턴 형성에 어려움이 있었다. 또한, 하드 마스크(hard mask)를 사용하는 경우에는 후속 공정시 하드 마스크를 제거하는데 어려움이 있었다.
이러한 문제점은 PZT 강유전체 캐패시터 하부 전극으로 유력하게 검토되고 있는 백금(Pt)막을 사용하는 경우에도 발생하는 것으로, 강유전체 메모리 소자 개발을 위해서 반드시 해결되어야 한다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 포토레지스트 패턴을 식각 마스크로 사용하는 PZT/IrO2의 동시 식각시에도 포토레지스트 패턴에 대한 PZT/IrO2의 선택비를 확보할 수 있는 반도체 소자의 강유전체 캐패시터 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 포토레지스트 패턴을 식각 마스크로 사용하는 PZT/Pt의 동시 식각시에도 포토레지스트 패턴에 대한 PZT/Pt의 선택비를 확보할 수 있는 반도체 소자의 강유전체 캐패시터 제조방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 PZT 강유전체 캐패시터 제조 공정도.
도 2a 및 도 2b는 각각 본 발명의 일 실시예에 따른 PZT/IrO2식각 후의 주사전자현미경(SEM) 사진.
* 도면의 주요 부분에 대한 부호의 설명
10 : 층간절연막
11 : 하부 전극용 IrO2막
12 : PZT 박막
13 : 포토레지스트 패턴
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 유전체막으로 PbZr1-xTixO3막을 사용하는 반도체 소자의 강유전체 캐패시터 제조방법에 있어서, 캐패시터 전극용 IrO2막/상기 PbZr1-xTixO3막의 적층 구조를 Ar 5∼15sccm, Cl23∼7sccm, HBr 15∼25sccm, CF45∼15sccm의 유량비로 혼합된 Ar/Cl2/HBr/CF4혼합가스를 사용하여 선택 식각하는 제1 단계를 포함하여 이루어진 반도체 소자의 강유전체 캐패시터 제조방법이 제공된다.
또한, 본 발명의 다른 측면에 따르면, 유전체막으로 PbZr1-xTixO3막을 사용하는 반도체 소자의 강유전체 캐패시터 제조방법에 있어서, 캐패시터 전극용 Pt막/상기 PbZr1-xTixO3막의 적층 구조를 Ar 5∼15sccm, Cl23∼7sccm, HBr 15∼25sccm, CF45∼15sccm의 유량비로 혼합된 Ar/Cl2/HBr/CF4혼합가스를 사용하여 선택 식각하는 제1 단계를 포함하여 이루어진 반도체 소자의 강유전체 캐패시터 제조방법이 제공된다.
본 발명에서는 PZT/IrO2적층 구조(또는 PZT/Pt 적층 구조) 동시 식각시 식각 마스크에 대한 PZT/IrO2(또는 PZT/Pt)의 선택비를 증가시키기 위하여 Ar/Cl2/HBr/CF4혼합가스를 사용한다. 이 경우, 포토레지스트 패턴을 식각 마스크로 사용하더라도 선택비를 확보할 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 1a 및 도 1b는 본 발명의 일 실시예에 따라 제조된 강유전체 캐패시터의 단면을 도시한 것으로, 이하 이를 참조하여 설명한다.
본 실시예에 따른 공정은, 우선 도 1a에 도시된 바와 같이 소정의 하부층 공정을 마치고, 평탄화된 층간절연막(10)이 형성된 웨이퍼 상에 하부 전극용 IrO2막(11)을 2000Å 정도의 두께로 증착한다. 이때, 통상적으로 IrO2막(11)의 접착력 향상을 위한 물질막과 확산 방지막 등을 IrO2막(11) 하부에 함께 적용할 수 있다. 계속하여, 통상의 방법으로 IrO2막(11) 상에 PZT 박막(12)을 2000Å 정도의 두께로 형성하고, 그 상부에 하부 전극용 포토레지스트 패턴(13)을 형성한다.
다음으로, 도 1b에 도시된 바와 같이 고밀도 플라즈마 발생 장치 내에서 포토레지스트 패턴(13)을 식각 마스크로 Ar/Cl2/HBr/CF4혼합가스를 사용하여 PZT 박막(12) 및 IrO2막(11)을 건식 식각한다.
이때, 상세 공정 조건(recipe)은 다음과 같다.
가) 소오스 전원(source power) : 500∼700W
나) 바이어스 전원(bias power) : 100∼200W
다) 챔버 압력(chamber pressure) : 3∼5mTorr
라) 챔버전극(chamber electrode) 및 챔버벽(chamber wall) 온도 : 70∼80℃
마) 가스 유량 : Ar 5∼15sccm, Cl23∼7sccm, HBr 15∼25sccm, CF45∼15sccm.
그리고, 과도 식각은 상기한 주 식각 조건과 동일하게 수행하며, 30∼40%의 과도 식각 비율로 수행한다.
이후, 잔류하는 포토레지스트 패턴(13)을 제거하고, 통상의 상부 전극 형성 공정을 진행한다.
첨부된 도면 도 2a 및 도 2b는 전술한 본 발명의 일 실시예에 따라 PZT/IrO2동시 식각을 진행한 직후의 주사전자현미경(SEM) 사진을 도시한 것으로, 식각 마스크로 포토레지스트 패턴에 대한 PZT/IrO2의 충분한 선택비를 확보할 수 있어 도시된 바와 같이 충실한 패턴을 얻을 수 있었다. 도 2a는 단면을, 도 2b는 사시면을 각각 나타내고 있으며, 도면 부호 '20'은 층간절연막, '21'은 IrO2막, '22'는 PZT 박막을 각각 나타낸 것이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예를 들어, 전술한 실시예에서는 하부 전극 재료로서 IrO2막을 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 백금막을 하부 전극 재료로 사용하여 PZT/Pt 동시 식각을 실시하는 경우에도 적용될 수 있다.
또한, 전술한 실시예에서는 PZT/하부 전극 동시 식각의 예를 들어 설명하였으나, 본 발명은 전극 재료로 IrO2또는 Pt를 사용하는 경우 상부 전극/PZT/하부 전극 동시 식각시에도 적용할 수 있다.
전술한 본 발명은 Ar/Cl2/HBr/CF4혼합가스를 사용하여 식각 마스크에 대한 PZT/IrO2(또는 PZT/Pt)의 선택비를 증가시키므로 후처리가 용이한 포토레지스트를 식각 마스크로 사용할 수 있는 장점이 있으며, 이로 인하여 강유전체 메모리 소자의 개발에 박차를 가할 수 있는 효과가 있다.

Claims (12)

  1. 유전체막으로 PbZr1-xTixO3막을 사용하는 반도체 소자의 강유전체 캐패시터 제조방법에 있어서,
    캐패시터 전극용 IrO2막/상기 PbZr1-xTixO3막의 적층 구조를 Ar 5∼15sccm, Cl23∼7sccm, HBr 15∼25sccm, CF45∼15sccm의 유량비로 혼합된 Ar/Cl2/HBr/CF4혼합가스를 사용하여 선택 식각하는 제1 단계를 포함하여 이루어진 반도체 소자의 강유전체 캐패시터 제조방법.
  2. 제1항에 있어서,
    상기 제1 단계에서,
    500∼700W의 소오스 전원 및 100∼200W의 바이어스 전원을 사용하는 것을 특징으로 하는 반도체 소자의 강유전체 캐패시터 제조방법.
  3. 제1항에 있어서,
    상기 제1 단계에서,
    70∼80℃의 챔버전극 및 챔버벽 온도, 3∼5mTorr의 챔버 압력 조건을 사용하는 것을 특징으로 하는 반도체 소자의 강유전체 캐패시터 제조방법.
  4. 제1항에 있어서,
    상기 캐패시터 전극용 IrO2막이 하부 전극을 이루는 것을 특징으로 하는 반도체 소자의 강유전체 캐패시터 제조방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 선택 식각은,
    포토레지스트 패턴을 식각 마스크로 하여 수행되는 것을 특징으로 하는 반도체 소자의 강유전체 캐패시터 제조방법.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 단계 수행 후,
    30∼40%의 과도 식각 비율로 상기 제1 단계와 같은 식각 조건을 사용하여 과도 식각을 수행하는 제2 단계를 더 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 강유전체 캐패시터 제조방법.
  7. 유전체막으로 PbZr1-xTixO3막을 사용하는 반도체 소자의 강유전체 캐패시터 제조방법에 있어서,
    캐패시터 전극용 Pt막/상기 PbZr1-xTixO3막의 적층 구조를 Ar 5∼15sccm, Cl23∼7sccm, HBr 15∼25sccm, CF45∼15sccm의 유량비로 혼합된 Ar/Cl2/HBr/CF4혼합가스를 사용하여 선택 식각하는 제1 단계를 포함하여 이루어진 반도체 소자의 강유전체 캐패시터 제조방법.
  8. 제7항에 있어서,
    상기 제1 단계에서,
    500∼700W의 소오스 전원 및 100∼200W의 바이어스 전원을 사용하는 것을 특징으로 하는 반도체 소자의 강유전체 캐패시터 제조방법.
  9. 제7항에 있어서,
    상기 제1 단계에서,
    70∼80℃의 챔버전극 및 챔버벽 온도, 3∼5mTorr의 챔버 압력 조건을 사용하는 것을 특징으로 하는 반도체 소자의 강유전체 캐패시터 제조방법.
  10. 제7항에 있어서,
    상기 캐패시터 전극용 Pt막이 하부 전극을 이루는 것을 특징으로 하는 반도체 소자의 강유전체 캐패시터 제조방법.
  11. 제7항 내지 제10항 중 어느 한 항에 있어서,
    상기 선택 식각은,
    포토레지스트 패턴을 식각 마스크로 하여 수행되는 것을 특징으로 하는 반도체 소자의 강유전체 캐패시터 제조방법.
  12. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1 단계 수행 후, 30∼40%의 과도 식각 비율로 상기 제1 단계와 같은 식각 조건을 사용하여 과도 식각을 수행하는 제2 단계를 더 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 강유전체 캐패시터 제조방법.
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