KR20010038612A - 커패시터의 수소 차단막 식각 방법 - Google Patents
커패시터의 수소 차단막 식각 방법 Download PDFInfo
- Publication number
- KR20010038612A KR20010038612A KR1019990046657A KR19990046657A KR20010038612A KR 20010038612 A KR20010038612 A KR 20010038612A KR 1019990046657 A KR1019990046657 A KR 1019990046657A KR 19990046657 A KR19990046657 A KR 19990046657A KR 20010038612 A KR20010038612 A KR 20010038612A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- layer
- hydrogen barrier
- capacitor
- photoresist
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
- H01L28/57—Capacitors with a dielectric comprising a perovskite structure material comprising a barrier layer to prevent diffusion of hydrogen or oxygen
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 반도체 제조 방법 중 커패시터의 수소 차단막 식각 방법에 관한 것으로 커패시터가 형성된 반도체 기판 전면에 수소 차단막이 증착된다. 상기 수소 차단막 상에 제 1 포토레지스트막, 절연막 및 제 2 포토레지스트막이 차례로 증착된다. 사진 공정을 통해 상기 제 2 포토레지스트막에 패턴을 형성한다. 상기 패턴을 마스크로 사용하여 상기 절연막을 식각하여 개구부를 형성한다. 상기 제 2 포토레지스트막을 제거할 때 상기 개구부에 노출된 상기 제 1 포토레지스트막이 식각되어 상기 수소 차단막이 노출된다. 노출된 상기 수소 차단막을 식각한다. 이로써, 상기 수소 차단막이 셀 단위로 분리되어 누설 전류에 의한 셀 간의 간섭 현상을 방지할 수 있다.
Description
본 발명은 수소 차단막 식각 방법에 관한 것으로, 좀 더 구체적으로 커패시터 상에 증착된 수소 차단막을 셀 단위로 분리하는 방법에 관한 것이다.
반도체 메모리가 고집적화 되어가면서 셀의 면적이 점점 작아지고 있다. 이에 따라 셀을 이루는 커패시터의 면적도 작아지고 있는데 커패시턴스(capacitance)가 커패시터의 면적에 비례하기 때문에 커패시턴스가 작아지는 문제를 초래하고 있다. DRAM(Dynamic Random Access Memory)에 있어서 정보를 저장하기 위해 필요로 하는 최소 커패시턴스가 존재한다. 따라서, 커패시터의 면적이 셀의 면적에 맞춰 계속 작아질 수는 없다. 이러한 문제를 극복하기 위해 실린더형 커패시터를 고안하여 커패시터의 높이를 증가시켜 전극 표면적을 증대시키고 있지만 너무 높은 커패시터로 인하여 주변회로와의 높은 단차 문제를 야기한다.
커패시턴스는 전극의 표면적 뿐만 아니라 유전체의 유전상수에도 비례한다. 그래서, 최근에는 높은 유전상수를 갖는 유전체의 개발에 노력을 기울이고 있다. 특히, 높은 유전상수를 갖는 물질로 강유전체(ferroelectric)를 사용하는데 대표적인 물질로 PZT(Pb(TixZry)O3), BST(BaxSr1-xTiO3) 등이 있다. 이와같은 강유전체로 커패시터를 형성하면 높은 구조의 실린더형 커패시터를 형성할 필요가 없고 적은 면적에서 큰 커패시턴스를 얻을 수 있다.
기존의 강유전체 커패시터 공정에서 커패시터 형성 후 층간 절연막 공정, 보호막 증착 공정, 패키징(packaging) 공정 및 콘택홀(contct hole) 식각 공정 등에서 수소 기체를 함유한 플라즈마를 사용하게 되는데 이러한 수소 기체가 상기 강유전체에 침투해 산소와 환원 반응을 일으키게 된다. 그리하여 상기 강유전체가 열화(deterioration)되어 강유전체의 특성이 저하되고 메모리의 동작 불량을 유발한다.
수소가 강유전체로 침투하는 것을 방지하기 위하여 커패시터 형성 후 커패시터 전면에 수소 차단막(hydrogen barrier layer)를 형성하게 된다. 기존의 수소 차단막은 TiO2및 Al2O3중 적어도 하나를 사용한 단일막 또는 복합막이다. 이러한 막질의 수소 차단막은 다른 절연막에 비해 높은 누설 전류 특성을 가지고 있다. 이러한 높은 누설 전류 특성으로 인해 셀 커패시터 간의 수소 차단막을 분리하지 않을 경우 셀과 셀간의 간섭 현상을 유발하고 셀 이외의 부분에 높은 누설 전류 특성을 갖는 수소 차단막이 잔존함으로써 금속 간의 누설 전류 특성 불량을 유발하게 된다.
그래서, 수소 차단막을 셀 단위로 분리시킨다. 종래에 CF4/Cl2또는 Cl2/Ar 등을 사용하여 식각할 때 통상 3:1 내지 4:1의 포토레지스트와 차단막 간의 식각 선택비(etch selectivity)를 가진다. 그러나, 작은 선폭 패턴을 위해 1.28㎛ 이하의 포토레지스트를 사용하여 사진 공정을 할 경우 포토레지스트막이 커패시터의 상부전극에 0.8㎛ 이하의 두게로 존재하고 측면은 하부전극으로부터 0.2㎛ 이하의 두께로 존재한다. 이러한 상태에서 식각 공정을 진행하면 측면의 포토레지스트막이 소모되어 수소 차단막이 드러나게 된다. 이러한 포토레지스트막의 소모는 식각 손상을 유발할 뿐만 아니라 수소 차단막 두께를 감소기켜 차단막으로서의 역할을 충분히 하지 못한다.
이를 개선하기 위해 플라즈마 기체로 포토레지스트와의 식각 선택비가 높은 CF4/HBr/Ar 기체를 사용하므로 수소 차단막의 손상을 줄일 수 있으나 포토레지스트막이 식각 기체에 일정시간 노출되어 경화되는 현상이 발생된다. 이로인해, 경화 포토레지스트가 애싱(ashing)으로 깨끗이 제거되지 않아 상부전극에 남게 되어 불량을 초래한다.
본 발명의 목적은 커패시터 상에 형성된 수소 차단막을 셀 단위로 분리할 수 있는 커패시터의 수소 차단막 식각 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 수소 차단막 식각 방법을 순차적으로 보여주는 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
110 : 제 1 절연막 112 : 콘택 플러그
114 : 하부전극 116 : 유전체막
118 : 상부전극 120 : 수소 차단막
122 : 제 1 포토레지스트막 124 : 제 2 절연막
126 : 제 2 포토레지스트막 128 : 개구부
상술한 목적을 달성하기 위한 본 발명에 의하면, 커패시터의 수소 차단막 식각 방법은 커패시터가 형성된 반도체 기판 전면에 수소 차단막을 증착한다. 상기 반도체 기판 전면에 제 1 포토레지스트막을 형성한다. 상기 제 1 포토레지스트막 상에 절연막을 증착한다. 상기 절연막 상에 제 2 포토레지스트막을 형성한다. 사진 공정을 통해 상기 커패시터 사이의 상기 제 2 포토레지스트막을 패터닝한다. 상기 제 2 포토레지스트막 패턴을 식각 마스크로 사용하여 상기 절연막을 식각한다. 상기 제 2 포토레지스트막을 제거하면서 동시에 상기 수소 차단막이 노출될 때까지 상기 절연막 패턴에 노출된 상기 제 1 포토레지스트막을 식각한다. 상기 절연막과 제 1 포토레지스트막을 식각 마스크로 사용하여 상기 커패시터 사이에 위치하는 상기 수소 차단막을 식각한다.
이 방법의 바람직한 실시예에 있어서, 상기 수소 차단막은 TiO2, Al2O3등으로 형성된다.
이 방법의 바람직한 실시예에 있어서, 상기 절연막과 수소 차단막은 비슷한 식각율을 가지며, 수소 차단막 식각과 동시에 상기 절연막도 식각되어 제거된다.
(실시예)
도 1a 내지 도 1f를 참조하여 본 발명의 실시예를 자세히 설명한다.
본 발명의 신규한 커패시터의 수소 차단막 식각 방법은 산화막과 포토레지스트의 복합 막질을 마스크로 사용하여 수소 차단막을 식각한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 커패시터의 수소 차단막 식각 방법을 보여주는 단면도이다.
도 1a를 참조하면, 반도체 기판 상에 제 1 절연막(110)이 증착된다. 상기 제 1 절연막(110) 내에 콘택 플러그(contact plug)(112)가 형성된다. 상기 콘택 플러그(112)가 형성된 제 1 절연막(110) 상에 커패시터의 하부전극(114)이 형성된다. 상기 하부전극(114)은 폴리실리콘, 도핑된 폴리실리콘(doped poly-Si), 금속 및 그것들의 조합으로 형성된다. 상기 하부전극(114) 상에 유전체막(116)이 형성된다. 상기 유전체막(116)은 PZT(Pb(TixZry)TiO3), BST(BaxSr1-xTiO3) 등의 강유전체 (ferroelectric) 물질로 형성된다. 상기 강유전체 물질의 유전상수는 수 십 내지 수 백의 값을 갖는다. 상기 유전체막(116) 상에 커패시터의 상부전극(118)이 형성된다. 상기 상부전극(118)은 폴리실리콘, 도핑된 폴리실리콘(doped poly-Si), 금속 및 그것들의 조합으로 형성된다. 이로써, 상기 각각의 콘택 플러그(112) 상에 하부전극(114), 유전체막(116) 및 상부전극(118)으로 구성된 커패시터가 형성된다. 상기 반도체 기판 전면에 수소 차단막(hydrogen barrier layer)(120)이 증착된다. 상기 수소 차단막(120)은 TiO2및 Al2O3중 적어도 하나를 사용하여 단일막 또는 복합막으로 형성된다.
도 1b를 참조하면, 상기 반도체 기판 전면에 제 1 포토레지스트막(122)이 코팅(coating)된다. 상기 제 1 포토레지스트막(122) 상에 제 2 절연막(124)이 증착된다. 상기 제 2 절연막(124)은 150 내지 300℃의 낮은 온도 범위에서 증착된 PE(Plasma Enhanced)-SiH4, PE-TEOS(Tetra Ethyl Ortho Silicate) 또는 저온에서 증착된 수소 차단막질 등으로 형성된다. 상기 제 2 절연막(124) 상에 제 2 포토레지스트막(126)이 코팅된다.
도 1c를 참조하면, 사진 공정을 통해 상기 제 2 포토레지스트막(126)이 패터닝(patterning)된다. 상기 제 2 포토레지스트막(126) 패턴을 마스크(mask)로 사용하여 상기 제 2 절연막(124)이 식각되어 개구부(opening)(128)가 형성된다.
도 1d를 참조하면, 상기 제 2 포토레지스트막(126)이 제거된다. 이 때, 동시에 상기 제 2 절연막(124)의 개구부(128)에 노출된 상기 제 1 포토레지스트막(122)이 식각되어 도 1d에 보는 바와 같이 상기 개구부(128)가 상기 제 1 포토레지스트막(122) 안으로 형성된다.
도 1e를 참조하면, 상기 제 2 절연막(124)과 제 1 포토레지스트막(122)을 마스크로 사용하여 상기 개구부(128)에 노출된 상기 수소 차단막(120)이 식각된다. 이 때, 상기 수소 차단막(120)과 상기 제 2 절연막(124)은 식각율(etch rate)이 비슷하기 때문에 상기 수소 차단막(120)이 식각되는 동안 상기 제 2 절연막(124)도 식각되어 제거된다.
도 1f를 참조하면, 애싱/스트립(ashing/strip)을 통해 상기 제 1 포토레지스트막(122)이 제거된다. 이로써, 상기 수소 차단막(120)이 셀 단위로 분리된다.
본 발명은 수소 차단막을 분리시킴으로 셀과 셀 간에 커패시터의 누설 전류에 의한 간섭 현상을 방지할 수 있는 효과가 있다.
그리고, 본 발명은 산화막과 포토레지스트막으로 된 이중막을 마스크로 사용하므로 수소 차단막 식각 공정 중에 발생할 수 있는 포토레지스트막의 과식각 또는 포토레지스트막의 경화 현상을 방지할 수 있는 효과가 있다.
Claims (3)
- 커패시터가 형성된 반도체 기판 전면에 수소 차단막(120)을 증착하는 단계;상기 반도체 기판 전면에 제 1 포토레지스트막(122), 제 2 절연막(124) 및 제 2 포토레지스트막(126)을 차례로 형성하는 단계;사진 공정을 통해 상기 커패시터 사이의 상기 제 2 포토레지스트막(126)을 패터닝하는 단계;상기 제 2 포토레지스트막(126) 패턴을 식각 마스크로 사용하여 상기 제 2 절연막(124)을 식각하여 개구부(128)를 형성하는 단계;상기 제 2 포토레지스트막(126)을 제거하면서 동시에 상기 수소 차단막(120)이 노출될 때까지 상기 개구부(128)에 노출된 상기 제 1 포토레지스트막(122)을 식각하는 단계; 및상기 제 2 절연막(124)과 제 1 포토레지스트막(122)을 식각 마스크로 사용하여 상기 개구부(128)에 노출된 상기 수소 차단막(120)을 식각하는 단계를 포함하는 커패시터의 수소 차단막 식각 방법.
- 제 1 항에 있어서,상기 수소 차단막(120)은 TiO2및 Al2O3중 적어도 하나로 형성되는 커패시터의 수소 차단막 식각 방법.
- 제 1 항에 있어서,상기 제 2 절연막(124)은 300℃ 이하의 온도에서 헝성하되 상기 수소 차단막(120)과 식각율이 비슷한 막질로 형성되는 커패시터의 수소 차단막 식각 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990046657A KR20010038612A (ko) | 1999-10-26 | 1999-10-26 | 커패시터의 수소 차단막 식각 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990046657A KR20010038612A (ko) | 1999-10-26 | 1999-10-26 | 커패시터의 수소 차단막 식각 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010038612A true KR20010038612A (ko) | 2001-05-15 |
Family
ID=19616997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990046657A KR20010038612A (ko) | 1999-10-26 | 1999-10-26 | 커패시터의 수소 차단막 식각 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010038612A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100891239B1 (ko) * | 2001-08-28 | 2009-04-01 | 파나소닉 주식회사 | 반도체기억장치 및 그 제조방법 |
-
1999
- 1999-10-26 KR KR1019990046657A patent/KR20010038612A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100891239B1 (ko) * | 2001-08-28 | 2009-04-01 | 파나소닉 주식회사 | 반도체기억장치 및 그 제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6097051A (en) | Semiconductor device and method of fabricating | |
| US5677221A (en) | Method of manufacture DRAM capacitor with reduced layout area | |
| US6432767B2 (en) | Method of fabricating semiconductor device | |
| KR100301371B1 (ko) | 반도체메모리장치및그의제조방법 | |
| US20040241940A1 (en) | Method for fabricating semiconductor device | |
| KR19980043405A (ko) | 반도체 소자의 커패시터 및 그의 제조방법 | |
| US6054391A (en) | Method for etching a platinum layer in a semiconductor device | |
| US20040150923A1 (en) | Hardmask with high selectivity for Ir barriers for ferroelectic capacitor manufacturing | |
| US7015049B2 (en) | Fence-free etching of iridium barrier having a steep taper angle | |
| KR20010038612A (ko) | 커패시터의 수소 차단막 식각 방법 | |
| KR100190055B1 (ko) | 반도체 장치의 백금전극 제조방법 | |
| KR100353807B1 (ko) | 고유전체 캐패시터의 하부전극 형성방법 | |
| JP2003282839A (ja) | 強誘電体メモリ装置の製造方法 | |
| KR100321703B1 (ko) | 반도체 소자의 강유전체 캐패시터 제조방법 | |
| KR0168339B1 (ko) | 다마신 공정을 이용한 커패시터 제조방법 | |
| US5932115A (en) | Method of manufacturing a crown shape capacitor | |
| KR100321695B1 (ko) | 반도체 소자의 강유전체 캐패시터 제조방법 | |
| KR0159019B1 (ko) | 반도체 소자의 캐패시터 형성방법 | |
| KR20000025529A (ko) | 마스크 디멘션 변경에 의한 백금 식각 방법 | |
| KR20010018060A (ko) | 강유전체 커패시터의 상부 전극을 노출하는 콘택홀 형성방법 | |
| KR100468698B1 (ko) | 강유전체막용식각가스및이를이용한강유전체커패시터의제조방법 | |
| KR20000026348A (ko) | 식각 저지층을 이용한 반도체 메모리 소자의 커패시터 형성방법 | |
| KR20030054310A (ko) | 반도체 소자의 캐패시터의 제조 방법 | |
| KR20040051070A (ko) | 금속 스토리지 노드를 갖는 반도체 소자의 제조방법 | |
| KR20020014228A (ko) | 하드마스크를 이용한 캐패시터 전극 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |