KR20030093783A - 강유전체 캐패시터 제조 방법 - Google Patents

강유전체 캐패시터 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 강유전체 캐패시터에 관한 것으로, 특히 MTP 구조의 캐패시터 형성시 강유전체의 도포 특성을 향상시키기에 적합한 강유전체 캐패시터 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판 상에 격리된 다수의 하부전극을 형성하는 단계; 상기 하부전극 사이를 포함한 전체구조 상에 캐패시터 절연막을 형성하는 단계; 상기 하부전극 표면이 노출될 때까지 상기 캐패시터 절연막을 습식식각하여 평탄화시키는 단계; 및 상기 하부전극 및 상기 캐패시터 절연막 상에 강유전체막과 상부전극을 형성하는 단계를 포함하는 강유전체 캐패시터 형성방법을 제공한다.

Description

강유전체 캐패시터 제조 방법{Method for forming ferroelectric capacitor}
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 강유전체 기억 소자(Ferrooelectric Random Access Memory; 이하 FRAM이라 함)의 캐패시터 제조방법에 관한 것이다.
강유전체 기억 소자는 비휘발성 기억 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM(Dynamic Random Access Memory)에 필적하여 차세대 기억소자로 각광받고 있으며, 강유전체 기억소자의 유전물질로는 SBT((Sr,Bi)Ti3O12), SBTN((Sr,Bi)(Ta,Nb)2O9) 또는 Pb(Zr,Ti)O3박막이 주로 사용되는데, 전술한 강유전체막의 우수한 강유전 특성을 얻기 위해서는 상하부 전극물질의 선택과 적절한 공정의 제어가 필수적이다. 즉, 전극재료로서 Pt, Ir, IrO2, Ru 또는 RuO2등을 사용한다.
그러나, 이러한 중금속들은 증착 공정과 식각 공정의 문제점 때문에 DRAM에서 사용되는 것과 같은 트렌치(Trench) 구조나 3차원 구조의 캐패시터를 형성하지 못하고, 단순 스택(Stack) 구조의 저장전극을 형성하였으나, 점차 FRAM 소자도 고집적화되면서 단순 스택 구조의 저장전극은 평면적인 구조 때문에 패턴 밀도(Pattern density)의 향상에 한계가 있고, 또한 이후 공정에서도 극심한 토폴로지(Topology) 문제 예컨대, 평탄화 불량으로 인한 금속배선의 단락 등을 야기시킴으로써, 새로운 구조의 저장전극의 필요성이 대두되었는 바, 이와 같은 배경에서 등장한 것이 MTP(Merged top electrode) 구조이다.
도 1a 내지 1c는 종래기술에 따른 MTP 구조의 FRAM 캐패시터 형성공정을 도시한 단면도이다.
도 1a를 참조하면, 반도체 소자를 이루기 위한 여러 소자가 형성된 기판(10) 상에 Ir, Pt, Ru와 이들의 산화물을 이용한 하부전극(11)과 산화막(12)이 형성되어 있다.
여기서, 기판(10)은 소스/드레인과 게이트전극과 비트라인 및 저장전극용 플러그 등이 형성된 것으로 도면의 간략화를 위해 생략하였다.
MTP 구조의 특성상 하부전극(11)의 패터닝을 먼저 실시한 다음, 산화막(11) 증착하여 하부전극(11)간을 격리시킨다.
다음으로 도 1b에 도시된 바와 같이, 플라즈마를 이용한 건식식각을 통해 산화막(12)을 전면식각하여 하부전극(11)과 산화막(12)을 평탄화시킨다.
한편, 식각공정에서의 플라즈마의 노출에 의해 하부전극에 플라즈마 데미지가 가해지게 되는 바, 도시된 '13'과 같은 하부전극(11)의 표면에서의 기질이 악화된다.
이어서 도 1c에 도시된 바와 같이, 하부전극(11) 및 산화막(12)을 포함한 전체 구조 상에 강유전체 물질을 도포하여 강유전체막(15)을 형성한 다음, 상부전극 물질을 증착한 다음 패터닝하여 상부전극(16)을 형성함으로써 MTP 구조의 캐패시터 형성 공정이 완료된다.
한편, 전술한 바와 같이 플라즈마 건식식각시 하부전극의 데미지에 의한 기질 악화에따라 강유전체 물질의 도포시 코팅 불량(14)이 발생하게 되며, 산화막(12) 하부 프로파일을 따라 증착되는 자체 특성에 기인한 하부전극(11)과 그 사이에서의 단차에 따라 식각공정에 의해 산화막(12)의 손실이 과도하개 일어나는것도 하나의 문제점으로 지적된다.
이러한, 강유전체막(15)의 도포 불량은 강유전체 특성의 열화를 초래하며, 이에 따른 파티클의 발생은 소자의 전기적 특성 열화를 초래하여 궁극적으로 수율을 감소시키는 주요인으로 작용하게 된다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로서, MTP 구조의 캐패시터 형성시 강유전체의 도포 특성을 향상시키기에 적합한 강유전체 캐패시터 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 1c는 종래기술에 따른 MTP 구조의 FRAM 캐패시터 형성공정을 도시한 단면도.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 강유전체 캐패시터 제조 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
20 : 기판21 : 하부전극
22 : 캐패시터 절연막23 : 강유전체막
24 : 상부전극
상기 목적을 달성하기 위하여 본 발명은, 기판 상에 격리된 다수의 하부전극을 형성하는 단계; 상기 하부전극 사이를 포함한 전체구조 상에 캐패시터 절연막을 형성하는 단계; 상기 하부전극 표면이 노출될 때까지 상기 캐패시터 절연막을 습식식각하여 평탄화시키는 단계; 및 상기 하부전극 및 상기 캐패시터 절연막 상에 강유전체막과 상부전극을 형성하는 단계를 포함하는 강유전체 캐패시터 형성방법을 제공한다.
본 발명은 MTP 구조의 강유전체 캐패시터의 하부전극 형성후 절연막을 이용한 전극간 분리시 발생하는 하부전극 표면의 플라즈마 데미지 등에 의한 강유전체의 도포 특성을 향상시키기 위해 습식에 의한 전면식각을 이용하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 기술을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하는 바, 도 2a 내지 도 2c는 본 발명의 일실시예에 따른 강유전체 캐패시터 제조 공정을 도시한 단면도로서, 이를 참조하여 상세히 후술한다.
도 2a를 참조하면, 반도체 소자를 이루기 위한 여러 소자가 형성된 기판(20) 상에 Ir, Pt, Ru와 이들의 산화물을 이용한 하부전극(21)과 캐패시터 절연막(22)이 형성되어 있다.
여기서, 기판(20)은 소스/드레인과 게이트전극과 비트라인 및 저장전극용 플러그 등이 형성된 것으로 도면의 간략화를 위해 생략하였다.
MTP 구조의 특성상 하부전극(21)의 패터닝을 먼저 실시한 다음, 캐패시터 절연막(21)을 증착하여 하부전극(21)간을 격리시킨다.
여기서, 캐패시터 절연막(22)은 통상의 산화막 예컨대, HDP(High Density Plasma)산화막 등을 이용하거나, 질화막을 이용할 수 있는 바, 단차피복성 및 평탄성이 우수한 SOG(Spn On Glass)막을 사용할 경우 보다 더 유리한 효과를 기대할 수 있다.
도면에서는 SOG를 이용한 것을 예시하였으며, 하부의 프로파일을 따라 증착되는 산화막 등에 비해 단차피복성이 우수한 것을 확인할 수 있다.
한편, 하부전극(21)을 패터닝함에 있어, 포토레지스트 패턴만을 식각마스크로할 경우 Ar/Cl2가스를 사용한다. 이 때 Ar은 30SCCM ∼ 50SCCM, Cl2는 4SCCM ∼ 7SCCM을 이용하는 것이 바람직하며, 하드마스크를 이용할 수도 있는 바, 이 때에는 하드마스크 물질로 TiN 또는 산화막을 이용하고 O2/Cl2가스를 사용한다. 이 때 O2는 15SCCM ∼ 25SCCM, Cl2는 4SCCM ∼ 7SCCM을 이용하는 것이 바람직하다.
다음으로 도 2b에 도시된 바와 같이, 하부전극(21) 표면이 노출될 때까지 캐패시터 절연막(22)을 습식식각하여 하부전극(21)과 캐패시터 절연막(22)을 평탄화시킨다.
이 때, 캐패시터 절연막으로 SOG 또는 산화막을 이용할 경우에는 NH4F와 HF의 1:1 ∼ 4:1 혼합물에 순수가 50:1 ∼ 100:1로 섞인 완충산화막식각제(Buffered Oxide Etchant; 이하 BOE라 함)를 사용하여 3분 ∼ 5분 동안 실시하며, 질화막을 이용할 경우 H3PO4(인산)을 이용하여 10분 ∼ 15분 동안 실시한다.
이어서 도 1c에 도시된 바와 같이, 하부전극(21) 및 산화막(22)을 포함한 전체 구조 상에 강유전체 물질을 도포하여 강유전체막(23)을 형성한 다음, 상부전극 물질을 증착한 다음 패터닝하여 상부전극(24)을 형성함으로써 MTP 구조의 캐패시터 형성 공정이 완료된다.
전술한 본 발명은, MTP 구조의 강유전체 캐패시터 제조 공정에서 하부전극간 격리를 위한 캐패시터 절연막 증착 후 평탄화 공정에서 습식 공정을 적용함으로써, 하부전극의 플라즈마 데미지를 방지할 수 있어 강유전체와의 겁촉 특성을 향상시킬 수 있음을 실시예를 통해 알아 보았다.
이상에서 본 발명의 기술 사상을 바람직한 실시예에 따라 구체적으로 기술하였으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 강유전체 캐패시터의 특성 열화를 최소화할 수 있어, 궁극적으로 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

Claims (5)

  1. 기판 상에 격리된 다수의 하부전극을 형성하는 단계;
    상기 하부전극 사이를 포함한 전체구조 상에 캐패시터 절연막을 형성하는 단계;
    상기 하부전극 표면이 노출될 때까지 상기 캐패시터 절연막을 습식식각하여 평탄화시키는 단계; 및
    상기 하부전극 및 상기 캐패시터 절연막 상에 강유전체막과 상부전극을 형성하는 단계
    를 포함하는 강유전체 캐패시터 형성방법.
  2. 제 1 항에 있어서,
    상기 캐패시터 절연막은 SOG(Spin On Glass), 산화막 또는 질화막을 포함하는 것을 특징으로 하는 강유전체 캐패시터 형성방법.
  3. 제 2 항에 있어서,
    상기 SOG 또는 산화막을 이용한 캐패시터 절연막을 습식식각하는 단계에서,
    NH4F와 HF의 1:1 내지 4:1 혼합물에 순수가 50:1 내지 100:1로 섞인 완충산화막식각제(BOE)를 사용하는 것을 특징으로 하는 강유전체 캐패시터 형성방법.
  4. 제 3 항에 있어서,
    상기 습식식각을 3분 내지 5분 동안 실시하는 것을 특징으로 하는 강유전체 캐패시터 형성방법.
  5. 제 2 항에 있어서,
    상기 질화막을 이용한 캐패시터 절연막을 습식식각하는 단계에서, H3PO4(인산)을 이용하여 10분 내지 15분 동안 실시하는 것을 특징으로 하는 강유전체 캐패시터 형성방법.
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