KR100329783B1 - 금속배선간 절연막을 평탄화시킬 수 있는 강유전체 메모리 소자 제조 방법 - Google Patents
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Abstract
본 발명은 트랜지스터와 캐패시터 연결을 위한 제1 금속배선 형성 공정 후의 단차를 효과적으로 평탄화시킬 수 있는 강유전체 메모리 소자 제조 방법에 관한 것으로, 제1 금속배선 형성 후 금속배선간 절연막으로서 USG 등을 10000 Å 이상 증착한 후 포토레지스트를 도포하고 USG와 포토레지스트의 식각비가 1:1인 조건으로 식각을 실시하여 금속배선간 절연막을 평탄화시켜 이후에 형성되는 금속막의 단선을 방지하는데 특징이 있다.
Description
본 발명은 반도체 메모리 소자 제조 분야에 관한 것으로, 특히 금속배선간 절연막을 효과적으로 평탄화시킬 수 있는 강유전체 메모리 소자 제조 방법에 관한 것이다.
반도체 메모리 소자에서 강유전체(ferroelectric) 재료를 캐패시터에 사용함으로써 기존 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. FeRAM(ferroelectric random access memory) 소자는 비휘발성 메모리 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.
강유전체 기억소자의 축전물질로는 SrBi2Ta2O9(이하 SBT)와 Pb(Zr,Ti)O3(이하 PZT) 박막이 주로 사용된다. 강유전체는 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(remnant polarization) 상태를 갖고 있어 이를 박막화하여 비휘발성(nonvolatile) 메모리 소자로의 응용이 실현되고 있다. 강유전체 박막을 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 1과 0을 저장하는 원리를 이용한다.
FeRAM 소자에서 캐패시터의 강유전체 재료로서 PZT, SBT, SrxBiy(TaiNbj)2O9(이하 SBTN) 등의 페롭스카이트(perovskite) 구조를 갖는 강유전체를 사용하는 경우 통상적으로 Pt, Ir, Ru, Pt 합금 등의 금속으로 상부전극을 형성한다.
첨부된 도1은 종래 기술에 따라 형성된 FeRAM 소자의 단면도로서, 트랜지스터 형성이 완료된 실리콘 기판(10) 상부에 실리콘 산화막 등으로 제1 층간절연막(11)을 형성하고, 제1 층간절연막(11) 상에 하부전극(12), 강유전체막(13) 및 상부전극(14)으로 이루어지는 캐패시터를 형성하고, 제2 층간절연막(15)을 형성하고, 제2 층간절연막(15)을 선택적으로 식각하여 캐패시터의 상부전극(14)을 노출시키는 제1 콘택홀을 형성하고, 제2 층간절연막(15) 및 제1 층간절연막(11)을 선택적으로 식각하여 실리콘 기판(10)의 활성영역(도시하지 않음)을 노출시키는 제2 콘택홀을 형성한 다음, 캐패시터와 트랜지스터 연결을 위한 제1 금속배선(16)을 형성한 상태를 보이고 있다.
256K FeRAM의 경우, 셀 상에 형성되는 캐패시터와 스토리지 노드(상부전극)와 실리콘 기판의 활성영역을 연결하는 제1 금속배선 형성 후 즉, 금속배선간 절연막 형성 전에 셀 영역에 8000 Å 정도의 급격한 단차가 형성된다. 따라서, 적절한 평탄화 공정이 없으면 이후 형성되는 제2 금속배선의 단선이 유발된다.
도2a 내지 도2c는 제1 금속배선 형성 후 금속배선간 절연막을 형성하고 별도의 평탄화 공정없이 제2 금속배선을 이룰 금속막을 형성한 상태를 보이는 SEM 사진으로서 도2a는 셀 영역, 도2b는 주변회로 영역, 도2c는 도1의 'A' 부분을 보이고 있다. 제1 금속배선 형성 후의 단차를 평탄화시키지 않고 제2 금속배선을 위한 금속막(18)을 증착했을 경우 도2c와 같이 단선이 발생함으로 알 수 있다.
이와 같이 단차가 심할 경우 종래의 DRAM 제조 공정에서는 평탄화를 위한 금속배선간 절연막으로서 SOG(spin-on-glass)를 사용한다. 그러나, FeRAM의 경우는 SOG 도포 후 실시되는 큐어링(curing) 공정에서 발생하는 스트레스(stress) 및 Pt 상부전극과 제1 금속배선을 이루는 Al이 반응하여 생기는 PtAl 등으로 인해 강유전체 캐패시터 특성이 심하게 열화되기 때문에 평탄화를 위하여 SOG를 사용할 수 없다.
따라서, FeRAM 제조 공정에서 트랜지스터와 캐패시터 연결을 위한 제1 금속배선 형성 공정 후의 단차를 효과적으로 평탄화시킬 수 있는 방법이 필요하다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 트랜지스터와 캐패시터 연결을 위한 제1 금속배선 형성 공정 후의 단차를 효과적으로 평탄화시킬수 있는 강유전체 메모리 소자 제조 방법을 제공하는데 그 목적이 있다.
도1은 종래 기술에 따라 형성된 FeRAM 소자의 단면도,
도2a 내지 도2c는 종래 기술에 따른 FeRAM 소자 제조 공정에서 제2 금속배선을 이룰 금속막을 형성한 상태를 보이는 SEM 사진,
도3a 내지 도3c는 본 발명의 일실시예에 따른 FeRAM 소자 제조 공정 단면도,
도4a는 CHF3유량에 따른 식각률과 PSG에 대한 PR의 식각선택비 관계를 보이는 그래프,
도4b는 소스 파워에 따른 식각률과 PSG에 대한 PR의 식각선택비 관계를 보이는 그래프,
도4c는 바이어스 파워에 따른 식각률과 PSG에 대한 PR의 식각선택비 관계를 보이는 그래프,
도5a 및 도5b는 각각 본 발명에 따라 셀 영역과 주변회로 영역에서 금속배선간 절연막이 평탄화된 상태를 보이는 SEM 사진.
*도면의 주요부분에 대한 도면 부호의 설명*
22: 하부전극 23: 강유전체막
24: 상부전극 25: 층간절연막
26: 제1 금속배선 27: 금속배선간 절연막
PR: 포토레지스트
상기와 같은 목적을 달성하기 위한 본 발명은, 트랜지스터 형성이 완료된 반도체 기판 상부에 하부전극, 강유전체막 및 상부전극으로 이루어지는 캐패시터를 형성하는 제1 단계, 상기 제1 단계가 완료된 전체 구조 상에 층간절연막을 형성하고, 상기 층간절연막을 선택적으로 식각하여 콘택홀을 형성하는 제2 단계, 상기 콘택홀을 통해 상기 트랜지스터와 상기 캐패시터를 연결하는 제1 금속배선을 형성하는 제3 단계, 상기 제3 단계가 완료된 전체 구조 상에 금속배선간 절연막을 형성하는 제4 단계, 상기 금속배선간 절연막 상에 포토레지스트를 도포하는 제5 단계, 상기 포토레지스트와 상기 금속배선간 절연막을 동일한 식각 속도로 제거하여 평탄화시키는 제6 단계, 및 잔류하는 상기 포토레지스트를 제거하는 제7 단계를 포함하는 강유전체 메모리 소자 제조 방법을 제공한다.
상기 제7 단계 후, 산화공정을 실시하는 제8 단계; 및 상기 금속배선간 절연막을 사이에 두고 상기 제1 금속배선과 중첩되는 제2 금속배선을 형성하는 제9 단계를 더 포함한다.
본 발명은 트랜지스터와 캐패시터 연결을 위한 제1 금속배선 형성 공정 후의 단차를 낮추기 위해 제1 금속배선 형성 후 금속배선간 절연막을 10000 Å 이상 증착한 후 포토레지스트를 코팅하고 금속배선간 절연막과 포토레지스트의 식각비가 1:1인 조건으로 식각을 실시하여 금속배선간 절연막을 평탄화시켜 이후에 형성되는금속막의 단선을 방지하는데 특징이 있다.
이하, 첨부된 도면 도3a 내지 도3c를 참조하여 본 발명의 일실시예에 따른 FeRAM 소자 제조 방법을 상세히 설명한다.
먼저, 트랜지스터 형성이 완료된 실리콘 기판(20) 상부에 실리콘 산화막 등으로 제1 층간절연막(21)을 형성하고, 제1 층간절연막(21) 상에 하부전극(22), 강유전체막(23) 및 상부전극(24)으로 이루어지는 캐패시터를 형성한다.
이어서, 캐패시터 형성이 완료된 전체 구조 상에 제2 층간절연막(25)을 형성하고, 제2 층간절연막(25)을 선택적으로 식각하여 캐패시터의 상부전극(24)을 노출시키는 제1 콘택홀을 형성하고, 제2 층간절연막(25) 및 제1 층간절연막(21)을 선택적으로 식각하여 실리콘 기판(20)의 활성영역(도시하지 않음)을 노출시키는 제2 콘택홀을 형성한 다음, 캐패시터와 트랜지스터 연결을 위한 제1 금속배선(26)을 형성한다.
다음으로, 제1 금속배선(26) 형성이 완료된 전체 구조 상에 6000 Å 내지 12000 Å 두께의 금속배선간 절연막(27)을 형성하고, 금속배선간 절연막(27) 상에 포토레지스트(PR)를 0.6 ㎛ 두께 이상 도포한다.
이때, 1000 Å 두께의 TEOS(tetraethyl orthosilicate)막 및 8000 Å 두께의 PSG(phospho silicate glass)막을 적층하여 금속배선간 절연막(27)을 형성할 수도 있다. 또한 USG(undoped silicate glass)로 금속배선간 절연막(27)을 형성할 수도 있다. 한편, 상기 포토레지스트는 i-선에 노광되는 감광막이며 본 발명의 일실시예에서는 0.87 ㎛ 두께의 포토레지스트(PR)를 도포한다.
이어서, 도3b에 도시한 바와 같이 포토레지스트(PR)와 금속배선간 절연막(27)을 1:1 식각 조건으로 식각하여 평탄화시킨다. 이러한 식각으로 제1 금속배선(26) 상에 1000 Å 이하의 금속배선간 절연막(27)을 잔류시킨다.
이때, CF4, CHF3, C4F8, CO, O2등을 이용하여 C, F, O 등의 원소가 포함된 가스로 식각을 실시한다. 포토레지스트(PR)와 금속배선간 절연막(27)의 식각선택비는 F가 첨가된 가스와 O가 첨가된 가스의 비를 적절히 조절하여 결정한다.
다음으로, 도3c에 도시한 바와 같이 포토레지스트(PR)를 제거하고 제2 금속배선을 형성한다.
이때, 포토레지스트를 제거하고, 식각에 의해 제1 금속배선의 노출된 경우 일어날 수 있는 단락 등을 방지하기 위하여 산화공정을 실시한 뒤 제2 금속배선 공정을 실시할 수 있다.
이때, 식각조건은 CHF3유량, 소스 파워(source power), 바이어스 파워(bias power) 조건을 변화하여 얻을 수 있다.
도4a는 CHF3유량에 따른 식각률과 PSG에 대한 PR의 식각선택비 관계를 보이는 그래프이고, 도4b는 소스 파워에 따른 식각률과 PSG에 대한 PR의 식각선택비 관계를 보이는 그래프이며, 도4c는 바이어스 파워에 따른 식각률과 PSG에 대한 PR의 식각선택비 관계를 보이는 그래프이다.
도4a 내지 도4c 결과에서 알 수 있듯이 소스 파워, 바이어스 파워 등은 공정 결과에 큰 차이가 없고 CHF3와 O2의 가스비에 의해 결과가 크게 좌우된다. 이러한 결과를 바탕으로 본 발명의 일실시예에서 소스 파워 및 바이어스 파워는 각각 1000 W 인가하고, CHF3는 80 sccm, O2는 50 sccm 주입하고 완충 가스(buffer gas)인 Ar은 100 sccm, 압력은 25 mtorr가 되도록 한다.
도5a 및 도5b는 각각 본 발명에 따라 셀 영역과 주변회로 영역에서 금속배선간 절연막이 평탄화된 상태를 보이는 SEM 사진으로서, 본 발명에 따라 금속배선간 절연막의 단차가 보다 완화되었음을 보이고 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은, SOG막 사용 등으로 인한 강유전체 캐패시터의 특성 저하없이 금속배선간 절연막을 효과적으로 평탄화시킬 수 있고, 금속배선간 절연막 상에 형성되는 금속막의 단선을 방지할 수 있다. 따라서, 소자의 전기적 신뢰성을 향상시킬 수 있고 별도의 장비 추가없이 종래의 산화막 식각장비에서 진행할 수 있어 제조 비용을 절감할 수 있다.
Claims (3)
- 반도체 메모리 소자 제조 방법에 있어서,트랜지스터 형성이 완료된 반도체 기판 상부에 하부전극, 강유전체막 및 상부전극으로 이루어지는 캐패시터를 형성하는 제1 단계;상기 제1 단계가 완료된 전체 구조 상에 층간절연막을 형성하고, 상기 층간절연막을 선택적으로 식각하여 콘택홀을 형성하는 제2 단계;상기 콘택홀을 통해 상기 트랜지스터와 상기 캐패시터를 연결하는 제1 금속배선을 형성하는 제3 단계;상기 제3 단계가 완료된 전체 구조 상에 금속배선간 절연막을 형성하는 제4 단계;상기 금속배선간 절연막 상에 포토레지스트를 도포하는 제5 단계;상기 포토레지스트와 상기 금속배선간 절연막을 동일한 식각 속도로 제거하여 평탄화시키는 제6 단계; 및잔류하는 상기 포토레지스트를 제거하는 제7 단계를 포함하는 강유전체 메모리 소자 제조 방법.
- 제 1 항에 있어서,상기 제7 단계 후,산화공정을 실시하는 제8 단계; 및상기 금속배선간 절연막을 사이에 두고 상기 제1 금속배선과 중첩되는 제2 금속배선을 형성하는 제9 단계를 더 포함하는 것을 특징으로 하는 강유전체 메모리 소자 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제6 단계에서,C, F 및 O를 포함한 가스를 이용하여 식각을 실시하는 것을 특징으로 하는 강유전체 메모리 소자 제조 방법.
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