JP2001053244A - 強誘電体メモリセルに用いられる絶縁層の平坦化方法 - Google Patents
強誘電体メモリセルに用いられる絶縁層の平坦化方法Info
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Abstract
(57)【要約】
【課題】 本発明は、強誘電体メモリデバイスに用いら
れる絶縁層を平坦化させるための方法を提供する。 【解決手段】 強誘電体メモリセルに用いられる絶縁層
を平坦化させるための方法において、a)半導体基板、前
記半導体基板上に形成されたトランジスタと前記トラン
ジスタ上に形成された強誘電体キャパシタを備える能動
基板を準備するステップと、b)前記能動基板と前記強誘
電体キャパシタ上に絶縁層を形成するステップと、c)前
記絶縁層上にフォトレジスト層を形成するステップと、
d)前記絶縁層と前記フォトレジスト層との間の蝕刻率(e
tching rate）を制御することによって、前記フォトレ
ジスト層及び前記絶縁層をエッチバック(etch back)し
て平坦化された絶縁層を得るステップとを含むことを特
徴とする。
れる絶縁層を平坦化させるための方法を提供する。 【解決手段】 強誘電体メモリセルに用いられる絶縁層
を平坦化させるための方法において、a)半導体基板、前
記半導体基板上に形成されたトランジスタと前記トラン
ジスタ上に形成された強誘電体キャパシタを備える能動
基板を準備するステップと、b)前記能動基板と前記強誘
電体キャパシタ上に絶縁層を形成するステップと、c)前
記絶縁層上にフォトレジスト層を形成するステップと、
d)前記絶縁層と前記フォトレジスト層との間の蝕刻率(e
tching rate）を制御することによって、前記フォトレ
ジスト層及び前記絶縁層をエッチバック(etch back)し
て平坦化された絶縁層を得るステップとを含むことを特
徴とする。
Description
【０００１】
【発明が属する技術分野】本発明は、強誘電体半導体メ
モリセルに関し、特に、エッチング選択度(etching se
lectivity)を制御して絶縁層を平坦化させるための方法
に関するものである。
モリセルに関し、特に、エッチング選択度(etching se
lectivity)を制御して絶縁層を平坦化させるための方法
に関するものである。
【０００２】
【従来の技術】一般に、トランジスタ及びキャパシタに
より構成されたメモリセルを有するDRAM(dynamic rand
om access memory）は、微細化(micronization)を介
して主に小型化されることによって、さらに高い集積度
を有することとなった。しかし、依然としてメモリセル
面積を小型化する必要がある。
より構成されたメモリセルを有するDRAM(dynamic rand
om access memory）は、微細化(micronization)を介
して主に小型化されることによって、さらに高い集積度
を有することとなった。しかし、依然としてメモリセル
面積を小型化する必要がある。
【０００３】このような要求を充足させるため、キャパ
シタに使用することのできるセル面積を減らすため、メ
モリデバイスに三次元的に配列されるトレンチ型、また
はスタック型のような種々の方法が提案されてきた。し
かし、三次元的に配列されたキャパシタの製造工程は、
非常に長く、結果的に高い生産コストとなる。したがっ
て、複雑な製造ステップを要しなくて必要量の情報を確
保しながらセル面積を減らすことのできる新しいメモリ
デバイスが求められている。
シタに使用することのできるセル面積を減らすため、メ
モリデバイスに三次元的に配列されるトレンチ型、また
はスタック型のような種々の方法が提案されてきた。し
かし、三次元的に配列されたキャパシタの製造工程は、
非常に長く、結果的に高い生産コストとなる。したがっ
て、複雑な製造ステップを要しなくて必要量の情報を確
保しながらセル面積を減らすことのできる新しいメモリ
デバイスが求められている。
【０００４】前記の要求を充足させるための試みとし
て、BST(barium strontium titanate)のように、強誘電
特性を有するキャパシタ薄膜が典型的なシリコン酸化膜
やシリコン窒化膜の代りにキャパシタに用いられる強誘
電体メモリ(FeRAM)が提案されてきた。
て、BST(barium strontium titanate)のように、強誘電
特性を有するキャパシタ薄膜が典型的なシリコン酸化膜
やシリコン窒化膜の代りにキャパシタに用いられる強誘
電体メモリ(FeRAM)が提案されてきた。
【０００５】図1は、"半導体メモリセルのキャパシタ構
造体及びその組立工程"と題する米国特許番号第5、86
4、153号に開示されたFeRAMに使用するために従来の半
導体デバイス100を示す断面図である。半導体メモリデ
バイス100は、MOS(metal oxidesemiconductor)トラン
ジスタを含む能動基板10、能動基板10の上部に形成され
たキャパシタ構造体23、ビットライン34、金属相互接続
36及びプレートライン38を含む。
造体及びその組立工程"と題する米国特許番号第5、86
4、153号に開示されたFeRAMに使用するために従来の半
導体デバイス100を示す断面図である。半導体メモリデ
バイス100は、MOS(metal oxidesemiconductor)トラン
ジスタを含む能動基板10、能動基板10の上部に形成され
たキャパシタ構造体23、ビットライン34、金属相互接続
36及びプレートライン38を含む。
【０００６】半導体デバイス100において、上部表面を
平坦化させるため、SOG(spin on glass)を使用してSi
O2からなる絶縁層26が強誘電体キャパシタ23周辺に形成
される。しかし、この工程は、高温で絶縁層26を硬化(c
uring)させるための後続工程によって強誘電体キャパシ
タ23内にストレスが生じる。
平坦化させるため、SOG(spin on glass)を使用してSi
O2からなる絶縁層26が強誘電体キャパシタ23周辺に形成
される。しかし、この工程は、高温で絶縁層26を硬化(c
uring)させるための後続工程によって強誘電体キャパシ
タ23内にストレスが生じる。
【０００７】
【発明が解決しようとする課題】したがって、本発明
は、強誘電体メモリデバイスに用いられる絶縁層を平坦
化させるための方法を提供することにその目的がある。
は、強誘電体メモリデバイスに用いられる絶縁層を平坦
化させるための方法を提供することにその目的がある。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、強誘電体メモリセルに用いられる絶縁層
を平坦化させるための方法において、a)半導体基板、前
記半導体基板上に形成されたトランジスタと前記トラン
ジスタ上に形成された強誘電体キャパシタを備える能動
基板を準備するステップと、b)前記能動基板と前記強誘
電体キャパシタ上に絶縁層を形成するステップと、c)前
記絶縁層上にフォトレジスト層を形成するステップと、
d)前記絶縁層と前記フォトレジスト層との間の蝕刻率(e
tching rate）を制御することによって、前記フォトレ
ジスト層及び前記絶縁層をエッチバック(etch back)し
て平坦化された絶縁層を得るステップとを含む平坦化方
法が提供する。
め、本発明は、強誘電体メモリセルに用いられる絶縁層
を平坦化させるための方法において、a)半導体基板、前
記半導体基板上に形成されたトランジスタと前記トラン
ジスタ上に形成された強誘電体キャパシタを備える能動
基板を準備するステップと、b)前記能動基板と前記強誘
電体キャパシタ上に絶縁層を形成するステップと、c)前
記絶縁層上にフォトレジスト層を形成するステップと、
d)前記絶縁層と前記フォトレジスト層との間の蝕刻率(e
tching rate）を制御することによって、前記フォトレ
ジスト層及び前記絶縁層をエッチバック(etch back)し
て平坦化された絶縁層を得るステップとを含む平坦化方
法が提供する。
【０００９】以下、本発明が属する技術分野で通常の知
識を有する者が本発明の技術的思想を容易に実施できる
ほどに詳細に説明するため、本発明の好ましい実施例を
添付した図面を参照し説明する。
識を有する者が本発明の技術的思想を容易に実施できる
ほどに詳細に説明するため、本発明の好ましい実施例を
添付した図面を参照し説明する。
【００１０】図2から図８は、本発明の好ましい実施例
によって半導体メモリデバイス200を製造する方法を示
す断面図である。
によって半導体メモリデバイス200を製造する方法を示
す断面図である。
【００１１】半導体メモリデバイス200の製造工程は、
シリコン基板202、選択トランジスタとしてその上に形
成されたMOSトランジスタ、アイソレーション領域204、
及びMOSトランジスタ、及びアイソレーション領域204上
に形成された第1絶縁層216を含む能動基板210を準備し
ながら始まる。MOSトランジスタは、ソース及びドレイ
ンとして作用する一対の拡散領域206、ゲート酸化物20
8、スペーサ214及びゲートライン212を含む。
シリコン基板202、選択トランジスタとしてその上に形
成されたMOSトランジスタ、アイソレーション領域204、
及びMOSトランジスタ、及びアイソレーション領域204上
に形成された第1絶縁層216を含む能動基板210を準備し
ながら始まる。MOSトランジスタは、ソース及びドレイ
ンとして作用する一対の拡散領域206、ゲート酸化物20
8、スペーサ214及びゲートライン212を含む。
【００１２】次のステップで、図2に示すように、バッ
ファ層218、第1金属層220、誘電体層222、及び第2金属
層224を能動基板210上に順に形成する。バッファ層218
は、チタニウム酸化物(TiO2)からなり、第1金属層220
は、白金(Pt)からなる。誘電体層222は、PZT(lead zir
conate titanate)、SBT(strontium bithmuth tantal
ate)のような強誘電体物質からなる。バッファ、第1及
び第2金属層218、222、224をスパッタと共に形成し、誘
電体層20をスピンオンコーティング(spin-on-coated)す
る。
ファ層218、第1金属層220、誘電体層222、及び第2金属
層224を能動基板210上に順に形成する。バッファ層218
は、チタニウム酸化物(TiO2)からなり、第1金属層220
は、白金(Pt)からなる。誘電体層222は、PZT(lead zir
conate titanate)、SBT(strontium bithmuth tantal
ate)のような強誘電体物質からなる。バッファ、第1及
び第2金属層218、222、224をスパッタと共に形成し、誘
電体層20をスピンオンコーティング(spin-on-coated)す
る。
【００１３】次いで、第2金属層224及び誘電体層222を
既に設定された形状にパターンニングする。かくして、
第1金属層220及びバッファ層218を、図３に示すよう
に、フォトリソグラフィを使用して第2既に設定された
形状にパターンニングしてバッファ218Aを有する強誘電
体キャパシタ223、下部電極220A、キャパシタ薄膜222A
及び上部電極224Aを得る。下部電極220A及び第1絶縁層2
16間に堅固な接着力を確保するためにバッファ層218Aを
使用する。
既に設定された形状にパターンニングする。かくして、
第1金属層220及びバッファ層218を、図３に示すよう
に、フォトリソグラフィを使用して第2既に設定された
形状にパターンニングしてバッファ218Aを有する強誘電
体キャパシタ223、下部電極220A、キャパシタ薄膜222A
及び上部電極224Aを得る。下部電極220A及び第1絶縁層2
16間に堅固な接着力を確保するためにバッファ層218Aを
使用する。
【００１４】次のステップで、図４に示すように、キャ
パシタ構造体223及び能動基板210上にバリアー層225を
形成する。バリアー層225は、Al2O3のような物質からな
り、50Aから約150Aまでの範囲の厚さを有する。好まし
い実施例で、バリアー層223をALD(atomic layer depo
sition)のような方法を使用して形成する。具体的に、A
LD方法は、次のように実行される：約350゜Cのような低
温で能動基板210及び強誘電体キャパシタ223上にTMA(tr
imethyl aluminum)層を形成する；及びソースガスとし
てH2Oを使用し、パージガスとしてN2を使用してTMA層を
形成してAl2O3層を得る。バリアー層223を形成するため
の物質としてシリコン二酸化物(SiO2)を使用されること
もできる。
パシタ構造体223及び能動基板210上にバリアー層225を
形成する。バリアー層225は、Al2O3のような物質からな
り、50Aから約150Aまでの範囲の厚さを有する。好まし
い実施例で、バリアー層223をALD(atomic layer depo
sition)のような方法を使用して形成する。具体的に、A
LD方法は、次のように実行される：約350゜Cのような低
温で能動基板210及び強誘電体キャパシタ223上にTMA(tr
imethyl aluminum)層を形成する；及びソースガスとし
てH2Oを使用し、パージガスとしてN2を使用してTMA層を
形成してAl2O3層を得る。バリアー層223を形成するため
の物質としてシリコン二酸化物(SiO2)を使用されること
もできる。
【００１５】次のステップで、 バリアー層225上に第2
絶縁層240を形成する。好ましい実施例で、USG(undoped
silicate glass)のような物質で第2絶縁層240を製造
する。第2絶縁層240の厚さは、強誘電体キャパシタ223
の高さに基づいて決定される。第2絶縁層240の厚さは、
約6、000Aから約12、000Aまでの範囲を有するものが良
い。したがって、図５に示すように、iラインフォトレ
ジストのようなフォトレジスト層242は、第2絶縁層240
上でスピンコーティング(spin coated)される。フォト
レジスト層242の厚さは、第2絶縁層240の厚さに応じて
変わる。
絶縁層240を形成する。好ましい実施例で、USG(undoped
silicate glass)のような物質で第2絶縁層240を製造
する。第2絶縁層240の厚さは、強誘電体キャパシタ223
の高さに基づいて決定される。第2絶縁層240の厚さは、
約6、000Aから約12、000Aまでの範囲を有するものが良
い。したがって、図５に示すように、iラインフォトレ
ジストのようなフォトレジスト層242は、第2絶縁層240
上でスピンコーティング(spin coated)される。フォト
レジスト層242の厚さは、第2絶縁層240の厚さに応じて
変わる。
【００１６】次いで、図６に示すように、強誘電体キャ
パシタ223上の第2絶縁層240の一部分が除去される時ま
で乾式蝕刻(dry etching)のような方法を使用してフォ
トレジスト層242及び第2絶縁層240をエッチバック(etch
ed back)して平坦化された第2絶縁層226を得る。第2絶
縁層がUSGからなり、フォトレジスト層242がiラインフ
ォトレジストからなるので、乾式蝕刻に使用する蝕刻ガ
スは、CF4、CHF3、C4F 8、CO、O2等により構成されたグ
ループから選択されたガスを含む。本発明の好ましい実
施例で、蝕刻ガスの構成比率を変えてフォトレジスト層
242及び第2絶縁層240間の蝕刻率を変化させることがで
きる。好ましい実施例で、フォトレジスト層242と第2絶
縁層240間の蝕刻比率は、約1である。好ましい実施例
で、第2絶縁層240の例としてUSGが説明されていること
にもかかわらず、平坦化特性を有していない限り、TEOS
(tetra-ethyl ortho-silicate)、及びPSG(phosphor s
ilicate glass)のような他の物質を第2絶縁層として使
用することができる。
パシタ223上の第2絶縁層240の一部分が除去される時ま
で乾式蝕刻(dry etching)のような方法を使用してフォ
トレジスト層242及び第2絶縁層240をエッチバック(etch
ed back)して平坦化された第2絶縁層226を得る。第2絶
縁層がUSGからなり、フォトレジスト層242がiラインフ
ォトレジストからなるので、乾式蝕刻に使用する蝕刻ガ
スは、CF4、CHF3、C4F 8、CO、O2等により構成されたグ
ループから選択されたガスを含む。本発明の好ましい実
施例で、蝕刻ガスの構成比率を変えてフォトレジスト層
242及び第2絶縁層240間の蝕刻率を変化させることがで
きる。好ましい実施例で、フォトレジスト層242と第2絶
縁層240間の蝕刻比率は、約1である。好ましい実施例
で、第2絶縁層240の例としてUSGが説明されていること
にもかかわらず、平坦化特性を有していない限り、TEOS
(tetra-ethyl ortho-silicate)、及びPSG(phosphor s
ilicate glass)のような他の物質を第2絶縁層として使
用することができる。
【００１７】次のステップで、図７に示すように、平坦
化された第2絶縁層226と第1絶縁層216に第1及び第2開口
227、228を形成して拡散領域206の各々を露出させる。
第2絶縁層226を介してキャパシタ構造体223上に第3及び
第4開口230、232を形成して下部及び上部電極224A、220
Aの各々の部分を露出させる。
化された第2絶縁層226と第1絶縁層216に第1及び第2開口
227、228を形成して拡散領域206の各々を露出させる。
第2絶縁層226を介してキャパシタ構造体223上に第3及び
第4開口230、232を形成して下部及び上部電極224A、220
Aの各々の部分を露出させる。
【００１８】最後に、図８に示すように、開口227、22
8、230、232の内部を含む全表面に亘って相互接続層を
形成してビットライン234、金属相互接続236及びプレー
トライン238を形成するために、相互接続層をパターン
ニングして半導体メモリデバイス200を得る。
8、230、232の内部を含む全表面に亘って相互接続層を
形成してビットライン234、金属相互接続236及びプレー
トライン238を形成するために、相互接続層をパターン
ニングして半導体メモリデバイス200を得る。
【００１９】以上で説明した本発明は、前述した実施例
及び添付した図面によって限定されるものではなく、本
発明の技術的思想を抜け出さない範囲内で種々の置換、
変形及び変更が可能であることが本発明が属する技術分
野で通常の知識を有するものにおいて明白である。
及び添付した図面によって限定されるものではなく、本
発明の技術的思想を抜け出さない範囲内で種々の置換、
変形及び変更が可能であることが本発明が属する技術分
野で通常の知識を有するものにおいて明白である。
【図1】強誘電体キャパシタを有する従来の半導体メモ
リデバイスを示す断面図。
リデバイスを示す断面図。
【図2】本発明にかかる半導体メモリデバイス製造方法
の工程を示す概略的な断面図。
の工程を示す概略的な断面図。
【図３】図２に続く半導体メモリデバイス製造方法の工
程を示す概略的な断面図。
程を示す概略的な断面図。
【図４】図３に続く半導体メモリデバイス製造方法の工
程を示す概略的な断面図。
程を示す概略的な断面図。
【図５】図４に続く半導体メモリデバイス製造方法の工
程を示す概略的な断面図。
程を示す概略的な断面図。
【図６】図５に続く半導体メモリデバイス製造方法の工
程を示す概略的な断面図。
程を示す概略的な断面図。
【図７】図６に続く半導体メモリデバイス製造方法の工
程を示す概略的な断面図。
程を示す概略的な断面図。
【図８】図７に続く半導体メモリデバイス製造方法の工
程を示す概略的な断面図。
程を示す概略的な断面図。
204 アイソレーション領域 210 能動基板 218 バッファ層 223 強誘電体キャパシタ
Claims (12)
- 【請求項1】 強誘電体メモリセルに用いられる絶縁層
を平坦化させるための方法において、 a)半導体基板、前記半導体基板上に形成されたトランジ
スタと、前記トランジスタ上に形成された強誘電体キャ
パシタを備える能動基板を準備するステップと、 b)前記能動基板と前記強誘電体キャパシタ上に絶縁層を
形成するステップと、 c)前記絶縁層上にフォトレジスト層を形成するステップ
と、 d)前記絶縁層と前記フォトレジスト層との間の蝕刻率(e
tching rate）を制御することによって、前記フォトレ
ジスト層及び前記絶縁層をエッチバック(etchback)して
平坦化された絶縁層を得るステップとからなる強誘電体
メモリセルに用いられる絶縁層の平坦化方法。 - 【請求項2】 前記ステップd)の後に、 e)前記トランジスタ上に前記絶縁層により第1及び第2開
口を形成し、前記強誘電体キャパシタ上の所定の位置の
前記絶縁層内に第3開口を形成するステップと、 f)前記開口の内部を含む前記絶縁層上に相互接続層を形
成し、既に設定された形状に前記相互接続層をパターン
ニングしてビットライン、金属相互接続及びプレートラ
インを得るステップとをさらに含む請求項1記載の強誘
電体メモリセルに用いられる絶縁層の平坦化方法。 - 【請求項3】 前記強誘電体キャパシタがPZT(lead zir
conate titanate)、SBT（strontium bithmuth tanta
late）などからなるキャパシタ薄膜を含む請求項2記載
の強誘電体メモリセルに用いられる絶縁層の平坦化方
法。 - 【請求項4】 前記絶縁層がTEOS(tetra-ethyl ortho-s
ilicate)、USG(undoped silicate glass)、PSG(phosp
hor silicate galss)等により構成されたグループか
ら選択された物質からなる請求項3記載の強誘電体メモ
リセルに用いられる絶縁層の平坦化方法。 - 【請求項5】 前記ステップa)とb)との間に、 バリアー
層を形成するステップをさらに含む請求項4記載の強誘
電体メモリセルに用いられる絶縁層の平坦化方法。 - 【請求項6】 前記バリアー層がAl2O3からなる請求項5
記載の強誘電体メモリセルに用いられる絶縁層の平坦化
方法。 - 【請求項7】 前記フォトレジスト層がIラインフォトレ
ジストである請求項6記載の強誘電体メモリセルに用い
られる絶縁層の平坦化方法。 - 【請求項8】 前記フォトレジスト層と前記絶縁層との
間の蝕刻率(etch rate）は、約1である請求項7記載の
強誘電体メモリセルに用いられる絶縁層の平坦化方法。 - 【請求項9】 前記ステップd）は、C、F、O、及びその
混合物等により構成されたガスを使用して実行される請
求項1記載の強誘電体メモリセルに用いられる絶縁層の
平坦化方法。 - 【請求項10】 前記バリアー層がSiO2からなる請求項５
記載の強誘電体メモリセルに用いられる絶縁層の平坦化
方法。 - 【請求項11】 前記絶縁層の厚さは、前記強誘電体キャ
パシタの高さより若干さらに大きい請求項1記載の強誘
電体メモリセルに用いられる絶縁層の平坦化方法。 - 【請求項12】 前記絶縁層の厚さは、約6、000Aから約1
2、000Aまでの範囲を有する請求項11記載の強誘電体メ
モリセルに用いられる絶縁層の平坦化方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990025028A KR100329783B1 (ko) | 1999-06-28 | 1999-06-28 | 금속배선간 절연막을 평탄화시킬 수 있는 강유전체 메모리 소자 제조 방법 |
| KR1999/P25028 | 1999-06-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001053244A true JP2001053244A (ja) | 2001-02-23 |
Family
ID=19596525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000195192A Pending JP2001053244A (ja) | 1999-06-28 | 2000-06-28 | 強誘電体メモリセルに用いられる絶縁層の平坦化方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2001053244A (ja) |
| KR (1) | KR100329783B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005311297A (ja) * | 2004-03-24 | 2005-11-04 | Seiko Epson Corp | 強誘電体メモリ素子及びその製造方法 |
| JP2006515116A (ja) * | 2003-02-05 | 2006-05-18 | アプライド スピントロニクス テクノロジー インコーポレイテッド | 高密度及び高プログラミング効率のｍｒａｍ設計 |
-
1999
- 1999-06-28 KR KR1019990025028A patent/KR100329783B1/ko not_active IP Right Cessation
-
2000
- 2000-06-28 JP JP2000195192A patent/JP2001053244A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006515116A (ja) * | 2003-02-05 | 2006-05-18 | アプライド スピントロニクス テクノロジー インコーポレイテッド | 高密度及び高プログラミング効率のｍｒａｍ設計 |
| JP2005311297A (ja) * | 2004-03-24 | 2005-11-04 | Seiko Epson Corp | 強誘電体メモリ素子及びその製造方法 |
| US8067250B2 (en) | 2004-03-24 | 2011-11-29 | Seiko Epson Corporation | Ferroelectric memory device and method of manufacturing the same |
| US8076706B2 (en) | 2004-03-24 | 2011-12-13 | Seiko Epson Corporation | Ferroelectric memory device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100329783B1 (ko) | 2002-03-25 |
| KR20010004397A (ko) | 2001-01-15 |
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|---|---|---|---|
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