JP2006515116A - 高密度及び高プログラミング効率のmram設計 - Google Patents

高密度及び高プログラミング効率のmram設計 Download PDF

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Abstract

磁気メモリを提供するための方法及びシステムが開示される。その磁気メモリは磁性素子を含む。その磁性素子は第1の書込み線及び第2の書込み線を用いて書き込まれ、第1の書込み線と第2の書込み線とが交差する場所に存在する。第2の書込み線は第1の書込み線に対して或る角度に向けられる。第2の書込み線は上側と少なくとも1つの側面とを有する。第2の書込み線の少なくとも一部が絶縁層によって覆われる。磁性層が絶縁層の一部を覆う。絶縁層のその一部は、磁性層と第2の書込み線との間に存在する。磁性層は軟磁性材料を含む。

Description

本発明は磁気メモリに関し、より詳細には、セルサイズを縮小し、製造工程を簡単にし、信頼性を改善し、プログラミング効率を高めることができる、不揮発性磁気ランダムアクセスメモリ(MRAM)のための書込み線を提供するための方法及びシステムに関する。
最近、MRAMを不揮発性及び揮発性両方のメモリに適用できる可能性があることによって、薄膜磁気ランダムアクセスメモリ(MRAM)への関心が再び高まっている。図1は、従来のMRAM1の一部を示す。従来のMRAMは、従来の直交する導線10及び12と、従来の磁気記憶セル11と、従来のトランジスタ13とを備える。従来のMRAM1は、従来の磁気トンネル接合(MTJ)スタック11をメモリセルとして利用する。従来のMTJスタック11を利用することにより、集積密度が高く、高速で、読出し電力が低く、ソフトエラーレート(SER)に耐えるMRAMセルを設計できるようになる。導線10及び12は、磁気記憶デバイス11にデータを書き込むために用いられる。MTJスタック11は10と12とが交差する場所でその間に配置される。従来の導線10及び12はそれぞれ従来のワード線10及び従来のビット線12と呼ばれる。しかしながら、その名称は入れ替えることができる。行線、列線、ディジット線及びデータ線のような他の名称が用いられる場合もある。
従来のMTJスタック11は主に、変更可能な磁気ベクトル(明示されない)を有する自由層1104と、固定された磁気ベクトル(明示されない)を有するピン止め層1102と、2つの磁性層1104と1102との間にある絶縁体1103とを備える。絶縁体1103は典型的には、磁性層1102と1104との間で電荷キャリアが突き抜けられるほど十分に薄い厚みを有する。層1101は通常、シード層及び、ピン止めされた磁性層に強く結合される反強磁性層からなる複合層である。
従来のMTJスタック11に磁界をかけることにより、従来のMTJスタック11にデータが記憶される。かけられる磁界は、自由層1104の変更可能な磁気ベクトルを選択された向きに動かすように選択された方向を有する。書込み中に、従来のビット線12の中に流れる電流I及び従来のワード線10に中に流れる電流Iによって、自由層1104において2つの磁界が生成される。電流I及びIによって生成される磁界に応答して、自由層1104の磁気ベクトルが、或る特定の安定した方向に向けられる。この方向は、I及びIの方向及び大きさ、ならびに自由層1104の特性及び形状による。一般的に、0を書き込むには、IあるいはIのいずれかを、1を書き込むときとは異なる方向に向ける必要がある。典型的には、向きを揃えられた場合には、論理1あるいは論理0を表すことができ、一方、向きを揃えられていない場合にはその反対、すなわち、それぞれ論理0あるいは論理1である。
記憶されたデータは、従来のMTJセルを通して、一方の磁性層から他方の磁性層に電流を流すことにより読み出される、あるいは読み取られる。読出し中に、従来のトランジスタ13がオンされ、従来のMTJセルの中に小さなトンネル電流が流れる。従来のMTJセル11の中に流れる電流の量あるいは従来のMTJセル11の両端での電圧降下を測定して、メモリセルの状態を判定する。設計によっては、従来のトランジスタ13はダイオードによって置き換えられるか、あるいは完全に省かれる場合もあり、その場合には従来のMTJセル11が従来のワード線10と直に接触する。
上記の従来のMTJセル11は従来のワード線10及び従来のビット線12を用いて書き込まれることができるが、I及びIの振幅が大部分の設計の場合に数ミリアンペア程度であることは当業者には容易に理解されよう。それゆえ、多くのメモリの応用形態の場合に、書込み電流が小さいほど望ましいことも当業者には理解されよう。
図2は、さらに小さな書込み電流を有する従来の磁気メモリ1’の一部を示す。類似のシステムが米国特許第5,659,499号、米国特許第5,940,319号、米国特許第6,211,090号、米国特許第6,153,443号及び米国特許出願第2002/0127743号に記載される。これらの参考文献に開示される従来のシステム、及び従来のシステムを製造するための従来の方法は、ビット線及びワード線を、MTJセル11’に面していない3つの表面において軟磁性被覆層で覆う。図2に示される従来のメモリの大部分は図1に示される該当部分に類似であり、それゆえ類似の番号を付される。図2に示されるシステムは、従来のMTJセル11’、従来のワード線10’及びビット線12’を含む。従来のワード線10’は2つの部分、すなわち銅コア1001及び軟磁性被覆層1002から構成される。同様に、従来のビット線12’も2つの部分、すなわち銅コア1201及び軟磁性被覆層1202から構成される。
図1の設計に対して、軟磁性被覆層1002及び1202は、I及びIに関連付けられる、MTJセル11’への磁束を集中させることができ、MTJセル11’に面していない表面上の磁界を減らすことができる。それゆえ、軟磁性被覆層1002及び1202は、MTJセル11’を構成するMTJ上に磁束を集中させて、自由層1104のプログラミングをさらに容易にする。
この手法は理論的には良好に機能するが、それぞれ従来の線10’及び12’の垂直な側壁上にある軟磁性被覆層1002及び1202の部分の磁気特性を制御するのが難しいことは当業者には容易に理解されよう。また、従来のワード線10’及び従来のビット線12’を形成する工程が複雑であることも当業者には理解されよう。被覆層1002及び12002をそれぞれ含む従来のワード線10’及び従来のビット線12’を形成するには、約9回の薄膜堆積ステップ、5回のフォトリソグラフィステップ、6回のエッチングステップ及び1回の化学機械研磨(CMP)ステップが必要になる。さらに、それらの工程はいずれも、他のCMOS工程と共用することができない。CMP工程、ならびにいくつかの薄膜堆積及びエッチング工程のような、工程のうちのいくつかは、所望の性能を達成するために厳密に制御される必要がある。それらのデバイスが製造されるウェーハ面は平坦ではなく、除去されることになる部分がトレンチ内の深いところにあるので、書込み線10’及び12’は、フォトリソグラフィ工程を適応させるために、かなり間隔をあけて配置される必要がある。結果として、線10’及び12’に軟磁性被覆層1202及び1002が用いられる場合には、チップ上のメモリデバイスの密度及び容量が犠牲にされるであろう。この複雑な製造方法は、密度を高めるために縮小すること(scaling )を非常に難しくする。したがって、縮小することができ、製造するのが容易であり、かつ高い書込み効率を提供する、MRAMアーキテクチャを提供することが非常に望ましいであろう。
図1及び図2の両方に示される従来の設計の従来の書込み線10、10’、12及び12’の他の側面も縮小可能性を制限する。これらの従来の設計では、従来の書込み線10、10’、12及び12’は大抵の場合にアルミニウムあるいは銅のいずれかから形成される。アルミニウム及び銅の場合の電流密度の限界は概ね1×10A/cm以下である。線幅を狭くしてメモリ密度を高めると、エレクトロマイグレーションによって電流密度が制限されるので、縮小することが極めて難しくなる。
他の従来のシステムが種々の解決策を提案しようとしているが、それぞれ短所がある。
一例として、米国特許出願第2002/0080643号は、書込み動作後に、書込み線に逆方向電流を加えて、エレクトロマイグレーションを防ぐことを提案した。しかしながら、そのような従来の方法では、メモリの速度が低下し、さらに複雑になるので、性能が劣化する。したがって、書込み線を、エレクトロマイグレーションに関して信頼性が高い材料から形成し、それにより、メモリアレイの密度を高めるために容易に縮小できるようにすることも非常に望ましい。
より小さい、あるいはさらに効率が高いメモリにするために用いられる場合がある従来の細いビット線には短所がある。従来のビット線を細くすると、抵抗が高くなる。これは、メモリアレイ全体の性能に悪影響を及ぼす。しかしながら、数多くの従来の方法がこの問題を解決している。1つの一般的な方法は、メモリアレイ内の長いビット線を分割して、太い金属から形成されるグローバルビット線にし、これらのグローバルビット線を、細い金属から形成され、それゆえ高い抵抗を有するローカルビット線に接続することである。そのような設計の例は、特許文献1及び特許文献2に示されている。しかしながら、エレクトロマイグレーションのような、先に記載された他の問題は依然として解決されない。
米国特許第6,335,890号 米国特許出願第2002/0034117号
したがって、製造をさらに容易にし、エレクトロマイグレーションに対する信頼性を改善する、縮小可能で、効率的で、しかも低電流の磁気メモリを提供するためのシステム及び方法が必要とされている。本発明はこうした要求に応えるものである。
本発明は、磁気メモリを提供するための方法及びシステムを提供する。磁気メモリは磁性素子を含む。磁性素子は、第1の書込み線及び第2の書込み線を用いて書き込まれ、第1の書込み線と第2の書込み線とが交差する場所に存在する。第2の書込み線は第1の書込み線に対して或る角度に向けられる。第2の書込み線の一部は絶縁層によって覆われる。磁性層が絶縁層の一部を覆う。絶縁層は磁性層と第2の書込み線との間に存在する。磁性層は軟磁性材料を含む。
本明細書に開示されるシステム及び方法によれば、本発明は、密度を高めるために縮小することができ、相対的に低い電流で書き込まれ、エレクトロマイグレーションに対する信頼性を高め、さらに製造するのが簡単な磁気メモリを提供する。
本発明は磁気メモリの改善に関する。以下の説明は、当業者が本発明を実施及び使用できるようにするために提供され、特許出願及びその要件に即して提供される。好ましい実施形態に対する種々の変更は当業者には容易に明らかになり、本明細書の一般原理は他の実施形態にも適用することができる。したがって、本発明は図示される実施形態に限定されることを意図するわけではなく、本明細書に記載される原理及び特徴と矛盾しない最も広い範囲を与えられるべきである。
本特許出願の譲受人に譲渡された、「MRAM MEMORIES UTILIZING MAGNETIC WRITE LINES」という名称の同時係属の米国特許出願第60/431,742号は、従来のMRAMデバイスにおいて直面する問題の多くに対処するMRAMアーキテクチャを記載する。本出願人は、先に記した同時係属の特許出願を参照して本明細書に援用する。図3は、先に記した同時係属の特許出願に記載される基本的な構造を含むMRAM70の一部の一実施形
態を示す。図3に示されるMRAM70は、好ましくはMTJスタック90である磁性素子90と、基板80内に形成される選択デバイス81と、磁気書込み線82と、ビット線83と、導電性スタッド87と、接続用スタッド96と、グランド線97とを含む。選択デバイス81は、ゲート84、ソース85及びドレイン86を含むFETトランジスタであることが好ましい。MTJスタックはさらに、固定された磁気ベクトル(図示せず)を有するピン止め層92と、トンネル層93と、変更可能な磁気ベクトル(図示せず)を有する自由層94と、導電性キャッピング層95とを備える。導電性キャッピング層95は非磁性のスペーサ層95であることが好ましい。MTJスタックは、シード層、及び好ましくは反強磁性層を含む複数の層(明示されない)を含む。
磁気書込み線82は軟磁性材料を含み、非磁性スペーサ層95によってMTJスタック90の自由層94から分離される。一実施形態では、書込み線83も磁性である。磁気書込み線82は概ね、あるいは完全に軟磁性材料から構成されることが好ましい。さらに、少なくとも1つのコアは、被覆層とは対照的に、軟磁性層を含む。磁気書込み線82と自由層94との間の間隔が狭いことに起因して、自由層94の磁気ベクトルは、磁気書込み線82の磁気ベクトルに静磁気的に強く結合される。そのような静磁気結合は、自由層磁気ベクトルのための回転振幅を促進する。それゆえ、書込み効率が改善される。
先に記した同時係属の特許出願に記載されるMRAMアーキテクチャは、その意図された目的を果たすために良好に機能するが、依然として、ビット線83の中に比較的大きな電流が用いられることは当業者には容易に理解されよう。さらに、製造も比較的複雑である。
したがって、高い書込み効率、縮小可能性、小さなセルサイズ及び低い書込み電流を提供しながら、それでも簡単なウェーハ工程で製造することができるMRAMアーキテクチャを提供することが非常に望ましい。
本発明は磁気メモリを提供するための方法及びシステムを提供する。磁気メモリは磁性素子を含む。磁性素子は第1の書込み線及び第2の書込み線を用いて書き込まれ、第1の書込み線と第2の書込み線が交差する場所に存在する。第2の書込み線は、第1の書込み線に対して或る角度に向けられる。第2の書込み線の少なくとも一部は絶縁層によって覆われる。磁性層が絶縁層の一部を覆う。絶縁層は磁性層と第2の書込み線の一部との間に存在する。磁性層は軟磁性材料であることが好ましい。
本発明は、特定のタイプの磁気メモリセル、特定の材料及び特定の素子構成に関して説明されるであろう。たとえば、本発明は例示的な磁気ランダムアクセスメモリ(MRAM)セルとの関連で説明されるであろう。しかしながら、本発明が任意の特定の磁気メモリデバイスに限定されないことは当業者には理解されよう。したがって、この方法及びシステムが実質的には、本発明と矛盾することのない他の磁気メモリセル、ならびに他の材料及び構成の場合にも有効に機能することは当業者には容易に理解されよう。代わりに、本発明は、他の磁気メモリデバイス、特に工程を簡単にし、セルサイズを縮小し、書込み効率を改善することが望ましい他の磁気メモリデバイスにも適用することができる。たとえば、MTJスタックは単一の磁性層を含むものとして説明されるが、他の材料、他の合金及び合成層を用いることも妨げられない。さらに、本発明は、金属酸化膜半導体(MOS)デバイス及び磁気トンネル接合(MTJ)デバイスとの関連で説明されるが、本発明がそのようなデバイスに限定されないことは当業者には容易に理解されよう。代わりに、他の適当なデバイス、たとえばバイポーラ接合トランジスタデバイス及びスピンバルブ巨大磁気抵抗メモリ素子を、メモリアーキテクチャを変更して、あるいは変更することなく同じように用いることができる。本発明は、明確にするために、特定の配置及び向きの特定の線を参照するために、用語「ワード線」及び「ビット線」を用いて説明されることも当
業者には容易に理解されよう。しかしながら、これらの用語は参照するためだけに用いられており、書込み線の代わりに、他の名称を用いることができることは当業者には容易に理解されよう。
本発明による方法及びシステムをさらに詳細に例示するために、ここで、本発明によるMRAM100の一部の一実施形態を示す図4が参照される。MRAM100は図3に示されるセル70を基にすることが好ましい。図4に戻ると、MRAM100は4つのセル110A、110B、140A及び140Bを含む。MRAMセル110A、110B、140A及び140Bは磁性素子として従来のMTJスタック11を用いる。したがって、MTJスタック11は、先に説明された層1101、ピン止め層1102、絶縁体1103及び自由層1104を含む。先に説明されたように、層1101は一般的にはシード層及びAFM層(明示されない)を含む。2つのMRAMセル110A及び110Bを合わせて構造110が形成される。同様に、2つのMRAMセル140A及び140Bを合わせて構造140が形成される。構造140は構造110に類似であるため、細かくは説明しない。代わりに、構造110を説明する。構造110及び140は誘電性プラグ104、106及び108によって絶縁される。
構造110は選択デバイス111を用いる。選択デバイスはドレイン112及び114と、ソース113と、ゲート115及び116とを備える。ソース113は金属プラグ117を介してグランド線118に接続される。金属プラグ119及び120が、ドレイン112及び114をそれぞれ磁性素子11に接続する。
またMRAM100はワード線122と、書込みビット線126及び128とを備える。ワード線122は磁性ワード線であることが好ましい。したがって、磁性ワード線122は概ねCo、Fe、Niあるいはその合金のような軟磁性材料から形成されることが好ましい。さらに、磁性ワード線122には、磁性層及び非磁性層を交互に重ねた、限定された構造を用いてもよい。書込みビット線126及び128は導電性である。さらに、異なる実施形態では、書込みビット線126及び128は磁性あるいは非磁性のいずれであってもよい。書込みビット線126及び128は磁性ワード線122から絶縁される。絶縁層124は書込みビット線126、128、156及び158を覆う。こうして、書込みビット線126は、その上側126A及び側面126C、126D上に絶縁体を有する。同様に、書込みビット線128は、その上側128A及び側面128C、128D上に絶縁体を有する。絶縁層124は書込みビット線126及び128を軟磁性層130から絶縁する。絶縁層124は、書込みビット線126及び128をワード線122から絶縁するようにも示される。しかしながら、書込みビット線126及び128をワード線122から絶縁する絶縁体124の下側の部分は、書込みビット線126及び128を磁性層130から絶縁する絶縁体124の上側の部分とは個別に形成され、異なる材料を用いることができることは当業者には容易に理解されよう。絶縁層124は1つあるいは複数の誘電性材料から形成されることが好ましい。好ましい実施形態では、絶縁層124は、酸化アルミニウム、酸化シリコンあるいは他の酸化物のような誘電性材料から形成される。磁性層130は、ニッケル、コバルト、鉄あるいはその合金のような軟磁性材料から形成される。
動作時に、ビット線126及び128の中の書込み電流がそれぞれ線126及び128の周囲に磁界を生成する。ビット線126の表面126A、126B及び126C上にある軟磁性層130の部分は、ビット線126の126A、126B及び126Cの3つの表面を磁気的に短絡させる。同様に、ビット線128の表面128A、128B及び128C上にある軟磁性層130の部分は、ビット線128の128A、128B及び128Cの3つの表面を磁気的に短絡させる。結果として、磁束は、ビット線126及び128の下にある空間内、及びMTJスタック11の自由層1104上に集中する。言い換える
と、表面126A、126B、126C、128A、128B、128C上にある軟磁性層130の部分は、線126及び128の他の部分の周囲の磁界を低減することにより、書込みビット線126及び128の下にある空間内、及び自由層1104の近傍の磁界を高める。結果として、書込み線83の書込み効率が改善される。
構造140は、構造110と同じように機能する。したがって、それらの構造は同じように番号を付される。したがって、構造140は、ドレイン142及び144と、ソース143と、ゲート155及び156とを含む選択デバイス141を含む。ソース143は、金属プラグ147を介してグランド線148に接続される。金属プラグ149及び150は、ドレイン142及び144をそれぞれ磁性素子11に接続する。また構造140はワード線122と、書込みビット線156及び158とを用いる。書込みビット線156及び158は導電性である。書込みビット線156及び158は磁性にすることができる。書込みビット線156及び158は磁性ワード線122から絶縁される。磁性層124は書込みビット線156及び158を覆う。したがって、書込みビット線156は、その上側156A及びその側面156C、156D上に絶縁体を有する。同様に、書込みビット線158は、その上側158A及びその側面158C、158D上に絶縁体を有する。絶縁層124は書込みビット線156及び158を軟磁性層130から絶縁する。絶縁層124は、書込みビット線156及び158をワード線122から絶縁するようにも示される。ビット線156及び158はそれぞれ書込みビット線126及び128と同じように動作する。したがって、書込み線126、128、156及び158の書込み効率が改善される。
軟磁性層130は、絶縁層124によってビット線126、128、156及び158から電気的に絶縁される。ビット線126、128、156及び158への電気的な短絡を生じることなく、全てのビット線126、128、156及び158に対してただ1つの軟磁性層130を用いることができる。結果として、軟磁性層130は、ビット線126、128、156及び158を互いから絶縁するためにパターニングされる必要はない。したがって、MRAM100は製造するのがはるかに簡単になる。先に説明されたように、図2に示される軟磁性被覆層1002及び1202をパターニングするために、フォトリソグラフィ及びエッチング工程が用いられる。MRAM100の場合、これらの工程のうちの少なくともいくつかを用いる必要はなく、それにより製造するのが簡単である。さらに、製造が簡単になり、トレンチ内の材料を除去して、軟磁性層130を形成する必要がないので、書込み線126、128、156及び158は、フォトリソグラフィ工程に適応させるために、かなりの間隔をあけて配置される必要はない。結果として、チップ上のメモリデバイスの密度及び容量が改善されるであろう。
図5Aは、本発明によるMRAM200の一部の第2の実施形態を示す。図5Bは、本発明によるMRAM200の一部の第2の実施形態の断面図を示す。図5A及び図5Bを参照すると、MRAM200は選択デバイス208及び210を含み、それらのデバイスはCMOSトランジスタであることが好ましい。構造210は、基板202内の誘電性トレンチ204及び206を用いて、類似の構造から分離される。構造200は2つのMTJスタック11を用いる2つのメモリセルを含む。CMOSトランジスタ210は、ソース213、ドレイン212及びゲート215を含む。CMOSトランジスタ208は、ソース213、ドレイン214及びゲート217を含む。金属プラグ216がソース213をグランド導体218に接続する。金属プラグ219及び220がドレイン212及び214をそれぞれ、MTJスタック11のためのボトム電極223及び224に接続する。書込みビット線221及び222はMTJスタック11の下に存在する。書込みワード線226はビット線221及び222に対して或る角度に向けられる。MRAM200は絶縁層226及び軟磁性層228も含む。絶縁層226及び軟磁性層228はそれぞれ、図4に示される層124及び130に対応する。図5A及び図5Bに戻ると、絶縁層226
及び軟磁性層228は、絶縁層124及び軟磁性層130と同じように機能する。詳細には、絶縁層226は書込みワード線225及び234の側面及び上側に存在する。軟磁性層228は、絶縁層226を用いて、書込みワード線225及び234から絶縁される。軟磁性層228は磁束を線225及び234の下に集中させる。言い換えると、線225及び234の表面上にある軟磁性層228の部分は、線225及び234の他の部分の周囲の磁界を低減することにより、書込みビット線225及び234の下にある空間内、及び自由層1103の近傍の磁界を高める。したがって、書込み線225の書込み効率が改善される。
さらに、軟磁性層228は、絶縁層226によってワード線225及び234から絶縁される。したがって、ワード線225及び234への電気的な短絡を生じることなく、全てのワード線225及び234に対してただ1つの軟磁性層228を用いることができる。結果として、軟磁性層228は、ワード線を互いから絶縁するためにパターニングされる必要はない。それゆえ、MRAM200は製造するのがはるかに簡単である。さらに、製造が簡単になるので、ワード線225及び234は、フォトリソグラフィ工程に適応させるために、かなりの間隔をあけて配置される必要はない。結果として、チップ上のメモリデバイスの密度及び容量が改善されるであろう。
図6は、本発明によるMRAM100あるいは200を提供するための本発明による方法300の一実施形態の上位の流れ図を示す。明確にするために、その方法300はMRAM100あるいは200との関連で説明される。しかしながら、方法300を用いて、本発明による他のMRAMを製造することもできる。方法300は、選択デバイス111及び141あるいは208及び210のような、デバイスの下部構造が配設された後に開始する。ステップ302によって、第1の組の書込み線が配設される。好ましい実施形態では、ステップ302はMTJスタック11上に書込み線122を配設する。しかしながら、別の実施形態では、ステップ302は、MTJスタック11の下に、線221及び222のような書込み線を配設する。ステップ304によって、磁気メモリ素子が配設される。ステップ304はMTJスタック11を配設することが好ましい。ステップ304は、その磁性素子が書込み線221及び222の上に配設されるか、書込み線122の下に配設されるかによって、ステップ302の前あるいは後に実行することができる。
ステップ306によって、線126及び128あるいは225及び234のような第2の組の線が配設される。第2の組の線は第1の組の書込み線に対して或る角度に向けられる。ステップ304において配設される磁気メモリ素子は、第1の組の書込み線と第2の組の書込み線とが交差する場所に存在する。一実施形態では、ステップ306はアルミニウム線を配設することを含む。
ステップ308によって、層124あるいは226のような絶縁層が第2の組の線上に配設される。絶縁層は、第2の組の書込み線の上側及び少なくとも1つの側面を包囲する。絶縁層によって書込み線の両方の側面が覆われることが好ましい。全ての表面を良好に覆い、かつ十分に薄い厚みを保持するために、ステップ308に化学気相成長(CVD)あるいは原子層化学気相成長(ALCVD)を用いることができる。ステップ308においてALCVD工程が用いられる場合には、絶縁薄膜が30nm程度の薄さであっても、電気的な絶縁を達成することができる。さらに、第2の組の線がアルミニウムである場合には、ステップ308を簡単にすることができる。好ましくは薄膜堆積、フォトリソグラフィ及びエッチングを用いて、ステップ306において線が製造された後に、ステップ308の一部として、酸化工程を実行することができる、酸化工程は、アルミニウム線の表面層を、非常に良好な誘電性材料であるAlに変化させることができる。Alのこの層は、その下側部分を除いて、絶縁層124のために用いることができる。アルミニウムを酸素雰囲気、あるいは酸素を含むプラズマチャンバにおいて曝露することを含
む、アルミニウム酸化の数多くの手段がある。ステップ308のために、MTJデバイスのトンネル層を酸化するために用いられる工程を変更することができる。ステップ308において製造することができるAl層の厚みは非常に薄くすることができ、それでも、非常に良好な均一性及び絶縁性が提供される。たとえば、MTJデバイスのトンネル層の厚みは一般的に3nm未満であり、かなり高い抵抗を達成することができる。
ステップ308において絶縁薄膜を堆積した後に、ステップ310によって、磁性層が配設される。ステップ310を用いて、軟磁性層130あるいは220を形成することが好ましい。その磁性層と第2の書込み線との間に絶縁層が存在する。その磁性層は軟磁性材料を含む。軟磁性層130あるいは220は、好ましくは2〜50nmの厚みを有し、物理気相成長(PVD)あるいはCVDのいずれかによってステップ310において堆積されることが好ましく、それにより書込み線製造工程が終了する。軟磁性被覆層を設けるために先行技術において必要とされるフォトリソグラフィ及びエッチング工程を省くことができるので、ウェーハ工程のコストが削減される。さらに、書込み線のための軟磁性被覆層を導入することによって、チップ上のメモリデバイスの密度及び容量が低下することがない。こうして、方法300を用いて、MRAM100及び/又は200を比較的簡単に提供することができる。
改善された磁気メモリのための方法及びシステムが開示されてきた。本発明は図示される実施形態に従って説明されてきたが、それらの実施形態に対して変更を行うことができ、それらの変更も本発明の精神及び範囲内にあることは当業者には容易に理解されよう。したがって、添付の特許請求の範囲の精神及び範囲から逸脱することなく、当業者は数多くの変更を行うことができる。
ビット線とワード線が交差する場所に配置されるMTJセルを含む従来の磁気メモリの一部を立体的に示す斜視図。 ビット線とワード線が交差する場所に配置されるMTJセルを含み、ビット線及びワード線が書込み効率を改善するための磁性被覆を有する、従来の磁気メモリの一部を立体的に示す斜視図。 MTJ MRAMセルを含むアーキテクチャの断面図。 本発明によるMRAMの一部の一実施形態を示す断面図。 本発明によるMRAMの一部の第2の実施形態を示す断面図。 本発明によるMRAMの一部の第2の実施形態の断面図。 本発明によるMRAMデバイスを提供するための本発明による方法の一実施形態の上位の流れ図。

Claims (17)

  1. 磁性素子と、該磁性素子は第1の書込み線及び第2の書込み線を用いて書き込まれることと、前記磁性素子は延期第1の書込み線と前記第2の書込み線とが交差する場所に存在することと、前記第2の書込み線は前記第1の書込み線に対して一定の角度を指向することと、前記第2の書込み線の少なくとも一部は絶縁層によって覆われることと、前記絶縁層の少なくとも一部を覆う磁性層と、前記絶縁層の前記一部は前記磁性層と前記第2の書込み線との間に存在することと、前記磁性層は軟磁性材料からなることとを備えた、磁気メモリセル。
  2. 第1の複数の書込み線と、
    前記第1の複数の書込み線に対して一定の角度をもって指向された第2の複数の書込み線であって、それぞれ上側及び少なくとも1つの側面を有する、第2の複数の書込み線と、
    前記第2の複数の書込み線のそれぞれの少なくとも一部を覆う絶縁層と、
    前記絶縁層の一部を覆う磁性層であって、前記絶縁層の前記一部は前記磁性層と前記第2の複数の書込み線との間に存在し、及び軟磁性材料からなる、磁性層と、
    前記第1の複数の書込み線と前記第2の複数の書込み線とが交差する場所に存在する複数の磁気メモリ素子とを備える、磁気メモリ。
  3. 前記第1の複数の書込み線は複数の磁性書込み線である、請求項2に記載の磁気メモリ。
  4. 前記第1の複数の書込み線は前記複数の磁気メモリ素子に電気的に接続される、請求項2に記載の磁気メモリ。
  5. 前記第1の複数の書込み線は前記複数の磁気メモリ素子の下方に存在し、前記第1の複数の書込み線は前記複数の磁気メモリ素子に電気的に接続され、
    前記第2の複数の書込み線は前記磁気メモリ素子の上方に存在し、前記第2の複数の書込み線は前記磁気メモリ素子から電気的に絶縁される、請求項2に記載の磁気メモリ。
  6. 前記絶縁層はCVDあるいはALCVD工程を用いて形成される、請求項2に記載の磁気メモリ。
  7. 前記第2の複数の書込み線はアルミニウムを含み、前記絶縁層は酸化アルミニウムである、請求項2に記載の磁気メモリ。
  8. 前記絶縁層は100ナノメートル未満の厚みを有する、請求項2に記載の磁気メモリ。
  9. 前記第2の複数の線はそれぞれ第1の厚みを有し、前記軟磁性層は該第1の厚みの半分未満の第2の厚みを有する、請求項2に記載の磁気メモリ。
  10. 磁気メモリを提供するための方法であって、
    第1の複数の書込み線を配設するステップと、
    複数の磁気メモリ素子を配設するステップと、
    前記第1の複数の書込み線に対して一定の角度をもって指向される第2の複数の書込み線を配設するステップであって、前記複数の磁気メモリ素子は前記第1の複数の書込み線と該第2の複数の書込み線とが交差する場所に存在する、第2の複数の書込み線を配設するステップと、
    絶縁層を配設するステップであって、該絶縁層の一部は前記第2の複数の書込み線の少
    なくとも一部を覆う、該絶縁層を配設するステップと、
    磁性層を配設するステップであって、前記絶縁層の前記一部は該磁性層と前記第2の複数の書込み線との間に存在し、該磁性層は軟磁性材料を含む、該磁性層を配設するステップとを含む、磁気メモリを提供するための方法。
  11. 前記第1の複数の書込み線は複数の磁性書込み線である、請求項10に記載の磁気メモリを提供するための方法。
  12. 前記第1の複数の書込み線は前記複数の磁気メモリ素子に電気的に接続される、請求項10に記載の磁気メモリを提供するための方法。
  13. 前記第1の複数の書込み線を配設する前記ステップは、前記複数の磁気メモリ素子の下に前記第1の複数の書込み線を配設することを含み、該第1の書込み線は前記複数の磁気メモリ素子と電気的に接続され、
    前記第2の複数の書込み線を配設する前記ステップは、前記複数の磁気メモリ素子の上に前記第2の複数の書込み線を配設することを含み、該第2の書込み線は前記複数の磁気メモリ素子から電気的に絶縁される、請求項10に記載の磁気メモリを提供するための方法。
  14. 前記絶縁層を形成する前記ステップはCVDあるいはALCVD工程を用いることを含む、請求項10に記載の磁気メモリを提供するための方法。
  15. 前記第2の複数の書込み線はアルミニウムを含み、前記絶縁層を配設する前記ステップはさらにアルミニウム酸化ステップを含む、請求項10に記載の磁気メモリを提供するための方法。
  16. 前記絶縁層は100ナノメートル未満の厚みを有する、請求項10に記載の磁気メモリを提供するための方法。
  17. 前記第2の複数の線はそれぞれ第1の厚みを有し、前記磁性層を配設する前記ステップは、前記第1の厚みの半分未満の第2の厚みを有する軟磁性層を配設するステップを含む、請求項10に記載の磁気メモリを提供するための方法。
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