JP2000357389A

JP2000357389A - 巨大磁気抵抗効果を利用したメモリ素子

Info

Publication number: JP2000357389A
Application number: JP11137084A
Authority: JP
Inventors: Akio Koganei; 昭雄小金井; Naoki Nishimura; 直樹西村
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1998-05-19
Filing date: 1999-05-18
Publication date: 2000-12-26
Anticipated expiration: 2019-05-18
Also published as: JP4095200B2

Abstract

(57)【要約】【課題】メモリ素子を動作させるためのスイッチング
素子が磁気抵抗膜とモノリシックに形成された、集積度
の高いＧＭＲメモリ素子を提供する。【解決手段】絶縁性の表面を有する基板上に単結晶半
導体層を有し、この単結晶半導体層にスイッチング素子
が形成され、メモリセルの磁気抵抗膜及びワード線のい
ずれかにスイッチング素子が電気的に接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、巨大磁気抵抗（Ｇ
ＭＲ）効果を用いたメモリ素子に関し、更に詳しくは、
消費電力が小さく、メモリ特性に優れ、コンピュータ周
辺機器に用いるのに適した安価なメモリ素子に関する。

【０００２】

【従来の技術】コンピュータや電子機器に利用されるメ
モリ素子に関しては、激しい技術開発競争が繰り広げら
れ、日新月歩のスピードで技術が進展している。様々な
新しいメモリ素子が提案されるなか、近年、非磁性層を
強磁性層の間に挟み込んで成る磁気抵抗膜において、巨
大磁気抵抗（ＧＭＲ）効果が発見され、この現象を利用
した磁気センサー、メモリ素子などが注目を集めつつあ
る。本発明は、この巨大磁気抵抗（ＧＭＲ）効果を用い
たメモリ素子に関するものであり、以下、ＧＭＲメモリ
素子と略称する。

【０００３】ＧＭＲメモリ素子の基本構造は、室温にお
いて互いに異なる保磁力を有する２つの強磁性層と、こ
れらの強磁性層の間に挟み込んだ非磁性層とから成る。
情報は、外部から磁場を印加し、これらの強磁性層の磁
化の向きを切換えることによって書き込まれる。すなわ
ち、互いに反対方向に磁化が向いている状態をそれぞれ
“０”、“１”に対応させて、情報が記憶される。

【０００４】一方、記憶された情報を読み出す際には、
書き込み時の磁場よりも弱い交流磁場を印加し、保磁力
の小さい磁性層の磁化のみを反転させると共に、磁気抵
抗膜に電流を流し、磁化の反転の前後の抵抗値の変化に
よって情報を読み出す。これは、２つの磁性層の磁化が
同方向を向いている状態（平行状態）と、２つの磁性層
の磁化が互いに反対の方向を向いている状態（反平行状
態）とで、抵抗値が異なることを利用したものである。

【０００５】上記のようなＧＭＲメモリ素子は、情報が
磁気的に記憶されるため、放射線耐性に優れ、原理的に
不揮発であり、書き換え可能で、且つ、書き換え回数の
制限がないといった利点を有する。また、高速で情報の
書き込み、読み出しを行うことができる。更に、既存の
半導体技術を用いて素子サイズを小型化することによ
り、高密度の情報記憶が可能で、将来的にはダイナミッ
ク・ランダム・アクセス・メモリ（ＤＲＡＭ）の置き換
えに用いられることが期待される。このようなＧＭＲメ
モリ素子に関しては、例えば特開平６−２４３６７３号
公報に記載されている。

【０００６】ＧＭＲメモリ素子の動作原理を、以下によ
り詳細に説明する。図２２はＧＭＲメモリ素子の基本構
成を示す概略断面図である。図２２において、101は第
１磁性層、102は非磁性層、103は第２磁性層、104は絶
縁層、105はワード線（書き込み線）示す。これらの層
は、不図示の基板上に順次、積層されて形成される。

【０００７】上記第１磁性層101は軟磁性材料から形成
され、第２磁性層103は硬磁性材料から形成される。軟
磁性材料、硬磁性材料は、保磁力の大きさによって区別
され、保磁力の高い磁性材料を硬磁性材料、保磁力の低
い磁性材料を軟磁性材料と呼ぶ。つまり、図２２のメモ
リ素子では、第２磁性層103は、第１磁性層101よりも室
温において高い保磁力を有している。

【０００８】機能的には、第２磁性層103は書き込まれ
た情報を保持し、第１磁性層101は読み出し時に磁化が
反転して、抵抗値を変化させる役割を果たす。したがっ
て、第１磁性層101を再生層、第２磁性層103をメモリ層
と呼ぶこともできる。

【０００９】図２２のＧＭＲメモリ素子への情報の書き
込みは、ワード線105に電流を流すことによって発生す
る磁界で、メモリ層である第２磁性層103の磁化方向を
変えることにより行われる。この様子を図２３（ａ）及
び（ｂ）で説明する。これらの図において、図２２と同
一の部材には同一の符号を付し、詳細な説明は省略す
る。

【００１０】図２３（ａ）は、“０”を書き込む場合を
示している。ワード線105に対し、紙面に垂直方向に奥
側から手前側に向かって電流を流すと、矢印106-1の方
向に磁界が発生する。書き込みの際には、大きな磁界を
印加するので、再生層である第１磁性層101の磁化だけ
でなく、第２の磁性層103の磁化も右方向に向けられ
る。このような図２３（ａ）の状態が“０”を示す。

【００１１】一方、図２３（ｂ）は、“１”を書き込む
場合を示している。ワード線105に対し、紙面に垂直方
向に手前側から奥側に向かって電流を流すと、矢印106-
2の方向に磁界が発生する。そして、第１磁性層101及び
第２の磁性層103の磁化が共に左方向に向けられる。こ
のような図２３（ｂ）の状態が“１”を示す。

【００１２】上記のように書き込まれた情報は、ワード
線105に書き込み時よりも小さい電流を方向を切り換え
て流すことによって読み出すことができる。つまり、ワ
ード線105に正及び負の再生電流パルスを順番に流し、
再生層である第１磁性層101の磁化を反転させると共
に、第１磁性層101、非磁性層102及び第２磁性層103か
ら成る磁気抵抗膜に電流を流し、この間の磁気抵抗膜の
抵抗値の変化を検出することによって、書き込まれた情
報が再生される。

【００１３】上記のような情報再生の原理を、図２４
（ａ）、（ｂ）及び図２５（ａ）、（ｂ）で説明する。
これらの図において、図２２と同一の部材には同一の符
号を付し、詳細な説明は省略する。

【００１４】まず、図２３（ａ）のように“０”が記憶
されている場合を説明する。図２４（ａ）のようにワー
ド線105に対し、はじめ紙面に垂直方向に手前側から奥
側に向かって電流を流し、次に図２５（ａ）のように紙
面に垂直方向に奥側から手前側に向かって電流を流す。
すると、はじめ紙面に垂直方向に手前側から奥側に向か
って電流を流すと、矢印107に示す磁界が発生する。こ
の磁界は、書き込み時よりも小さいため、第１磁性層10
1の磁化は図２４（ａ）に示すように左向きに反転する
が、第２磁性層103の磁化は右向きのままである。

【００１５】次に、紙面に垂直方向に奥側から手前側に
向かって電流を流すと、矢印108に示す磁界が発生し、
第１磁性層101の磁化は図２５（ａ）に示すように右向
きとなる。

【００１６】この間の２つの磁性層の磁化方向に注目す
ると、はじめに図２４（ａ）に示す状態では第１磁性層
101と第２磁性層103の磁化方向は反平行であり、次に図
２５（ａ）の状態になると、第１磁性層101と第２磁性
層103の磁化方向は平行になる。磁気抵抗膜において、
２つの磁性層の磁化方向が反平行の時は大きな抵抗値を
示し、２つの磁性層の磁化方向が平行の時には小さな抵
抗値を示す。したがって、上記のようにワード線105に
正負の再生電流パルスを流した時に、抵抗値が高抵抗か
ら低抵抗に変化したら、“０”が書き込まれていると読
み取ることができる。

【００１７】上記抵抗値の変化は、例えば磁気抵抗膜に
一定の電圧を印加しておき、ワード線105に再生電流パ
ルスを流した時の電流値の変化によって検出することが
できる。つまり、上記のようにワード線105に正負の再
生電流パルスを流した時に、磁気抵抗膜に流れる電流が
小さい状態から大きな状態に変化したら、書き込まれた
情報は、“０”であると判断する。

【００１８】次に、図２３（ｂ）のように“１”が記憶
されている場合を説明する。図２４（ｂ）のようにワー
ド線105に対し、はじめ紙面に垂直方向に手前側から奥
側に向かって電流を流し、次に図２５（ｂ）のように紙
面に垂直方向に奥側から手前側に向かって電流を流す。
すると、はじめ紙面に垂直方向に手前側から奥側に向か
って電流を流すと、矢印107に示す磁界が発生するが、
第１磁性層101及び第２磁性層103の磁化方向は共に左向
きのままである。

【００１９】次に、紙面に垂直方向に奥側から手前側に
向かって電流を流すと、矢印108に示す磁界が発生し、
第１磁性層101の磁化は図２５（ｂ）に示すように右向
きに反転する。

【００２０】この間の２つの磁性層の磁化方向に注目す
ると、はじめに図２４（ｂ）に示す状態では第１磁性層
101と第２磁性層103の磁化方向は平行であり、次に図２
５（ｂ）の状態になると、第１磁性層101と第２磁性層1
03の磁化方向は反平行になる。したがって、上記のよう
にワード線105に正負の再生電流パルスを流した時に、
抵抗値が低抵抗から高抵抗に変化したら、“１”が書き
込まれていると読み取ることができる。つまり、磁気抵
抗膜に一定の電圧を印加しておき、ワード線105に正負
の再生電流パルスを流した時に、磁気抵抗膜に流れる電
流が大きい状態から小さい状態に変化したら、書き込ま
れた情報は、“１”であると判断する。

【００２１】以上説明したように、ＧＭＲメモリ素子
は、ワード線に書き込む情報に応じて方向の異なる書き
込み電流を流すことによって情報を記録することができ
る。また、ワード線に書き込み電流よりも小さい正負の
再生電流パルスを流し、この時の抵抗値の変化から記録
された情報が“０”か“１”か識別することができる。
このような記録再生方法は、不揮発、非破壊で、高速駆
動が可能であることから、理想的なメモリ特性が期待で
きる。

【００２２】一方、記録及び再生の際に、ＧＭＲメモリ
素子から電流がリークすることを防止するため、通常、
ＧＭＲ素子は絶縁体上に形成される。このようなＧＭＲ
メモリ素子の一例として、特開平９−４５０７４号公報
には、絶縁性表面を持つ基板上に、単結晶シリコン膜が
形成された、所謂ＳＯＩ（Silicon On Insulator）基板
を用いた例が記載されている。このようなＧＭＲメモリ
素子の概略断面図を図２６に示す。

【００２３】図２６において、206はシリコン基板、207
は絶縁層、208はエピタキシャル成長された単結晶シリ
コン層、209はＣｕから成るバッファー層、201は第１磁
性層、202は非磁性層、203は第１磁性層よりも室温にお
いて大きな保磁力を持つ第２磁性層、204は絶縁層、205
はワード線（書き込み線）をそれぞれ示す。ここで、シ
リコン基板206、絶縁層207及び単結晶シリコン層208が
ＳＯＩ基板を構成している。図５に示すＧＭＲメモリ素
子においても、情報の書き込み及び読み出しは、図２２
〜図２５で説明した方法と同様の方法で行われる。

【００２４】図２６に示すＧＭＲメモリ素子は、絶縁層
204によってシリコン基板206への電流のリークを防止で
きる。また、図２６の素子では、ＳＯＩ基板上に、第１
磁性層201、非磁性層202及び第２磁性層203をエピタキ
シャル成長させることにより、小さな磁場で大きな磁気
抵抗値の変化を示し、書き込みが容易で信頼性の高いメ
モリ素子が得られる。

【００２５】

【発明が解決しようとする課題】しかしながら、特開平
９−４５０７４号公報に記載されたＧＭＲメモリ素子に
おいて、ＳＯＩ基板は単に磁気抵抗膜を形成するための
ベース部材として用いられているだけで、ＳＯＩ基板の
特徴を十分に活かしたものとはいえなかった。

【００２６】本発明の目的は、上記従来技術の問題点を
解決し、ＳＯＩ基板の特徴を十分に活かし、メモリ素子
を動作させるためのスイッチング素子が磁気抵抗膜とモ
ノリシックに形成された、集積度の高いＧＭＲメモリ素
子を提供することにある。

【００２７】

【課題を解決するための手段】本発明の上記目的は、絶
縁性の表面を有する基板、前記基板の絶縁性表面上に形
成された単結晶半導体層、前記単結晶半導体層の少なく
とも一部に形成されたスイッチング素子、前記基板の絶
縁性表面上に形成された、第１磁性層と、第１磁性層よ
りも高い保磁力を有し、第１磁性層に非磁性層を間に挟
んで積層された第２磁性層とから成る磁気抵抗膜、及
び、前記磁気抵抗膜の近傍に、間に絶縁層を挟んで設け
られたワード線とから成り、前記スイッチング素子が、
磁気抵抗膜及びワード線のいずれかに電気的に接続され
ていることを特徴とする巨大磁気抵抗効果を利用したメ
モリ素子によって達成される。

【００２８】

【発明の実施の形態】図１は、本発明のＧＭＲメモリ素
子の第１の実施態様を示す概略断面図である。この第１
実施態様は、１ビットの情報を記憶する１つのメモリセ
ルと、このメモリセルのスイッチングを行う１つのスイ
ッチング素子とを有する、本発明の最もシンプルな構成
を示すものである。

【００２９】図１において、４１はシリコン基板、４２
はシリコン基板４１上に形成されたＳｉＯ₂から成る絶
縁層、４３は絶縁層４２上に形成された単結晶シリコン
層をそれぞれ示す。これらシリコン基板４１、絶縁層４
２及び単結晶シリコン層４３が所謂ＳＯＩ基板を構成す
る。絶縁層４２の膜厚は作製しようとするメモリ素子の
構成によって適宜選択されるが、十分な絶縁性を得るた
め、１００ｎｍ〜１μｍの厚さに形成することが望まし
い。

【００３０】このようなＳＯＩ基板は、例えば米国特許
第５３７１０３７号に記載されているように、多孔質シ
リコン層上にエピタキシャル成長された単結晶シリコン
層を、絶縁層を間に挟んで他の基板と貼り合せた後、多
孔質シリコン層を除去する方法によって形成される。ま
た、ＳＯＩ基板は、シリコン基板の表面から所定の深さ
に酸素イオンを注入し、この後、熱処理することによっ
て表面の単結晶シリコン層の下に酸化シリコンから成る
絶縁層を形成する方法、あるいは米国特許第５３７４５
６４号に記載されているように、シリコン基板の表面か
ら所定の深さに水素イオンを注入した後、熱処理するこ
とによって表面の単結晶シリコン層の下にマイクロバブ
ル領域を形成し、単結晶シリコン層を他の基板に貼り合
せた後、マイクロバブル領域で基板を分離する方法な
ど、周知のいかなる方法で作製されたものでも用いるこ
とができる。

【００３１】単結晶シリコン層４３の一部には、ソース
領域４８、ゲート領域４９及びドレイン領域５０が形成
されている。そして、ゲート領域４９の上には、ゲート
絶縁層５２を挟んでゲート電極５３が設けられ、これら
によって電界効果型トランジスタ（ＦＥＴ）５１が構成
されている。この電界効果型トランジスタ５１は、周知
の半導体プロセスを用いて作製される。例えば、ソース
領域４８、ゲート領域４９及びドレイン領域５０は、単
結晶シリコン層４３の一部に不純物を拡散させる等の方
法で形成することができる。

【００３２】単結晶シリコン層４３の上には、磁気抵抗
膜４７が形成されている。この磁気抵抗膜４７は、単結
晶シリコン層４３の上に、第１磁性層４４、非磁性層４
５及び第２磁性層４６を順に積層することによって形成
される。第２磁性層４６は、第１磁性層４４よりも室温
において高い保磁力を有している。つまり、第２磁性層
４６は、図１で説明したメモリ層（書き込み層）の機能
を果たし、第１磁性層４４は再生層（読み出し層）の機
能を果たす。第１磁性層４４及び第２磁性層４６は、共
にＮｉ、Ｆｅ、Ｃｏやこれらの元素の少なくとも１種を
含む合金から形成される。そして、これら元素の組合わ
せあるいは組成を互いに異ならせることによって、第２
磁性層４６が第１磁性層４４よりも高い保磁力を有する
ように形成されている。これらの磁性層を形成する材料
としては、例えばＣｏ、ＮｉＦｅ、ＮｉＦｅＣｏ、Ｆｅ
Ｃｏ、ＣｏＦｅＢといった材料が用いられる。また、第
１磁性層４４あるいは第２磁性層４６を２層以上の多層
構成としても良い。例えば、第２磁性層４６として、厚
さ５ｎｍのＣｏ層と厚さ３０ｎｍのＦｅＭｎ層を積層し
た２層構成のものを用いても良い。

【００３３】第１の磁性層４４及び第２の磁性層４６
は、逆の順に形成しても良い。即ち、単結晶シリコン層
４３上に、第２磁性層４６、非磁性層４５及び第１磁性
層４４の順に形成することもできる。また、第１の磁性
層４４及び第２の磁性層４６の膜厚は好ましくは、それ
ぞれ２〜１００ｎｍの範囲に形成される。

【００３４】非磁性層４５の材料としては、Ｃｕ、Ａ
ｇ、Ａｕ、Ａｌ、Ｍｇ等の金属が好適に用いられ、特に
好ましくはＣｕが用いられる。非磁性層４５の膜厚は、
１〜１０ｎｍの範囲に形成されることが望ましい。成膜
方法にもよるが、１ｎｍ以下では膜が島状に成長するこ
とでピンホールが発生する恐れがある。このようなピン
ホールが発生すると、第１及び第２磁性層の相互作用に
より磁気抵抗が発現しない場合がある。一方、非磁性層
４５が１０ｎｍより厚い場合には、第１及び第２磁性層
間の間隔が電子の平均自由行程に対し広すぎて、スピン
依存性散乱が減少するため、磁気抵抗が小さくなる。

【００３５】前記電界効果型トランジスタ５１のドレイ
ン領域５０は、この磁気抵抗膜４７の一端に電気的に接
続されてる。そして、この電界効果型トランジスタ５１
は、磁気的抵抗膜４７に電流を流す際のスイッチング素
子の機能を果たす。この点から、一部に電界効果型トラ
ンジスタ５１が形成される単結晶シリコン層４３の膜厚
は非常に重要である。単結晶シリコン層４３の膜厚は、
５０〜５００ｎｍの範囲に形成されることが望ましい。

【００３６】単結晶シリコン層４３の膜厚が５０ｎｍよ
り薄いと、格子欠陥の発生によって結晶性が悪化し、こ
の上に形成される磁気抵抗膜の均一性に悪影響を及ぼ
し、メモリ特性が低下したり、電界効果型トランジスタ
を作製するためにイオン注入を行った場合に、このイオ
ン注入によるダメージが絶縁層４２にまでおよび、所望
の半導体特性が得られず、電界効果型トランジスタの動
作が不安定になる恐れが生じる。また、単結晶シリコン
層４３の膜厚が５００ｎｍより厚いと、消費電力が大き
くなり、スイッチング速度が低下したり、磁気抵抗膜以
外に流れるリーク電流が増えて、磁気抵抗が低くなり、
再生時に大きな信号強度が得られない恐れがある。更
に、単結晶シリコン層４３の膜厚が５００ｎｍより厚い
と、上記イオン注入によって注入されたイオンの濃度プ
ロファイルが生じ、この単結晶シリコン層４３の一部に
作製された電界効果型トランジスタ５１の動作特性にバ
ラツキが生じる場合がある。単結晶シリコン層４３の膜
厚は、より望ましくは５０〜２５０ｎｍの範囲、更に望
ましくは６０〜１２０ｎｍに形成される。

【００３７】上記磁気抵抗膜４７上には、絶縁層５４を
介してワード線（書き込み線）５５が形成されている。
ワード線５５は書き込み電流を流すために導電性の高い
材料で形成され、Ａｌ，Ｃｕ，Ａｕ等の金属膜から形成
されるのが望ましい。ワード線５５の膜厚は、流す電流
の大きさや線幅によって決定されるが、通常、１０〜１
０００ｎｍの範囲に形成されるのが望ましい。絶縁層５
４は、ＳｉＯ₂，ＳｉＮ，Ａｌ₂Ｏ₃等の無機材料や、ノ
ボラック樹脂等の有機材料から形成される。この絶縁層
５４の膜厚はワード線５５に加えられる電力に対して必
要な絶縁耐圧に応じて決定されるが、通常５〜１０００
ｎｍの範囲に形成される。

【００３８】図１では用いられていないが、単結晶シリ
コン層４３と磁気抵抗膜４７の間に、これらの層間の表
面自由エネルギーを調整し、より平坦性の高い界面構造
を実現する目的で、バッファ層を設けても良い。バッフ
ァ層の材料としては、Ｔａ，Ｃｕ，Ｃｒ等の各種金属
や、ＳｉＮ，ＳｉＯ₂，Ａｌ₂Ｏ₃等の絶縁体が用いられ
る。より好ましくはＴａあるいはＳｉＮが用いられる。
バッファ層の膜厚は２〜１０ｎｍの範囲に形成されるこ
とが望ましい。成膜方法にもよるが、２ｎｍよりも薄い
と、島状に成長することにより膜質が不均一になる恐れ
があり、１０ｎｍよりも厚いと生産性が低下する恐れが
ある。

【００３９】図６の実施態様において、ワード線５５の
下の部分の磁気抵抗膜４７が、１ビットの情報を記憶す
る最小単位であるメモリセルとなる。このメモリセルへ
の情報の書き込みは、図２３（ａ），（ｂ）で説明した
方法と同様に、ワード線５５に流す電流の方向によって
“０”あるいは“１”が選択的に書き込まれる。例え
ば、ワード線５５に紙面に垂直方向に奥側から手前側に
電流を流した時には“０”が、紙面に垂直方向に紙面手
前側から奥側に電流を流した時には“１”が書き込まれ
る。電流の流れる方向と“０”及び“１”との関係は反
対の関係でも構わない。

【００４０】電界効果型トランジスタ５１を情報書き込
みの際のスイッチングに用いることができる。電界効果
型トランジスタ５１のソース領域４８、ゲート電極５３
及び磁気抵抗膜４７の電界効果型トランジスタ５１に接
続された端部と反対側の端部には、それぞれ端子５６，
５７及び５８が電気的に接続されている。端子５６と端
子５８の間に電圧を印加し、端子５７に電圧を印加する
と、電界効果型トランジスタ５１がオン状態となり、磁
気抵抗膜４７に電流が流れる。このように磁気抵抗膜４
７に電流が流れている状態の時に、ワード線５５に書き
込み電流を流したときに、これらの電流による磁界が重
畳されて初めて情報が記録されるように、それぞれの電
流値を設定しても良い。この場合、電界効果型トランジ
スタ５１がオフ状態では、磁気抵抗膜４７には電流が流
れず、ワード線５５に電流が流れていても、情報は書き
込まれない。つまり、電界効果型トランジスタ５１をオ
ン／オフすることにより、情報の書き込みを制御でき
る。

【００４１】一方、図１に示すＧＭＲメモリ素子に書き
込まれた情報は、図２４（ａ），（ｂ）及び図２５
（ａ），（ｂ）で説明した方法と同様の方法で読み出す
ことができる。端子５６と端子５８の間に一定の電圧を
印加し、電界効果型トランジスタ５１をオン状態にする
と、磁気抵抗膜４７に読み出し電流が流れる。この状態
で、ワード線５５に時間的に方向が切り換わる交流再生
パルス電流を印加すると、磁気抵抗膜４７の抵抗値の変
化により、端子５６及び５８間に流れる電流が変化す
る。この電流変化、即ち電流が大きい状態から小さい状
態に変化するか、小さい状態から大きい状態に変化する
かによって、書き込まれた情報が“０”が“１”かを判
別することができる。

【００４２】図１に示すＧＭＲメモリ素子は、フォトリ
ソグラフィーに代表される周知の微細加工パターニング
方法を用いて作製することができる。また、第１及び第
２磁性層、非磁性層、絶縁層、ワード線等は、蒸着法、
スパッタリング法、分子ビームエピタキシー（ＭＢＥ）
法など周知の各種方法を用いて成膜することができる。

【００４３】図２〜図４は、上記のようなメモリセル
を、ＳＯＩ基板上に、Ｍ×Ｎ個（Ｍ及びＮはそれぞれ２
以上の整数）のマトリックス状に形成した本発明のＧＭ
Ｒメモリ素子の第２実施態様を示す図である。図２はＧ
ＭＲメモリ素子の平面図を示し、図３は図２におけるＡ
−Ａに沿った概略断面図、図４は図２におけるＢ−Ｂに
沿った概略断面図である。これらの図において、同一の
部材には同一の符号を付している。

【００４４】これらの図において、１１はシリコン基板
を示し、このシリコン基板１１上には、絶縁層１２を介
して単結晶シリコン層１３が形成されている。このシリ
コン基板１１、絶縁層１２及び単結晶シリコン層１３
が、所謂ＳＯＩ基板を構成している。本実施態様に用い
るＳＯＩ基板も、第１の実施態様で説明した周知の基板
作製方法を用いて作製される。単結晶シリコン層１３
は、Ｘ方向に延びるライン状にパターニングされ、Ｙ方
向に単結晶シリコン層１３のラインがＮ本、互いに平行
に形成されている。また、単結晶シリコン層１３は、Ｘ
方向にＭ個並んで配置された電界効果型トランジスタ４
−１〜４−Ｍを形成するためにも用いられている。上記
Ｎ本のライン及び電界効果型トランジスタ４−１〜４−
Ｍを形成した部分以外の単結晶シリコン層１３は、絶縁
層１２に達するまでエッチングすることによって除去さ
れている。

【００４５】基板上に残された単結晶シリコン層１３の
Ｎ本のラインの一方の端部にはそれぞれ電界効果型トラ
ンジスタ１−１〜１−Ｎが形成されている。おのおのの
電界効果型トランジスタ１−１〜１−Ｎは、ソース領域
２０、ゲート領域２１及びドレイン領域２２を有し、ゲ
ート領域２１上には、膜厚の薄いゲート絶縁層２３を介
してゲート電極３−１〜３−Ｎが形成されている。ま
た、ソース領域２０上のゲート絶縁層２３には、コンタ
クトホール２４が形成され、ソース領域２０にソース電
極２−１〜２−Ｎが電気的に接続されている。これらの
電界効果型トランジスタ１−１〜１−Ｎは、第１の実施
態様で説明したように、不純物拡散等の周知の半導体プ
ロセスを用いて作製される。

【００４６】一方、電界効果型トランジスタ４−１〜４
−Ｍは、ソース領域２７、ゲート領域２６及びドレイン
領域２５を有し、ゲート領域２６上には、膜厚の薄いゲ
ート絶縁層２８を介してゲート電極６−１〜６−Ｍが形
成されている。また、ソース領域２７上のゲート絶縁層
２８には、コンタクトホール２９が形成され、ソース領
域２７にソース電極５−１〜５−Ｍが電気的に接続され
ている。これらの電界効果型トランジスタ４−１〜４−
Ｍも、電界効果型トランジスタ１−１〜１−Ｎと同様
に、基板上に残された単結晶シリコン層１３を用いて、
不純物拡散等の周知の半導体プロセスによって作製され
る。

【００４７】上記Ｎ本のライン状の単結晶シリコン層１
３上には、それぞれバッファ層１４を介して磁気抵抗膜
８−１〜８−ＮがＸ方向に延びるＮ本のライン状に、Ｙ
方向に互いに平行に形成されている。おのおのの磁気抵
抗膜８−１〜８−Ｎは、それぞれ第１磁性層１５、非磁
性層１６及び第２磁性層１７から構成されている。これ
らの層は、第１の実施態様で説明したような材料で、同
様の膜厚に形成される。

【００４８】磁気抵抗膜８−１〜８−Ｎの電界効果型ト
ランジスタ１−１〜１−Ｎが設けられた側の端部には、
それぞれセンス線（読み出し線）７−１〜７−Ｎが形成
されている。これらのセンス線７−１〜７−Ｎは、電界
効果型トランジスタ１−１〜１−Ｎのドレイン領域２２
と磁気抵抗膜８−１〜８−Ｎとを良好に電気的に接続す
るためのもので、導電性の高い材料で形成され、Ａｌ，
Ｃｕ，Ａｕ等の金属膜から形成されるのが望ましい。ま
た、磁気抵抗膜８−１〜８−Ｎの他方の端部は、センス
線１０によって互いに電気的に接続された上で、アース
されている。このセンス線１０も、導電性の高いＡｌ，
Ｃｕ，Ａｕ等の金属膜から形成されるのが望ましい。

【００４９】上記磁気抵抗膜８−１〜８−Ｎ上には、絶
縁層１９が形成されている。この絶縁層１９は磁気抵抗
膜８−１〜８−Ｎ上を覆うだけでなく、これらの磁気抵
抗膜の間の領域の絶縁層１２上にも形成され、これらの
間を埋め込んで、上面が平坦になるように形成されてい
る。この絶縁層１９上には、Ｙ方向に延びるライン上の
ワード線（書き込み線）１８−１〜１８−Ｍが、Ｘ方向
に並んで互いに平行に形成されている。これらのワード
線１８−１〜１８−Ｍの一方の端部は、図４に示すよう
に、ゲート絶縁層２８に形成されたコンタクトホール３
０を通して、電界効果型トランジスタ４−１〜４−Ｍの
ドレイン領域２５にそれぞれ電気的に接続されている。
また、ワード線１８−１〜１８−Ｍの他方の端部は、互
いに電気的に接続された上で、アースされている。絶縁
層１９及びワード線１８−１〜１８−Ｍは、第１の実施
態様で説明した材料によって、同様の膜厚で形成され
る。

【００５０】これらのワード線１８−１〜１８−Ｍの下
にある磁気抵抗膜８−１〜８−Ｎの部分が、それぞれ１
ビットの情報を記憶するメモリセルと成る。即ち、図１
で見ると、ワード線１８−１〜１８−Ｍと磁気抵抗膜８
−１〜８−Ｎとの交点（オーバーラップした部分）にそ
れぞれメモリセル９−１−１，９−１−２，・・・，９
−Ｎ−Ｍが形成され、Ｍ×Ｎ個のメモリセルがマトリッ
クス状に配置される。本実施態様では、それぞれのメモ
リセルは区切られていないが、各磁性層には磁壁が形成
されるため、ワード線の下の部分のみがメモリとして機
能する。このため、本実施例によれば、ＧＭＲメモリ素
子を作製する場合のパターニングが簡略化でき、作製コ
ストを抑えることが可能である。

【００５１】図５は、図２〜図４に示すＧＭＲメモリ素
子を用いたメモリ装置を示す回路図である。図５におい
て、図２〜図４と同一の部材には同一の符号を付し、詳
細な説明は省略する。

【００５２】アドレスバス３１は、書き込み及び読み出
しを行うメモリセルを指定するためのもので、特定のメ
モリセルを示すアドレス信号がセンスデコーダ３３及び
ワードデコーダ３２に送られ、書き込み及び読み出しが
実行される。センスデコーダ３３は、電界効果型トラン
ジスタ１−１〜１−Ｎのオン／オフを切り換えて、磁気
抵抗膜に流す電流をコントロールすると共に、磁気抵抗
膜に流れる電流値を測定して、磁気抵抗膜の抵抗変化を
検出する機能を有している。一方、ワードデコーダ３２
は、電界効果型トランジスタ４−１〜４−Ｍのオン／オ
フを切り換えると共に、ワード線に流す電流を発生し、
この電流値を制御する機能を有する。

【００５３】メモリセルに対し情報を書き込む方法につ
いてセル９−２−２を例に説明する。

【００５４】まず、アドレスバス３１からセンスデコー
ダ３３、ワードデコーダ３２に対してセル９−２−２を
選択するアドレス信号が命令される。命令を受けたセン
スデコーダ３３は電界効果型トランジスタ１−２のゲー
トに対しＯＮ命令を出してセル９−２−２が形成された
磁気抵抗膜８−２を選択し、センス電流をこの磁気抵抗
膜に流す。

【００５５】一方、命令を受けたワードデコーダ３２は
ワード線１８−２に接続された電界効果型トランジスタ
４−２のゲートに対しＯＮ命令を出してワード線１８−
２を選択し、ワード電流をワード線１８−２に流す。こ
のときのワード電流は書き込み動作であるため読み出し
に用いられるワード電流よりも大きい電流が印加され
る。

【００５６】かくして磁気抵抗膜８−２のワード線４−
２の直下に位置するセル９−２−２に対してそれぞれの
線に印加された電流が発生する磁界が重畳された合成磁
界が加えられる。

【００５７】発生した合成磁界は読み出し層の磁化方向
だけでなく情報を貯える書き込み層の磁化方向も反転す
るだけの大きさを持つ。

【００５８】したがって、その際のワード線電流の向き
により“０”，“１”が記録される。同様な手順を全て
のセルに対して行うことにより全メモリ領域に情報が高
速非破壊に書き込まれる。

【００５９】メモリセルに対し情報を読み出す方法につ
いてセル９−２−２を例に説明する。

【００６０】まず、アドレスバス３１からセンスデコー
ダ３３、ワードデコーダ３２に対してセル９−２−２を
選択するようアドレス信号が命令される。命令を受けた
センスデコーダ３３は、磁気抵抗膜８−２に接続された
電界効果型トランジスタ１−２のゲートに対しＯＮ命令
を出して磁気抵抗膜８−２を選択し、センス電流を磁気
抵抗膜８−２に流す。一方、命令を受けたワードデコー
ダ３２はワード線１８−２に接続された電界効果型トラ
ンジスタ４−２のゲートに対しＯＮ命令を出してワード
線１８−２を選択し、ワード電流をワード線１８−２に
印加する。

【００６１】このときのワード電流は読み出し動作であ
るため書き込みに用いられるワード電流よりも小さい電
流が印加される。

【００６２】かくして磁気抵抗膜８−２のワード線４−
２の直下に位置するセル９−２−２に対してそれぞれの
線に印加された電流が発生する磁界が重畳された合成磁
界が加えられる。

【００６３】発生した合成磁界は情報を貯える書き込み
層の磁化方向は固定したままだが、読み出し層の磁化は
反転するだけの大きさを持つため、“０”，“１”いず
れか記録されている情報によりセンスデコーダでセンス
電流の向きを２方向に振ることにより抵抗変化を検出し
て情報を読み出すことができる。

【００６４】同様な手順を全てのセルに対して行うこと
により全メモリ領域の情報が高速非破壊に読み出され
る。

【００６５】本実施態様においても、情報の書き込み及
び読み出しの原理は、図２３〜図２５及び第１の実施態
様で説明した原理と同様である。

【００６６】図５において、一点鎖線で囲った部分が、
図２〜図４に示すＧＭＲメモリ素子に相当する。本実施
態様では、アドレスバス３１、センスデコーダ３３及び
ワードデコーダ３２は、ＧＭＲメモリ素子とは別に作製
され、ＧＭＲメモリ素子に接続する例を示したが、これ
らの回路をＳＯＩ基板上の単結晶シリコン層を用いて形
成し、これらの回路をＧＭＲメモリ素子と同一の基板上
にもノリシックに形成することもできる。

【００６７】以下により具体的な実施例を示す。

【００６８】〔実施例１〕図２〜図４に示す構成のＧＭ
Ｒメモリ素子を作製した。磁気抵抗膜およびワード線の
数はそれぞれ８本とし、セルサイズが２μｍ角のメモリ
セルが８×８のマトリックス状に配置された６４ビット
のＧＭＲメモリ素子とした。ＳＯＩ基板としては、先に
引用した米国特許第５３７１０３７号に記載された方法
で作製された８インチサイズの基板を用いた。

【００６９】Ｓｉ層の厚さは３０ｎｍ、５０〜６００ｎ
ｍまで５０ｎｍ刻みに、７００〜１０００ｎｍまで１０
０ｎｍ刻みに用意した。結晶方位は（１００）で、軽く
ドープしたｎ形Ｓｉとなっている。ＳｉＯ₂の厚さは１
μｍである。

【００７０】この基板に対しフォトリソグラフィーによ
るパターニングを施して成膜やミリングをする領域をレ
ジストマスクで定義した。また、不純物元素の混入を防
ぐため、磁気抵抗膜以外の半導体プロセスを先に行い保
護膜でカバーした。

【００７１】磁気抵抗膜の成膜にスパッタ装置を用い
て、到達圧力５×１０^-5Ｐａ以下でバッファ層であるＳ
ｉＮ、第１磁性層であるＮｉ₈₀Ｆｅ₂₀、非磁性層である
Ｃｕ、第２磁性層であるＣｏ、絶縁膜であるＳｉＮ、セ
ンス線であるＡｌ、ワード線であるＡｌを成膜した。

【００７２】膜厚はそれぞれ、バッファ層であるＳｉＮ
が５ｎｍ、第１磁性層であるＮｉ₈₀Ｆｅ₂₀が１０ｎｍ、
非磁性層であるＣｕが５ｎｍ、第２磁性層であるＣｏが
１０ｎｍ、絶縁膜であるＳｉＮが３０ｎｍ、センス線で
あるＡｌが３０ｎｍ、ワード線であるＡｌが５０ｎｍで
ある。ここで、第１磁性層は軟磁性材料であり読み出し
（再生）層として、第２磁性層は硬磁性材料であり書き
込み（メモリ）層として機能する。

【００７３】成膜時には、基板表面方向に同じ磁気異方
性を持つよう永久磁石を配置してある。永久磁石の発生
する磁界強度は、測定中心で２０Ｏｅとした。素子の加
工にはイオンミリングとリフトオフを併用して実際の素
子パターンを形成した。

【００７４】上記のプロセスを経て作製した６４ビット
のメモリ素子に対しアクセス信号を出して素子特性を評
価した。消費電力、アクセススピード、アクセス動作或
いはメモリとしての安定性というパラメータを勘案し総
合的に下した判断の結果を表１に示す。Ｓｉ層の厚さが
５０〜５００ｎｍの範囲で良好な特性が得られた。

【００７５】中でも５０〜２５０ｎｍの範囲で最良の結
果が得られた。上記の結果を受け、より詳細に検討する
ためにＳｉ層が５０ｎｍから２５０ｎｍまで１０ｎｍ刻
みのＳＯＩ基板を用意して同様な検討をしたところ、さ
らに望ましくは６０〜１２０ｎｍの範囲がよいことがわ
かった。３０ｎｍや５５０ｎｍより厚いものでは特性が
悪く、消費電力が低下せずスイッチングが高速化しなか
ったり、スイッチングトランジスタの動作が不安定にな
った。

【００７６】

【表１】

【００７７】図６及び図７は、ＳＯＩ基板上にメモリセ
ルをＭ×Ｎ個のマトリックス状に形成した本発明のＧＭ
Ｒメモリ素子の第３の実施態様を示す図である。図６は
ＧＭＲメモリ素子の平面図を示し、図７は図６における
Ｃ−Ｃに沿った概略断面図である。Ｙ方向に沿った概略
断面図は、図４と同様であるため省略した。図６及び図
７において、図２〜図４と同一の部材には同一の符号を
付し、詳細な説明は省略する。

【００７８】本実施態様は、メモリセルを構成するワー
ド線の下の部分を除いて磁気抵抗膜を除去し、残った磁
気抵抗膜をセンス線（読み出し線）４０−１−１，４０
−２−１，・・・４０−Ｍ−Ｎで接続した点でのみ第２
の実施態様と相違する。本実施態様によれば、これらの
センス線の導電率を調整することにより、電界効果型ト
ランジスタのドレイン領域に繋がる合成抵抗の大きさを
調整するものである。本実施態様も、第２の実施態様と
同様の材料、同様の方法で作製することができ、書き込
み及び読み出しも同様の方法で行われる。

【００７９】〔実施例２〕図６及び図７に示す構成のＧ
ＭＲメモリ素子を作製した。磁気抵抗膜およびワード線
の数はそれぞれ８本とし、セルサイズが２μｍ角のメモ
リセルが８×８のマトリックス状に配置された６４ビッ
トのＧＭＲメモリ素子とした。ＳＯＩ基板としては、先
に引用した米国特許５３７１０３７号に記載された方法
で作製された８インチサイズの基板を用いた。

【００８０】磁気抵抗膜等の構成は、実施例１と同様の
材料を用い、同様の方法で作製した。センス線として
は、Ａｌ膜を用いた。

【００８１】このように作製した６４ビットのメモリ素
子に対し、アクセス信号を入力して素子特性を評価し
た。消費電力、アクセススピード、アクセス動作及びメ
モリとしての安定性に関しては、実施例１と全く同様の
結果が得られた。

【００８２】単結晶シリコン層の厚さに関しては、５０
〜５００ｎｍ範囲で良好な結果が得られた。中でも５０
〜２５０ｎｍの範囲で最良の結果が得られた。３０ｎｍ
や５５０ｎｍより厚いものでは特性が悪く、消費電力を
低く抑えることができず、スイッチング速度が低かった
り、電界効果型トランジスタの動作が不安定になった。

【００８３】図８及び図９は、ＳＯＩ基板上にメモリセ
ルをＭ×Ｎ個のマトリックス状に形成した本発明のＧＭ
Ｒメモリ素子の第４の実施態様を示す図である。図８は
ＧＭＲメモリ素子の平面図を示し、図９は図８における
Ｄ−Ｄに沿った概略断面図である。Ｙ方向に沿った概略
断面図は、図４と同様であるため省略した。図８及び図
９において、図６及び図７と同一の部材には同一の符号
を付し、詳細な説明は省略する。

【００８４】本実施態様は、ワード線によって発生する
磁界をメモリセルの部分に集中させるための磁界集中層
３５及び３６を、各メモリセルの両側にそれぞれ配置し
た点でのみ第３の実施態様と相違する。

【００８５】ワード線に流す電流はセンス線と比べ大き
いため、発生する磁界が大きく合成磁界の主成分となっ
ている。ワード線によって発生する磁界は反磁界により
拡散する。セルを高集積化した場合にはメモリセル同士
の間隔が狭くなるため隣接セルのワード線によって発生
する磁界による影響が無視できなくなる。こうした影響
を抑えるためにはワード線での磁界をなるべく該当セル
に集中する必要がある。

【００８６】強磁性層／非磁性層／強磁性層という構成
からなるメモリセルに対してそれを取り囲むように周囲
に透磁率の高い材料による磁界集中層を設けることによ
り、磁界集中層の中を発生磁界と反磁界が通過するため
該当セルへの集中化が達成される。

【００８７】〔実施例３〕図８及び図９に示す構成のＧ
ＭＲメモリ素子を作製した。磁気抵抗膜およびワード線
の数はそれぞれ８本とし、セルサイズが２μｍ角のメモ
リセルが８×８のマトリックス状に配置された６４ビッ
トのＧＭＲメモリ素子とした。ＳＯＩ基板としては、先
に引用した米国特許５３７１０３７号に記載された方法
で作製された８インチサイズの基板を用いた。

【００８８】磁気抵抗膜等の構成は、実施例１と同様の
材料を用い、同様の方法で作製した。磁界集中層３５及
び３６としては、面積が４μｍ²のメモリセルの両側
に、２μｍ離して、幅１０ｎｍ，高さ５０ｎｍのＦｅＮ
膜を形成した。

【００８９】このように作製した６４ビットのメモリ素
子に対し、アクセス信号を入力して素子特性を評価し
た。消費電力、アクセススピード、アクセス動作及びメ
モリとしての安定性を勘案し、総合的に判断した結果を
表２に示す。

【００９０】単結晶シリコン層の厚さに関しては、５０
〜５００ｎｍ範囲で良好な結果が得られた。中でも、５
０〜２５０ｎｍの範囲で最良の結果が得られた。３０ｎ
ｍや５５０ｎｍより厚いものでは特性が悪く、消費電力
を低く抑えることができず、スイッチング速度が低かっ
たり、電界効果型トランジスタの動作が不安定になっ
た。

【００９１】

【表２】

【００９２】以上説明した実施態様はいずれも、磁気抵
抗膜の上に絶縁層を介してワード線を設けるものであっ
たが、本発明のＧＭＲメモリ素子では、磁気抵抗膜の下
にワード線を設けることもできる。この例を以下に示
す。

【００９３】図１０及び図１１は、図２〜図４で説明し
た第２の実施態様に対して、ワード線を磁気抵抗膜の下
部に設けた、本発明のＧＭＲメモリ素子の第５の実施態
様を示す図である。ここで、図１０は図３に対応するＸ
方向に沿った概略断面図であり、図１１は図４に対応す
るＹ方向に沿った概略断面図である。図１０及び図１１
において、図２〜図４と同一の部材には、同一の符号を
付し、詳細な説明は省略する。

【００９４】本実施態様においては、図３のワード線１
８−１〜１８−Ｍに代えて、磁気抵抗膜８−１の下部
に、単結晶シリコン層１３に埋め込まれるように、ワー
ド線５９−１〜５９−Ｍが設けられている。このため、
本実施態様では、図３及び図４に示される絶縁層１９は
設けられていない。ワード線５９−１の端部は、ゲート
絶縁層２８に形成されたコンタクトホール３０を通し
て、電界効果型トランジスタ４−１のドレイン領域２５
に電気的に接続されている。

【００９５】本実施態様においても、ワード線５９−１
〜５９−Ｍは、導電性の高いＡｌ，Ｃｕ，Ａｕ等の金属
膜から形成されるのが望ましい。本実施態様において
は、ワード線と磁気抵抗膜を絶縁するため、バッファ層
１４は絶縁性の材料から形成される必要がある。図１０
及び図１１では、ワード線５９−１〜５９−Ｍは単結晶
シリコン層１３に埋め込まれるように形成されている
が、単結晶シリコン層１３の表面に保護膜を形成し、こ
の上にワード線を形成するようにしても良い。本実施態
様も、これまで説明したいずれの実施態様とも同様の材
料、同様の方法で作製することができ、書き込み及び読
み出しも同様の方法で行われる。

【００９６】以下、本実施態様の具体的な構成例を示
す。

【００９７】〔実施例４〕磁気抵抗膜およびワード線の
数はそれぞれ８本とし、セルサイズが２μｍ角のメモリ
セルが８×８のマトリックス状に配置された６４ビット
のＧＭＲメモリ素子とした。ＳＯＩ基板としては、先に
引用した米国特許第５３７１０３７号に記載された方法
で作製された８インチサイズの基板を用いた。単結晶シ
リコン層の結晶方位は（１００）で、軽くドープしたｎ
形シリコンとなっている。ＳｉＯ₂から成る絶縁層の厚
さは、１μｍである。

【００９８】この基板に対しフォトリソグラフィーによ
るパターニングを施した成膜やミリングをする領域をレ
ジストマスクで定義した。また、不純物元素の混入を防
ぐため、磁気抵抗膜以外の半導体プロセスを先に行い保
護膜でカバーした。さらに単結晶シリコン層の上にワー
ド線を形成した。ワード線であるＡｌの膜厚は５０ｎｍ
である。

【００９９】磁気抵抗膜の成膜にはスパッタ装置を用い
て、到達圧力５×１０^-5Ｐａ以下でバッファ層であるＳ
ｉＮ、第１磁性層であるＮｉ₈₀Ｆｅ₂₀、非磁性層である
Ｃｕ、第２磁性層であるＣｏ、絶縁膜であるＳｉＮ、セ
ンス線であるＡｌを成膜した。膜厚はそれぞれ、バッフ
ァ層であるＳｉＮが５ｎｍ、第１磁性層であるＮｉ₈₀Ｆ
ｅ₂₀が１０ｎｍ、非磁性層であるＣｕが５ｎｍ、第２磁
性層であるＣｏが１０ｎｍ、絶縁膜であるＳｉＮが３０
ｎｍである。ここで、第１磁性層は軟磁性材料であり読
み出し（再生）層として、また第２磁性層は硬磁性材料
であり書き込み（メモリ）層として機能する。成膜時に
は、基板表面方向に同じ磁気異方性を持つよう永久磁石
を配置してある。永久磁石の発生する磁界強度は、測定
中心で２００Ｏｅとした。

【０１００】素子の加工にはイオンミリングとリフトオ
フを併用して実際の素子パターンを形成した。

【０１０１】上記のプロセスを経て作製した６４ビット
のメモリ素子に対しアクセス信号を出して素子特性を評
価した。消費電力、アクセススピード、アクセス動作あ
るいはメモリとしての安定性というパラメータを勘案し
総合的に評価したところ良好な特性を得ることができ
た。

【０１０２】図１２は、図６及び図７で説明した第３の
実施態様に対して、ワード線を磁気抵抗膜の下部に設け
た、本発明のＧＭＲメモリ素子の第６の実施態様を示す
図である。ここで、図１２は図７に対応するＸ方向に沿
った概略断面図である。図１２において、図７と同一の
部材には、同一の符号を付し、詳細な説明は省略する。

【０１０３】本実施態様においては、図７のワード線１
８−１〜１８−Ｍに代えて、磁気抵抗膜の下部に、単結
晶シリコン層１３に埋め込まれるように、ワード線５９
−１〜５９−Ｍが設けられている。このため、本実施態
様では、図７に示される絶縁層１９は設けられていな
い。

【０１０４】本実施態様においても、ワード線５９−１
〜５９−Ｍは、導電性の高いＡｌ，Ｃｕ，Ａｕ等の金属
膜から形成されるのが望ましい。本実施態様において
は、ワード線と磁気抵抗膜を絶縁するため、バッファ層
１４は絶縁性の材料から形成される必要がある。図１２
では、ワード線５９−１〜５９−Ｍは単結晶シリコン層
１３に埋め込まれるように形成されているが、単結晶シ
リコン層１３の表面に保護膜を形成し、この上にワード
線を形成するようにしても良い。本実施態様も、これま
で説明したいずれの実施態様とも同様の材料、同様の方
法で作製することができ、書き込み及び読み出しも同様
の方法で行われる。

【０１０５】ここまで説明してきた実施態様において
は、磁気抵抗膜の膜面に平行に電流を流す、所謂ＣＩＰ
（ＣｕｒｒｅｎｔＩｎＰｌａｎｅ）型のものであっ
たが、ＧＭＲメモリ素子としては、膜面に垂直に電流を
流す所謂ＣＰＰ（ＣｕｒｒｅｎｔＰｅｒｐｅｎｄｉｃ
ｕｌａｒｔｏｔｈｅＰｌａｎｅ）型のものも知ら
れている。これを以下に説明する。

【０１０６】ＧＭＲの構成を材料とメカニズムの観点か
ら分類すると、金属非磁性層を用いたスピン散乱型、一
方の強磁性層の磁化方向を反強磁性層で固定したスピン
バルブ型、絶縁体非磁性層を用いたスピントンネル型、
非磁性層中に磁性材料の微粒子を分散したグラニュラー
型、ペロプスカイト酸化膜を用いたＣＭＲ（Ｃｏｌｏｓ
ｓａｌＭａｇｎｅｔｏＲｅｓｉｓｔａｎｃｅ）型等
がある。

【０１０７】スピン散乱型では非磁性層をＣｕ等の金属
として２つの磁性層間のスピン依存散乱によりＧＭＲが
発現する。すなわち磁性層の磁化の向きが平行な場合に
は、磁化と反対方向のスピンを持つ電子は散乱されるが
磁化と同じ向きのスピンを持つ電子は散乱されず、全体
として抵抗が低くなる。

【０１０８】逆に、磁性層の磁化の向きが反平行な場合
には、磁化と同方向なスピンを持つ電子、反対方向のス
ピンを持つ電子のいずれも散乱されるため全体として抵
抗が高くなる。ＭＲ比は、室温で５〜１０％程度得ら
れ、電流と磁化の方向で決まる異方性磁気抵抗効果より
大きいが、スピントンネル型よりは小さい。

【０１０９】スピンバルブ型は、原理的にはスピン散乱
と同じだが、一方の強磁性層に反強磁性層を組み合わせ
ることで、磁化方向をピン止めしている点が異なる。

【０１１０】もう一方の磁性層の磁化方向は自由に回転
できる。磁化曲線を取ると磁化方向により非対称な形状
となり、ゼロ磁界付近で低抵抗から高抵抗へと線形に変
化するため、微小磁気をセンシングする磁気センサーに
適した構造となっている。現在ではハードディスクの読
み取りセンサとして実用化されている。

【０１１１】スピントンネル型では、非磁性層を絶縁体
として絶縁体を電子がトンネリングして２つの磁性層間
を移動し、スピン電子の状態密度の差に依存する形でＧ
ＭＲが発現する。すなわち磁性層の磁化の向きが平行な
場合には、アップスピンを持つ電子はもう一方の強磁性
層の空いたアップスピンの状態に、ダウンスピンを持つ
電子はもう一方の強磁性層の空いたダウンスピンの状態
にトンネルできるためスピン電子の状態密度の差が小さ
くなり抵抗が低くなる。

【０１１２】逆に磁性層の磁化の向きが反平行な場合に
は、アップスピンを持つ電子、ダウンスピンを持つ電子
のいずれもトンネルできないためスピン電子の状態密度
の差が大きくなり抵抗が高くなる。ＭＲ比は室温で１０
〜３０％程度が得られ、スピン散乱型より大きい。ただ
し、絶縁体を挟んだ構造のため素子抵抗はスピン散乱型
より大きい。スピントンネル現象を利用しながら反強磁
性膜を使いスピンバルブ型として磁気抵抗膜の研究が次
世代のハードディスク読み取りセンサ用として盛んに研
究されている。

【０１１３】グラニュラー型には、非磁性層として金属
を用いたスピン散乱タイプと、絶縁体を用いたスピント
ンネルタイプが存在する。先述したスピン散乱型やスピ
ントンネル型では、各層ごとに役割分担を明確化してい
るのに対し、グラニュラー型では、マトリクス中に分散
した個々の微細磁性粒子のスピンに依存する形でＧＭＲ
を発現する点が大きな相違である。Ｃｏ／ＡｌＯｘ系の
スピントンネルタイプにおいても、８％程度のＭＲが室
温で得られている。

【０１１４】ＧＭＲ型ではペロブスカイト構造のＭｎ酸
化物をスピン分極率のより高いペロブスカイトＭｎ酸化
物で挟み込んだトンネル接合とするタイプやペロブスカ
イト註の層状構造をトンネル接合として利用するタイプ
が存在する。ＣＭＲ型のスピン分極率は非常に高いため
極低温では４００％ものＭＲが得られる。

【０１１５】ＧＭＲメモリ素子において、電流の流す方
向には、前述のように、ＣＩＰ型とＣＰＰ型がある。先
に説明した第１〜第５の実施態様は全てＣＩＰ型であ
る。

【０１１６】ＣＩＰではスピン散乱型の磁気抵抗膜を用
いる。この場合１セルの抵抗はシート抵抗で１０Ω程
度、センス線のシート抵抗は０．５Ωとなる。また、磁
気抵抗変化率は５〜１０％程度とスピントンネル型と比
較して小さい。

【０１１７】ＣＩＰ構造で多数のセルをセンス線に直列
接続して、その両端で信号検出する場合、繋っている多
数セルの抵抗値を合算した合成抵抗に対して１つのセル
分の抵抗変化を信号とするためＳＮが悪くなる。

【０１１８】これに対し、ＣＰＰでは、スピントンネル
型の磁気抵抗膜を用いるのがよく、この場合１セルの抵
抗は数ｋΩから数十ｋΩ程度とセンス線に比べて抵抗値
が大きい。また、磁気抵抗変化率も１０〜３０％程度と
スピン散乱型と比較して大きい。

【０１１９】すなわち磁気抵抗膜をセンス線に接続して
も十分大きな抵抗変化が得られ、よって大きなＳＮが得
られる。ＣＰＰ構造では、センス線の交差点にセルを配
置するためセルを多数配置する場合、各々のセルは並列
に接続される。

【０１２０】このため特定のセルの抵抗を検出する場
合、そのセルに交差するセンス線に電流を流せば他のセ
ルの影響をあまり受けずに検出できるため、ＣＩＰと比
べＳＮは悪化しない。

【０１２１】したがって、ＣＰＰ構造の方が１列のセン
ス線に接続可能なセル数が多く大規模なマトリクスを容
易に形成することができる。

【０１２２】つまり、メモリ素子として多数のメモリセ
ルを並べて駆動することを考えた場合にはＣＰＰ構造の
方が有利である。

【０１２３】以下に、磁気抵抗膜の膜面に垂直に電流を
流すＣＰＰ型の実施態様を説明する。

【０１２４】図１３は、本発明のＧＭＲメモリ素子の第
７の実施態様を示す概略断面図である。この第７の実施
態様は、１ビットの情報を記憶する１つのメモリセル
と、このメモリセルのスイッチングを行う１つのスイッ
チング素子とを有する、最もシンプルな構成を示すもの
である。

【０１２５】図１３において、６０はシリコン基板、６
１はシリコン基板６０上に形成されたＳｉＯ₂から成る
絶縁層をそれぞれ示す。絶縁層６１上には単結晶シリコ
ン層が形成されている。これらシリコン基板６０、絶縁
層６１及び単結晶シリコン層が、所謂ＳＯＩ基板を構成
する。絶縁層６１の膜厚は作製しようとするメモリ素子
の構成によって適宜選択されるが、十分な絶縁性を得る
ため、１００ｎｍ〜１μｍの厚さに形成することが望ま
しい。

【０１２６】このようなＳＯＩ基板は、先に説明した米
国特許第５３７１０３７号に記載された方法、あるいは
米国特許第５３７４５６４号に記載されている方法など
によって作製される。

【０１２７】単結晶シリコン層は、一部を除いて絶縁層
６１上からエッチング法などによって除去される。残っ
た単結晶シリコン層には、ソース領域７０、ゲート領域
７１及びドレイン領域７２が形成されている。そして、
ゲート領域７１の上には、ゲート絶縁層７４を挟んでゲ
ート電極７５が設けられ、これらによって電界効果型ト
ランジスタ（ＦＥＴ）７３が構成されている。この電界
効果型トランジスタ７３は、周知の半導体プロセスを用
いて作製される。例えば、ソース領域７０、ゲート領域
７１及びドレイン領域７２は、単結晶シリコン層の一部
に不純物を拡散させる等の方法で形成することができ
る。

【０１２８】単結晶シリコン層が除去された絶縁層６１
上には、下部センス（読み出し）線６２が形成されてい
る。そして、この下部センス線６２上には、磁気抵抗膜
６６が形成されている。この磁気抵抗膜６６は、下部セ
ンス線６２上に、第１磁性層６３、非磁性層６４及び第
２磁性層６５を順に積層することによって形成される。
第２磁性層６５は、第１磁性層６３よりも室温において
高い保磁力を有している。つまり、第２磁性層６５は、
図１で説明したメモリ層（書き込み層）の機能を果た
し、第１磁性層６３は再生層（読み出し層）の機能を果
たす。

【０１２９】第１磁性層６３及び第２磁性層６５は、共
にＮｉ、Ｆｅ、Ｃｏやこれらの元素の少なくとも１種を
含む合金から形成される。そして、これら元素の組合わ
せあるいは組成を互いに異ならせることによって、第２
磁性層６５が第１磁性層６３よりも高い保磁力を有する
ように形成されている。これらの磁性層を形成する材料
としては、例えばＣｏ、ＮｉＦｅ、ＮｉＦｅＣｏ、Ｆｅ
Ｃｏ、ＣｏＦｅＢといった材料が用いられる。また、第
１磁性層６３あるいは第２磁性層６５を２層以上の多層
構成としても良い。例えば、第２磁性層６５として、厚
さ５ｎｍのＣｏ層と厚さ３０ｎｍのＦｅＭｎ層を積層し
た２層構成のものを用いても良い。

【０１３０】非磁性層６４の材料としては、絶縁体が用
いられる。非磁性層が絶縁体の場合には、絶縁体を電子
がトンネリングして２つの磁性層間を移動し、スピン電
子の状態密度の差に依存する形でＧＭＲが発現する。

【０１３１】すなわち、磁性層の磁化の向きが平行な場
合には、アップスピンを持つ電子は、もう一方の強磁性
層の空いたアップスピンの状態に、ダウンスピンを持つ
電子はもう一方の強磁性層の空いたダウンスピンの状態
にトンネルできるためスピン電子の状態密度の差が小さ
くなり抵抗が低くなる。

【０１３２】逆に、磁性層の磁化の向きが反平行な場合
には、アップスピンを持つ電子、ダウンスピンを持つ電
子のいずれもトンネルできないためスピン電子の状態密
度の差が大きくなり抵抗が高くなる。

【０１３３】絶縁体としては、Ａｌ，Ｓｉ，Ｃｕ，Ｍｇ
等の酸化物や窒化物が用いられるが、フェルミ準位が他
の磁性層に近いＡｌ酸化物がより好適に用いられる。非
磁性層の膜厚は０．５〜５ｎｍである。

【０１３４】０．５ｎｍ以下では、成膜方法にもよるが
島状成長によるピンホール発生のおそれがあり、両磁性
層の相互作用により磁性抵抗が発現しない場合がある。

【０１３５】５ｎｍより厚い場合には、両磁性層間の間
隙が電子の平均自由行程に対し広すぎてトンネリング確
率が減るため磁気抵抗が小さくなる。

【０１３６】第１磁性層６３／非磁性層６４／第２磁性
層６５からなる磁気抵抗膜６６は、メモリセルとして機
能するが、その接合面積の大きさは用いるプロセスや使
用用途に応じて適宜決定される。磁気抵抗膜の面積で規
格化した抵抗率は、１０^-5Ωｃｍ²程度なので、メモリ
セルを駆動するトランジスタのオン抵抗の値（数ｋΩ）
に対し適合する１μｍ²以下が好適である。

【０１３７】前記電界効果型トランジスタ７３のドレイ
ン領域７２は、前記下部センス線６２の一端に電気的に
接続されている。下部センス線６２は、導電性の高い材
料で形成され、Ａｌ，Ｃｕ，Ａｕ等の金属膜から形成さ
れることが望ましい。ここで、下部センス線６２の膜厚
は非常に重要である。この下部センス層６２の膜厚を１
〜５０ｎｍの範囲とすることで信号のＳＮが大きく消費
電力より小さいメモリ特性が得られる。

【０１３８】１ｎｍよりも薄い場合には、電気抵抗が大
きくなり回路全体でのＳＮが悪くなる。５０ｎｍより厚
い場合には、ＭＲが低下してＳＮが悪くなる。下部セン
ス層の膜厚を変えて実施を繰り返した結果、より好適な
厚さは５〜２０ｎｍの範囲であることがわかった。

【０１３９】より詳細に検討するために下部センス層６
２が５〜２０ｎｍまでの１ｎｍ刻みのサンプルを用意し
て調査したところ、さらに望ましい範囲は６〜９ｎｍで
あることがわかった。これは、２ｎｍ程度の島状成長し
なくなる膜厚限界において最良のメモリ特性が得られる
と予想していたのに対し意外な結果であった。

【０１４０】上記磁気抵抗膜６６上には、紙面に垂直方
向に延びる上部センス線６７が形成されている。更に、
上部センス線６７上には、絶縁層６８を介してワード線
（書き込み線）６９が形成されている。上部センス線６
７及びワード線６９は読み出し／書き込み電流を流すた
めに、それぞれ導電性の高い材料で形成され、Ａｌ，Ｃ
ｕ，Ａｕ等の金属膜から形成されるのが望ましい。上部
センス線６７及びワード線６９の膜厚は、流す電流の大
きさや線幅によって決定されるが、通常、１００〜１０
００ｎｍの範囲に形成されるのが望ましい。絶縁層６８
は、ＳｉＯ₂，ＳｉＮ，Ａｌ₂Ｏ₃等の無機材料や、ノボ
ラック樹脂等の有機材料から形成される。この絶縁層６
８の膜厚は上部センス線６７或はワード線６９に加えら
れる電力に対して必要な絶縁耐圧に応じて決定される
が、通常５〜１０００ｎｍの範囲に形成される。

【０１４１】図１３では用いられていないが、下部セン
ス線６２と磁気抵抗膜６６の間に、これらの層間の表面
自由エネルギーを調整し、より平坦性の高い界面構造を
実現する目的で、バッファ層を設けても良い。バッファ
層の材料としては、Ｔａ，Ｃｕ，Ｃｒ等の各種金属や、
ＳｉＮ，ＳｉＯ₂，Ａｌ₂Ｏ₃等の絶縁体が用いられる。
より好ましくはＴａあるいはＳｉＮが用いられる。バッ
ファ層の膜厚は２〜１０ｎｍの範囲に形成されることが
望ましい。成膜方法にもよるが、２ｎｍよりも薄いと、
島状に成長することにより膜質が不均一になる恐れがあ
り、１０ｎｍよりも厚いと生産性が低下する恐れがあ
る。

【０１４２】図１３の実施態様において、上部センス線
６７及びワード線６９の下の部分の磁気抵抗膜６６が、
１ビットの情報を記憶する最小単位であるメモリセルと
なる。このメモリセルへの情報の書き込みは、図２３
（ａ），（ｂ）で説明した方法と同様に、ワード線６９
に流す電流の方向によって“０”あるいは“１”が選択
的に書き込まれる。例えば、ワード線６９に紙面に垂直
方向に奥側から手前側に電流を流した時には“０”が、
紙面に垂直方向に紙面手前側から奥側に電流を流した時
には“１”が書き込まれる。電流の流れる方向と“０”
及び“１”との関係は反対の関係でも構わない。

【０１４３】電界効果型トランジスタ７３を情報書き込
みの際のスイッチングに用いることができる。電界効果
型トランジスタ７３のソース領域７０、ゲート電極７５
及び上部センス線６７には、それぞれ端子７６，７７及
び７８が電気的に接続されている。端子７６と端子７８
の間に電圧を印加し、端子７７に電圧を印加すると、電
界効果型トランジスタ７３がオン状態となり、磁気抵抗
膜６６に電流が流れる。このように磁気抵抗膜６６に電
流が流れている状態の時に、ワード線６９に書き込み電
流を流したときに、これらの電流による磁界が重畳され
て初めて情報が記録されるように、それぞれの電流値を
設定しても良い。この場合、電界効果型トランジスタ７
３がオフ状態では、磁気抵抗膜６６には電流が流れず、
ワード線６９に電流が流れていても、情報は書き込まれ
ない。つまり、電界効果型トランジスタ７３をオン／オ
フすることにより、情報の書き込みを制御できる。

【０１４４】一方、図１３に示すＧＭＲメモリ素子に書
き込まれた情報は、図２４及び図２５で説明した方法と
同様の方法で読み出すことができる。端子７６と端子７
８の間に一定の電圧を印加し、電界効果型トランジスタ
７３をオン状態にすると、磁気抵抗膜６６に読み出し電
流が流れる。この状態で、ワード線６９に時間的に方向
が切り換わる交流再生パルス電流を印加すると、磁気抵
抗膜６６の抵抗値の変化により、端子７６及び７８間に
流れる電流が変化する。この電流変化、即ち電流が大き
い状態から小さい状態に変化するか、小さい状態から大
きい状態に変化するかによって、書き込まれた情報が
“０”か“１”かを判別することができる。

【０１４５】図１３に示すＧＭＲメモリ素子は、フォト
リソグラフィーに代表される周知の微細加工パターニン
グ方法を用いて作製することができる。また、下部セン
ス線、第１及び第２磁性層、非磁性層、上部センス線、
絶縁層、ワード線等は、蒸着法、スパッタリング法、分
子ビームエピタキシー（ＭＢＥ）法など周知の各種方法
を用いて成膜することができる。

【０１４６】図１３においては、磁気抵抗膜６６の内、
第１磁性層６３が下部センス線６２上の全領域にわたっ
て形成されている例を示した。しかしながら、メモリセ
ルとして機能するのは、下部センス線６２と上部センス
線６７の交点（オーバーラップする部分）だけなので、
この部分を残して、磁気抵抗膜を除去しても良い。この
例を図１４及び図１５に示す。

【０１４７】図１４及び図１５は、本発明のＧＭＲメモ
リ素子の第８の実施態様を示す図である。図１４は概略
断面図であり、図１５は概略斜視図である。図１４及び
図１５において、図１３と同一の部材には同一の符号を
付し、詳細な説明は省略する。本実施態様においては、
図１５のように、下部センス線６２と上部センス線６７
との交点に磁気抵抗膜６６が設けられ、この磁気抵抗膜
６６の膜面に垂直方向に電流が流れるように構成されて
いる。

【０１４８】図１３に示した構成においても、図２〜図
４で説明した実施態様と同様に、メモリセルを、ＳＯＩ
基板上に、Ｍ×Ｎ個（Ｍ及びＮはそれぞれ２以上の整
数）のマトリックス状に形成することができる。この例
を図１７に示す。図１７は、本発明のＧＭＲメモリ素子
の第９の実施態様を示す図で、先の第２の実施態様にお
ける図３に対応するＸ方向に沿った概略断面図である。
図１７において、図１３と同一の部材には同一の符号を
付し、詳細な説明は省略する。

【０１４９】図１７の実施態様は、下部センス線６２上
に、メモリセルが３個並んで形成された例を示す。各メ
モリセルは、共通の第１磁性層６３上に形成された非磁
性層６４−１，６４−２，６４−３及び第２磁性層６５
−１，６５−２，６５−３から構成される。各々の磁気
抵抗膜上には、上部センス線６７−１，６７−２，６７
−３が形成されている。これらの上部センス線６７−
１，６７−２，６７−３には、それぞれ端子７８−１，
７８−２，７８−３が接続されている。更に、上部セン
ス線６７−１，６７−２，６７−３上には、絶縁層６８
−１，６８−２，６８−３を介してワード線６９−１，
６９−２，６９−３が形成されている。

【０１５０】図１６は、図１７に示すＧＭＲメモリ素子
を用いたメモリ装置を示す回路図である。本図において
は、動作説明に用いる領域に限定して図面を省略してい
る。書き込み／読み出しを実行するセルを指定するアド
レス信号がアドレスバス８１を通り、センスデコーダ８
３およびワードデコーダ８２に送られる。センスデコー
ダ８３は、図面横方向に伸びる下部センス線８５の接続
先を決定し、スイッチトランジスタ８４のゲートをコン
トロールするだけでなく、センス線における抵抗変化を
検出する役割を担う。

【０１５１】ワードデコーダ８２は、図面縦方向に伸び
るワード線８６の接続先を決定し、スイッチトランジス
タ９０のゲートをコントロールするだけでなく、ワード
線８６に印加する電流発生と書き込み／読み出しに対応
する電流値制御の役割を担う。

【０１５２】また、上部センス線８８の接続先を決定
し、スイッチトランジスタ９１のゲートをコントロール
する。上下のセンス線８５，８８の交差する直下には磁
性層／非磁性層／磁性層からなるメモリセル８７が存在
する。図面上ではメモリセルを抵抗として表す。

【０１５３】ワード線８６はセンス線が交差する直上に
存在する。ワード線８６と上部センス線８８の間には絶
縁膜が存在し電気的に接続していない。

【０１５４】メモリセルに対し情報を書き込む方法につ
いて、セルＳ３を例に説明する。まず、アドレスバス８
１からセンスデコーダ８３、ワードデコーダ８２に対し
て、セルＳ３を選択するようアドレス信号が命令され
る。命令を受けたセンスデコーダ８３は、下部センス線
Ｄ３のスイッチトランジスタのゲートに対しＯＮ命令を
出して下部センス線Ｄ３を選択し、センス電流を下部セ
ンス線Ｄ３に印加する。

【０１５５】一方、命令を受けたワードデコーダ８２
は、上部センス線Ｕ２のスイッチトランジスタのゲート
に対しＯＮ命令を出して上部センス線Ｕ２を選択し、下
部センス線Ｄ３に流したセンス電流が、第１磁性層／非
磁性層／第２磁性層からなるメモリ素子部を通過して上
部センス線Ｕ２に到達するようにする。

【０１５６】命令を受けたワードデコーダ８２は、ワー
ド線Ｗ２のスイッチトランジスタのゲートに対しＯＮ命
令を出してワード線Ｗ２を選択し、ワード電流をワード
線Ｗ２に印加する。

【０１５７】このときのワード電流は、書き込み動作で
あるため読み出しに用いられるワード電流よりも大きい
電流が印加される。かくして下部センス線Ｄ３と上部セ
ンス線Ｕ２の直下に位置するセルＳ３に対して、ワード
線Ｗ２に印加された電流と上／下センス線に流れるセン
ス電流が発生する磁界が重畳された合成磁界が加えられ
る。発生した合成磁界は読み出し層の磁化方向だけでな
く情報を蓄える書き込み層の磁化方向も反転するだけの
大きさを持つ。

【０１５８】したがって、その際のワード線電流の向き
により“０”，“１”が記録される。

【０１５９】同様な手順を全てのセルに対して行うこと
で全メモリ領域に情報が高速非破壊に書き込まれる。

【０１６０】メモリセルに対し情報を読み出す方法につ
いて、セルＳ３を例に説明する。

【０１６１】まず、アドレスバス８１からセンスデコー
ダ８３、ワードデコーダ８２に対して、セルＳ３を選択
するようアドレス信号が命令される。命令を受けたセン
スデコーダ８３は、下部センス線Ｄ３のスイッチトラン
ジスタのゲートに対しＯＮ命令を出して、下部センス線
Ｄ３を選択し、センス電流を下部センス線Ｄ３に印加す
る。

【０１６２】一方、命令を受けたワードデコーダ８２
は、上部センス線Ｕ２のスイッチトランジスタのゲート
に対しＯＮ命令を出して上部センス線Ｕ２を選択し、下
部センス線Ｄ３に流したセンス電流が、第１磁性層／非
磁性層／第２磁性層からなるメモリ素子部を通過して上
部センス線Ｕ２に到達するようにする。

【０１６３】命令を受けたワードデコーダ８２は、ワー
ド線Ｗ２のスイッチトランジスタのゲートに対しＯＮ命
令を出してワード線Ｗ２を選択し、ワード電流をワード
線Ｗ２に印加する。このときのワード電流は、読み出し
動作であるため書き込みに用いられるワード電流よりも
小さい電流が印加される。

【０１６４】かくして下部センス線Ｄ３と上部センス線
Ｕ２の直下に位置するセルＳ３に対して、ワード線Ｗ２
に印加された電流と上部下部センス線に流れるセンス電
流が発生する磁界が重畳された合成磁界が加えられる。

【０１６５】発生した合成磁界は、情報を蓄える書き込
み層の磁化方向は固定したままだが、読み出し層の磁化
は反転するだけの大きさを持つため、“０”，“１”い
ずれか記録されている情報によりセンスデコーダでセン
ス電流の向きを２方向に振ることで抵抗変化を検出して
情報を読み出すことができる。同様な手順を全てのセル
に対して行うことで全メモリ領域の情報が高速非破壊に
読み出される。

【０１６６】以下により具体的な実施例を示す。

【０１６７】〔実施例５〕図１７に示す構成のＧＭＲメ
モリ素子を作製した。磁気抵抗膜およびワード線の数は
それぞれ８本とし、セルサイズが２μｍ角のメモリセル
が８×８のマトリックス状に配置された６４ビットのＧ
ＭＲメモリ素子とした。ＳＯＩ基板としては、先に引用
した米国特許第５３７１０３７号に記載された方法で作
製された８インチサイズの基板を用いた。

【０１６８】単結晶シリコン層の厚さは１００ｎｍのも
のを用意した。結晶方位は（１００）で、軽くドープし
たｎ形Ｓｉとなっている。絶縁層であるＳｉＯ₂の厚さ
は、１μｍである。

【０１６９】この基板に対しフォトリソグラフィーによ
るパターニングを施して成膜やミリングをする領域をレ
ジストマスクで定義した。

【０１７０】また、不純物元素の混入を防ぐため、磁気
抵抗膜以外の半導体プロセスを先に行い保護膜でカバー
した。

【０１７１】磁気抵抗膜の成膜には、スパッタ装置を用
いて、到達圧力５×１０^-5Ｐａ以下で下部センス層であ
るＡｌ、第１磁性層であるＮｉ₈₀Ｆｅ₂₀、非磁性層であ
るＡｌＯｘ、第２磁性層であるＣｏ、絶縁膜であるＳｉ
Ｎ、上部センス層であるＡｌ、ワード線であるＡｌを成
膜した。

【０１７２】下部センス層であるＡｌの膜厚を、０．５
〜１００ｎｍの間で変化させてサンプルを作製した。そ
れ以外の膜厚は固定で、それぞれ、第１磁性層であるＮ
ｉ₈₀Ｆｅ₂₀が２５ｎｍ、非磁性層であるＡｌＯｘが１．
２ｎｍ、、第２磁性層であるＣｏが２５ｎｍ、上部セン
ス層であるＡｌが５０ｎｍ、絶縁膜であるＳｉＮが１１
０ｎｍ、ワード線であるＡｌが５０ｎｍである。

【０１７３】ここで、第１磁性層は、軟磁性材料であり
読み出し（再生）層として、第２磁性層は、硬磁性材料
であり書き込みメモリ層として機能する。非磁性層であ
るＡｌＯｘの作製には、はじめＡｌをスパッタした後、
装置内に酸素を導入して１０００Ｐａで１２５分間放置
してＡｌＯｘ酸化膜を形成した。酸化膜の形成後には到
達圧力まで真空引きをして次の成膜を行った。成膜時に
は、基板表面方向に同じ磁気異方性を持つよう永久磁石
を配置してある。永久磁石の発生する磁界強度は、測定
中心で２０Ｏｅとした。

【０１７４】素子の加工には、イオンミリングとリフト
オフを併用して実際の素子パターンを形成した。

【０１７５】上記のプロセスを経て作製した６４ビット
のメモリ素子に対してアクセス信号を出して素子特性を
評価した。ＳＮ、消費電力、アクセススピード、アクセ
ス動作あるいはメモリとしての安定性というパラメータ
を勘案し総合的に下した判断の結果を表３に示す。下部
センス層の厚さが１〜５０ｎｍの範囲で良好な特性が得
られた。中でも５〜２０ｎｍの範囲で最良の結果が得ら
れた。

【０１７６】上記の結果を受け、より詳細に検討するた
めに下部センス層が、５〜２０ｎｍまで１ｎｍ刻みのサ
ンプルを用意して同様な検討をした結果を表４に示す。
さらに望ましくは、６〜９ｎｍの範囲が良いことがわか
った。５０ｎｍより厚いものではＭＲが低いためＳＮが
悪い。

【０１７７】逆に、０．５ｎｍより薄いものでは島状成
長をするためか抵抗が大きくなりＳＮが悪くなる。これ
らのＳＮが悪化したサンプルでは、メモリ動作が不安定
になり、高速駆動に適さないことが明らかになった。

【０１７８】

【表３】

【０１７９】

【表４】

【０１８０】図１８は、本発明のＧＭＲメモリ素子の第
１０の実施態様を示す図で、先の第２の実施態様におけ
る図３に対応するＸ方向に沿った概略断面図である。図
１８において、図１７と同一の部材には同一の符号を付
し、詳細な説明は省略する。

【０１８１】図１８の実施態様は、下部センス線６２上
に、メモリセルが３個並んで形成された例を示す。図１
７の第９の実施態様との相違は、第１磁性層６３−１，
６３−２，６３−３がＸ方向に延びるライン状に形成さ
れたものではなく、各エッモリセルのそれぞれに分離し
て設けられている点、及び、ワード線によって発生する
磁界をメモリセルの部分に集中させるための磁界集中層
７９及び８０を、各メモリセルの両側にそれぞれ配置し
た点である。

【０１８２】以下により具体的な実施例を示す。

【０１８３】〔実施例６〕図１８に示す構成のＧＭＲメ
モリ素子を作製した。磁気抵抗膜およびワード線の数は
それぞれ８本とし、セルサイズが２μｍ角のメモリセル
が８×８のマトリックス状に配置された６４ビットのＧ
ＭＲメモリ素子とした。ＳＯＩ基板としては、先に引用
した米国特許第５３７１０３７号に記載された方法で作
製された８インチサイズの基板を用いた。

【０１８４】図２３のように、一つのメモリセルを囲む
磁気集中層７９，８０を、３つのセルのそれぞれに対し
て設けた。本例の場合ではＦｅＮを用いてセル面積４μ
ｍ²の外側に２μｍ隔てて厚さ１００ｎｍ、高さ５０ｎ
ｍの磁気集中層を設けた。

【０１８５】磁気集中層を設けたこと以外は実施例５と
同じ構成としたＧＭＲメモリを作製し素子特性を測定し
た。

【０１８６】ＳＮ、消費電力、アクセススピード、アク
セス動作あるいはメモリとしての安定性というパラメー
タを勘案し総合的に下した判断の結果は、実施例５と同
じで下部センス層の厚さが１〜５０ｎｍの範囲で良好な
特性が得られた。中でも５〜２０ｎｍの範囲で最良の結
果が得られた。５０ｎｍより厚いものではＭＲが低いた
めＳＮが悪い。

【０１８７】逆に０．５ｎｍより薄いものでは島状成長
をするためか抵抗が大きくなりＳＮが悪くなる。これら
のＳＮが悪化したサンプルではメモリ動作が不安定にな
り、高速駆動に適さないことが明らかになった。

【０１８８】先に説明した第７〜第１０実施態様におい
ては、単結晶シリコン層を除去した領域に、金属膜等か
ら成る下部センス層を形成したものであったが、単結晶
シリコン層に不純物をドーピングすることによって、こ
の単結晶シリコン層を下部センス線として用いることが
できる。この例を以下に示す。

【０１８９】図１９は、本発明のＧＭＲメモリ素子の第
１１の実施態様を示す図である。本実施例は、図１３に
示す第７の実施態様の下部センス線６２に代えて、単結
晶シリコン層に不純物をドーピングすることによって形
成された下部センス線８９が用いられている点に特徴を
有し、他の部分は第７の実施態様と全く同様に形成され
ている。図１９において、図１３と同一の部材には同一
の符号を付し、詳細な説明は省略する。

【０１９０】本実施態様においては、ＧＭＲメモリの下
部センス層を成膜によって作成するのではなく、ＳＯＩ
基板の単結晶シリコン層にドーピングを施してパターニ
ングした単結晶シリコン層を下部センス層８９として使
用することで、下部センス層８９の厚さに対する敏感性
を完全に排除することが可能であり、信号のＳＮが大き
く消費電力が小さいメモリ特性が得られる。

【０１９１】単結晶シリコン層に対するドーピングは、
イオン注入装置を用いて行う。注入するイオンは単結晶
シリコン層の導電性を高める目的でドープされるため、
ｐ型、ｎ型いずれの不純物元素でもよい。具体的には、
Ｐ、Ｂ、Ｇｅ、Ａｓ、Ｓ、Ｃｌ、Ｃ等が用いられる。た
だし、Ｂ等の軽量なｐ型元素ではイオン注入すると飛程
が大きく、拡散領域が広がる傾向にある。浅い結合を得
るため十分に注入エネルギを下げることは困難なため、
ｎ型のＡｓ等の重い元素を用いることが望ましい。注入
量は、シート抵抗を十分下げるため１０¹⁴ｃｍ^-2以上が
必要である。

【０１９２】ドーピングによる単結晶シリコン層を下部
センス層８９として用いるためには、不要部分の単結晶
シリコン層を除去して必要なところのみに電流が供給さ
れるようパターニングする必要がある。単結晶シリコン
層のパターニングには、各種微細加工技術の応用で行う
ことが可能である。一例としては、単結晶シリコン層に
対しマスキングをフォトリソグラフィによって行い、次
にＣＦ₄によるドライエッチングによって不要な単結晶
シリコン層をエッチング除去する。エッチングの影響
は、除去される部分のみ残り、他の主要部はマスクによ
って覆われているためダメージを受けない。

【０１９３】しかも単結晶シリコン層の平坦性は高いた
め、その上に構成する磁性層・非磁性層間の界面の平坦
性も保たれる。従って、界面での散乱が生じにくくスピ
ンが保たれて磁性層間をトンネリングするため大きなＭ
Ｒが得られる。

【０１９４】さらには、ドーピング量により単結晶シリ
コン層の導電率が容易にコントロール可能なため、回路
に要求される特性に合わせて最適な配線抵抗を実現する
ことが容易である。

【０１９５】単結晶シリコン層の厚さは選択トランジス
タの特性に必要な仕様と下部センス線として機能させる
仕様に応じて５０ｎｍから１０００ｎｍの間で適宜選択
される。

【０１９６】図２０は、本発明のＧＭＲメモリ素子の第
１２の実施態様を示す図である。本実施例は、図１４に
示す第８の実施態様の下部センス線６２に代えて、単結
晶シリコン層に不純物をドーピングすることによって形
成された下部センス線８９が用いられている点に特徴を
有し、他の部分は第７の実施態様と全く同様に形成され
ている。図２０において、図１４と同一の部材には同一
の符号を付し、詳細な説明は省略する。

【０１９７】図２１は、本発明のＧＭＲメモリ素子の第
１３の実施態様を示す図である。本実施例は、図１７に
示す第９の実施態様の下部センス線６２に代えて、単結
晶シリコン層に不純物をドーピングすることによって形
成された下部センス線８９が用いられている点に特徴を
有し、他の部分は第８の実施態様と全く同様に形成され
ている。図２１において、図１７と同一の部材には同一
の符号を付し、詳細な説明は省略する。

【０１９８】以下により具体的な実施例を示す。

【０１９９】〔実施例７〕図２１に示す構成のＧＭＲメ
モリ素子を作製した。磁気抵抗膜およびワード線の数は
それぞれ８本とし、セルサイズが２μｍ角のメモリセル
が８×８のマトリックス状に配置された６４ビットのＧ
ＭＲメモリ素子とした。ＳＯＩ基板としては、先に引用
した米国特許第５３７１０３７号に記載された方法で作
製された８インチサイズの基板を用いた。単結晶シリコ
ン層の厚さは１００ｎｍのものを用意した。結晶方位は
（１００）で、軽くドープしたｎ形Ｓｉとなっている。
絶縁層であるＳｉＯ₂層の厚さは１μｍである。

【０２００】この基板に対しフォトリソグラフィーによ
るパターニングを施して成膜やミリングをする領域をレ
ジストマスクで定義した。また、不純物元素の混入を防
ぐため、磁気抵抗膜以外の半導体プロセスを先に行い保
護膜でカバーした。

【０２０１】次に下部センス層８９を形成するため、フ
ォトリソグラフィーによるパターン形成を行った後にイ
オン注入により単結晶シリコン層の改質をＮ型不純物で
ある砒素の注入で行なう。このときの注入条件は、注入
エネルギーが８０ＫｅＶ、ドーズ量は１×１０¹⁴／ｃｍ
²とした。砒素の質量数が７５と大きいので飛程は小さ
くなり、１００ｎｍと薄い単結晶シリコン層においても
十分な注入が行える。さらに９００℃の熱処理で活性化
を図る事で、単結晶シリコン層は下部センス層として使
うのに十分なシート抵抗を得ることができた。

【０２０２】磁気抵抗膜の成膜にはスパッタ装置を用い
て、到達圧力５×１０^-5Ｐａ以下で第１磁性層６３であ
るＮｉ₈₀Ｆｅ₂₀、非磁性層６４−１，６４−２，６４−
３であるＡｌＯｘ、第２磁性層６５−１，６５−２，６
５−３であるＣｏ、上部センス層６７−１，６７−２，
６７−３であるＡｌ、絶縁膜６８−１，６８−２，６８
−３であるＳｉＮ、ワード線６９−１，６９−２，６９
−３であるＡｌを成膜した。膜厚はそれぞれ、第１磁性
層６３であるＮｉ₈₀Ｆｅ₂₀が２５ｎｍ、非磁性層６４−
１，６４−２，６４−３であるＡｌＯｘが１．２ｎｍ、
第２磁性層６５−１，６５−２，６５−３であるＣｏが
２５ｎｍ、上部センス層６７−１，６７−２，６７−３
であるＡｌが５０ｎｍ、絶縁膜６８−１，６８−２，６
８−３であるＳｉＮが１１０ｎｍ、ワード線６９−１，
６９−２，６９−３であるＡｌが５０ｎｍである。ここ
で、第１磁性層６３は軟磁性材料であり読み出し（再
生）層として、第２磁性層６５−１，６５−２，６５−
３は硬磁性材料であり書き込み（メモリ）層として機能
する。非磁性層６４−１，６４−２，６４−３であるＡ
ｌＯｘの作製には、はじめＡｌをスパッタした後、装置
内に酸素を導入して１０００Ｐａで１２５分放置してＡ
ｌＯｘ酸化膜を形成した。酸化膜の形成後には、到達圧
力まで真空引きをして次の成膜を行った。成膜時には、
基板表面方向に同じ磁気異方性を持つよう永久磁石を配
置してある。永久磁石の発生する磁界強度は、測定中心
で２０Ｏｅとした。

【０２０３】素子の加工にはイオンミリングとリフトオ
フを併用して実際の素子パターンを形成した。

【０２０４】上記のプロセスを経て作製した６４ビット
のメモリ素子に対する比較サンプルとして下部センス層
の作製方法以外は全て同一のプロセスによるメモリ素子
を作製した。下部センス層の成膜には磁気抵抗膜の成膜
と同様にスパッタ装置を用いて、到達圧力５×１０^-5Ｐ
ａ以下でＡｌを２５ｎｍ成膜した。両サンプルに対しア
クセス信号を出して素子特性を評価した。

【０２０５】上下センス線に対して１ｍＡ一定のセンス
電流を流し、トンネル抵抗の変化を電圧変動としてオシ
ロスコープで捉えた。リード線での残留抵抗やパッド・
プローブ間の接触抵抗の影響を排除するため電圧検出に
４端針測定法を用いている。ワード線には周期２０ｍｓ
ｅｃ、幅１ｍｓｅｃの矩形波信号を入力し、ワード線信
号に応じて発生する磁界と一定なセンス電流による発生
磁界との合成磁界で情報の読み出し、書き込みを行っ
た。ワード電流は、ＮｉＦｅ単独、あるいはＮｉＦｅ、
Ｃｏいずれも磁化の向きが変わる磁界強度をあらかじめ
外部磁界発生機構を持つＭＲ評価装置にて測定し、その
磁化強度に対応するレベルのワード電流をシミュレーシ
ョンの結果から求めて設定した。

【０２０６】ＳＮ、消費電力、アクセススピード、アク
セス動作あるいはメモリとしての安定性というパラメー
タを勘案した結果、ドーピングＳｉ層を下部センス層と
するメモリ素子は、下部センス層をスパッタで成膜した
比較サンプルと同等レベルの特性が得られた。磁気抵抗
によって得られる信号レベルは今回作製したドーピング
Ｓｉ層を下部センス層とするメモリ素子の方が大きかっ
た。Ｓｉ層に不純物ドープを施して作製した下部センス
層の平坦性は高いため、その上に構成する磁性層、非磁
性層間の界面の平坦性も保たれる。従って、界面での散
乱が生じにくくスピンが保たれて磁性層間をトンネリン
グするため大きなＭＲが得られたためと考えられる。

【０２０７】以上説明した第１１〜１３の実施態様にお
いても、素子の作製は第７〜１０の実施態様と同様、周
知の半導体プロセスを用いて行われる。また、メモリセ
ルへの情報の書き込み及び読み出しに関しても、図１６
を用いて説明した先の実施態様と全く同様に行われる。

【０２０８】本発明は、以上説明した実施態様の他にも
種々の応用が可能である。例えば、絶縁層上に形成され
た単結晶シリコン層に代えて、ＧａＡｓ等の他の単結晶
半導体から成る層を用いても良い。また、このような単
結晶半導体層は、シリコン基板上の絶縁層上に形成され
たものに限らず、ガラス基板等の基板全体が絶縁体から
成るものの上に形成されたものでも構わない。つまり、
単結晶半導体は、絶縁性の表面を有する基板上に形成さ
れたものであれば良い。

【０２０９】また、前述の実施態様において、磁気抵抗
膜及びワード線にそれぞれ接続された電界効果型トラン
ジスタに代えて、スイッチング素子としての機能を果た
すものであれば、どのような素子を用いても良い。

【０２１０】本発明は、特許請求の範囲を逸脱しない限
りにおいて、このような応用例を全て包含するものであ
る。

【０２１１】

【発明の効果】以上説明したように、本発明は絶縁性の
表面を有する基板上に単結晶半導体層を有し、この単結
晶半導体層にスイッチング素子が形成され、メモリセル
の磁気抵抗膜及びワード線のいずれかにスイッチング素
子が電気的に接続したので、メモリ素子を動作させるた
めのスイッチング素子が磁気抵抗膜とモノリシックに形
成された、集積度の高いＧＭＲメモリ素子が得られる。

【図面の簡単な説明】

【図１】本発明のＧＭＲメモリ素子の第１の実施態様を
示す概略断面図である。

【図２】本発明のＧＭＲメモリ素子の第２の実施態様を
示す概略平面図である。

【図３】図２におけるＡ−Ａに沿った概略断面図であ
る。

【図４】図２におけるＢ−Ｂに沿った概略断面図であ
る。

【図５】第２の実施態様のＧＭＲメモリ素子を用いたメ
モリ装置の回路図である。

【図６】本発明のＧＭＲメモリ素子の第３の実施態様を
示す概略平面図である。

【図７】図６におけるＣ−Ｃに沿った概略断面図であ
る。

【図８】本発明のＧＭＲメモリ素子の第４の実施態様を
示す概略平面図である。

【図９】図８におけるＤ−Ｄに沿った概略断面図であ
る。

【図１０】本発明のＧＭＲメモリ素子の第５の実施態様
を示す概略断面図である。

【図１１】本発明のＧＭＲメモリ素子の第５の実施態様
を示す概略断面図である。

【図１２】本発明のＧＭＲメモリ素子の第６の実施態様
を示す概略断面図である。

【図１３】本発明のＧＭＲメモリ素子の第７の実施態様
を示す概略断面図である。

【図１４】本発明のＧＭＲメモリ素子の第８の実施態様
を示す概略断面図である。

【図１５】本発明のＧＭＲメモリ素子の第８の実施態様
を示す概略斜視図である。

【図１６】第８の実施態様のＧＭＲメモリ素子を用いた
メモリ装置の回路図である。

【図１７】本発明のＧＭＲメモリ素子の第９の実施態様
を示す概略断面図である。

【図１８】本発明のＧＭＲメモリ素子の第１０の実施態
様を示す概略断面図である。

【図１９】本発明のＧＭＲメモリ素子の第１１の実施態
様を示す概略断面図である。

【図２０】本発明のＧＭＲメモリ素子の第１２の実施態
様を示す概略断面図である。

【図２１】本発明のＧＭＲメモリ素子の第１３の実施態
様を示す概略断面図である。

【図２２】従来のＧＭＲメモリ素子の構成を示す概略断
面図である。

【図２３】従来のＧＭＲメモリ素子における、情報の書
き込み方法を説明するための概略図である。

【図２４】従来のＧＭＲメモリ素子における、情報の読
み出し方法を説明するための概略図である。

【図２５】従来のＧＭＲメモリ素子における、情報の読
み出し方法を説明するための概略図である。

【図２６】従来のＧＭＲメモリ素子の他の構成例を示す
概略断面図である。

【符号の説明】

４１シリコン基板４２絶縁層４３単結晶シリコン層４４第１磁性層４５非磁性層４６第２磁性層４７磁気抵抗膜４８ソース領域４９ゲート領域５０ドレイン領域５１電界効果型トランジスタ５２絶縁層５３ゲート電極５４絶縁層５５ワード線５６端子５７端子５８端子

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号特願平11−109573 (32)優先日平成11年４月16日(1999．4．16) (33)優先権主張国日本（ＪＰ）

Claims

【特許請求の範囲】

【請求項１】絶縁性の表面を有する基板、前記基板の
絶縁性表面上に形成された単結晶半導体層、前記単結晶
半導体層の少なくとも一部に形成されたスイッチング素
子、前記基板の絶縁性表面上に形成された、第１磁性層
と、第１磁性層よりも高い保磁力を有し、第１磁性層に
非磁性層を間に挟んで積層された第２磁性層とから成る
磁気抵抗膜、及び、前記磁気抵抗膜の近傍に、間に絶縁
層を挟んで設けられたワード線とから成り、前記スイッ
チング素子が、磁気抵抗膜及びワード線のいずれかに電
気的に接続されていることを特徴とする巨大磁気抵抗効
果を利用したメモリ素子。
【請求項２】前記単結晶半導体層の膜厚は、５０〜５
００ｎｍの範囲にある請求項１記載のメモリ素子。
【請求項３】前記単結晶半導体層の膜厚は、５０〜２
５０ｎｍの範囲にある請求項２記載のメモリ素子。
【請求項４】前記単結晶半導体層の膜厚は、６０〜１
２０ｎｍの範囲にある請求項３記載のメモリ素子。
【請求項５】更に、前記基板の絶縁性表面と磁気抵抗
膜との間に設けられたバッファ層から成る請求項１記載
のメモリ素子。
【請求項６】前記ワード線は、前記基板の絶縁性表面
と磁気抵抗膜との間に設けられている請求項１記載のメ
モリ素子。
【請求項７】更に、前記基板の絶縁性表面と磁気抵抗
膜との間に設けられた下部センス線と、前記磁気抵抗膜
上に設けられた上部センス線とから成り、前記磁気抵抗
膜の非磁性層が絶縁性材料から形成されている請求項１
記載のメモリ素子。
【請求項８】前記ワード線は、絶縁層を介して前記上
部センス線上に設けられている請求項７記載のメモリ素
子。
【請求項９】前記下部センス線の膜厚は、１〜５０ｎ
ｍの範囲にある請求項７記載のメモリ素子。
【請求項１０】前記下部センス線の膜厚は、５〜２０
ｎｍの範囲にある請求項９記載のメモリ素子。
【請求項１１】前記下部センス線は、前記単結晶半導
体層のスイッチング素子が形成された部分以外の部分に
不純物をドーピングして成る請求項７記載のメモリ素
子。
【請求項１２】前記絶縁性の表面を有する基板は、シ
リコン基板の表面にＳｉＯ₂層が形成されて成る請求項
１記載のメモリ素子。
【請求項１３】前記単結晶半導体層は、前記ＳｉＯ₂
層上に形成された単結晶シリコン層から成る請求項１２
記載のメモリ素子。
【請求項１４】前記スイッチング素子は、ソース領
域、ゲート領域、ドレイン領域を有する電界効果型トラ
ンジスタから成る請求項１記載メモリ素子。
【請求項１５】更に、前記磁気抵抗膜の近傍に設けら
れ、ワード線によって発生する磁界を磁気抵抗膜に集中
させるための、高い透磁率を有する材料から成る磁界集
中層から成る請求項１記載のメモリ素子。
【請求項１６】絶縁性の表面を有する基板、前記基板
の絶縁性表面上に形成された単結晶半導体層、前記基板
の絶縁性表面上に、第１の方向に延びるライン状に、第
１の方向と直交する第２の方向に互いに平行に並んで配
置され、おのおのが第１磁性層と、第１磁性層よりも高
い保磁力を有し、第１磁性層に非磁性層を間に挟んで積
層された第２磁性層とから成るＮ本（Ｎは２以上の整
数）の磁気抵抗膜、前記磁気抵抗膜の近傍に、間に絶縁
層を挟んで設けられ、第２の方向に延びるライン状に、
第１の方向に互いに平行に並んで配置されたＭ本（Ｍは
２以上の整数）のワード線、前記単結晶半導体層の少な
くとも一部に形成され、それぞれ前記Ｎ本の磁気抵抗膜
に電気的に接続されたＮ個の第１のスイッチング素子、
及び、前記単結晶半導体層の少なくとも一部に形成さ
れ、それぞれ前記Ｍ本のワード線に電気的に接続された
Ｍ個の第２のスイッチング素子から成る巨大磁気抵抗効
果を利用したメモリ素子。
【請求項１７】絶縁性の表面を有する基板、前記基板
の絶縁性表面上に形成された単結晶半導体層、前記基板
の絶縁性表面上に、マトリックス状にＮ×Ｍ個（Ｎ及び
Ｍはそれぞれ２以上の整数）配置され、各々が第１磁性
層と、第１磁性層よりも高い保磁力を有し、第１磁性層
に非磁性層を間に挟んで積層された第２磁性層とを有す
る磁気抵抗膜から成るメモリセル、第１の方向に延びる
ライン状に、第１の方向と直交する第２の方向に互いに
平行に並んで配置され、それぞれ第１の方向に並んで配
置されたＭ個のメモリセルに電気的に接続されたＮ本の
センス線、前記各メモリセルの近傍に、間に絶縁層を挟
んで設けられ、第２の方向に延びるライン状に、第１の
方向に互いに平行に並んで配置されたＭ本のワード線、
前記単結晶半導体層の少なくとも一部に形成され、それ
ぞれ前記Ｎ本のセンス線に電気的に接続されたＮ個の第
１のスイッチング素子、及び、前記単結晶半導体層の少
なくとも一部に形成され、それぞれ前記Ｍ本のワード線
に電気的に接続されたＭ個の第２のスイッチング素子か
ら成る巨大磁気抵抗効果を利用したメモリ素子。
【請求項１８】絶縁性の表面を有する基板、前記基板
の絶縁性表面上に形成された単結晶半導体層、前記基板
の絶縁性表面上に、マトリックス状にＮ×Ｍ個（Ｎ及び
Ｍはそれぞれ２以上の整数）配置され、各々が第１磁性
層と、第１磁性層よりも高い保磁力を有し、第１磁性層
に非磁性層を間に挟んで積層された第２磁性層とを有す
る磁気抵抗膜から成るメモリセル、第１の方向に延びる
ライン状に、第１の方向と直交する第２の方向に互いに
平行に並んで配置され、それぞれ第１の方向に並んで配
置されたＭ個のメモリセルに電気的に接続され、前記基
板の絶縁性表面と磁気抵抗膜との間に設けられたＮ本の
下部センス線、前記各メモリセル上に、第２の方向に延
びるライン状に、第１の方向に互いに平行に並んで配置
され、それぞれ第２の方向に並んで配置されたＮ個のメ
モリセルに電気的に接続されたＭ本の上部センス線、前
記単結晶半導体層の少なくとも一部に形成され、それぞ
れ前記Ｎ本の下部センス線に電気的に接続されたＮ個の
第１のスイッチング素子、及び、前記単結晶半導体層の
少なくとも一部に形成され、それぞれ前記Ｍ本の上部セ
ンス線に電気的に接続されたＭ個の第２のスイッチング
素子から成る巨大磁気抵抗効果を利用したメモリ素子。
【請求項１９】前記単結晶半導体層の膜厚は、５０〜
５００ｎｍの範囲にある請求項１６乃至１８のいずれか
に記載のメモリ素子。
【請求項２０】前記単結晶半導体層の膜厚は、５０〜
２５０ｎｍの範囲にある請求項１９記載のメモリ素子。
【請求項２１】前記単結晶半導体層の膜厚は、６０〜
１２０ｎｍの範囲にある請求項２０記載のメモリ素子。
【請求項２２】更に、前記基板の絶縁性表面と磁気抵
抗膜との間に設けられたバッファ層から成る請求項１６
または１７記載のメモリ素子。
【請求項２３】前記ワード線は、前記基板の絶縁性表
面と磁気抵抗膜との間に設けられている請求項１６また
は１７記載のメモリ素子。
【請求項２４】前記Ｎ本のセンス線は、それぞれ第１
の方向に並んで配置されたＭ個のメモリセルを繋ぐよう
に、これらメモリセルの間に設けられている請求項１７
記載のメモリ素子。
【請求項２５】更に、前記Ｍ本の上部センス線上に、
間に絶縁層を挟んで設けられ、第２の方向に延びるライ
ン状に、第１の方向に平行に並んで配置されたＭ本のワ
ード線を有し、前記磁気抵抗膜の被磁性層が絶縁材料か
ら形成されており、前記端結晶半導体層の少なくとも一
部に形成され、それぞれ前記Ｍ本のワード線に電気的に
接続されたＭ個の第３のスイッチング素子を有する請求
項１８記載のメモリ素子。
【請求項２６】前記下部センス線の膜厚は、１〜５０
ｎｍの範囲にある請求項１８記載のメモリ素子。
【請求項２７】前記下部センス線の膜厚は、５〜２０
ｎｍの範囲にある請求項２６記載のメモリ素子。
【請求項２８】前記下部センス線は、前記単結晶半導
体層のスイッチング素子が形成された部分以外の部分に
不純物をドーピングして成る請求項１８記載のメモリ素
子。
【請求項２９】前記絶縁性の表面を有する基板は、シ
リコン基板の表面にＳｉＯ₂層が形成されて成る請求項
１６乃至１８のいずれかに記載のメモリ素子。
【請求項３０】前記単結晶半導体層は、前記ＳｉＯ₂
層上に形成された単結晶シリコン層から成る請求項２９
記載のメモリ素子。
【請求項３１】前記第１及び第２のスイッチング素子
は、それぞれソース領域、ゲート領域、ドレイン領域を
有する電界効果型トランジスタから成る請求項１６乃至
１８のいずれかに記載のメモリ素子。
【請求項３２】更に、前記磁気抵抗膜の近傍に設けら
れ、ワード線によって発生する磁界を磁気抵抗膜に集中
させるための、高い透磁率を有する材料から成る磁界集
中層から成る請求項１６乃至１８のいずれかに記載のメ
モリ素子。