JP2003273334A - 二重トンネル接合を有する磁気抵抗記憶デバイス - Google Patents
二重トンネル接合を有する磁気抵抗記憶デバイスInfo
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Abstract
(57)【要約】
【課題】磁気記憶テ゛ハ゛イスにおいて、ヒ゜ンニンク゛層又はヒ゜ン止
め層のための要件、及びそれらを製造するために必要と
される複雑な材料のための要件を克服する、二重MTJセル
を提供すること。 【解決手段】磁気的に軟らかい基準層に基づいた二重トン
ネル接合セル(108,110)を含む磁気メモリテ゛ハ゛イス(100)が開示さ
れる。
め層のための要件、及びそれらを製造するために必要と
される複雑な材料のための要件を克服する、二重MTJセル
を提供すること。 【解決手段】磁気的に軟らかい基準層に基づいた二重トン
ネル接合セル(108,110)を含む磁気メモリテ゛ハ゛イス(100)が開示さ
れる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は概して磁気抵抗記憶
デバイスに関し、より詳細には、本発明はビット記憶を
強化するために、二重トンネル接合を利用する磁気抵抗
記憶デバイスに関する。 【０００２】 【従来の技術】磁気ランダムアクセスメモリ（「ＭＲＡ
Ｍ」）は、短期データ記憶装置および長期データ記憶装
置のために検討されている不揮発性メモリである。ＭＲ
ＡＭは、ＤＲＡＭ、ＳＲＡＭおよびフラッシュメモリの
ような短期メモリよりも電力消費が少ない。ＭＲＡＭ
は、ハードドライブのような従来の長期記憶装置よりも
非常に（数桁の大きさだけ）高速に読出しおよび書込み
動作を実行することができる。さらに、ＭＲＡＭはハー
ドドライブに比べてコンパクトで、電力消費が少ない。
また、ＭＲＡＭは、超高速プロセッサおよびネットワー
ク装置のような組み込み型の用途のためにも検討されて
いる。 【０００３】通常のＭＲＡＭデバイスは、メモリセルの
アレイと、メモリセルの行に沿って延在するワード線
と、メモリセルの列に沿って延在するビット線とを含
む。各メモリセルは、ワード線とビット線との交点に配
置される。 【０００４】メモリセルは、スピン依存トンネル接合
（ＳＤＴ）のようなトンネル磁気抵抗（ＴＭＲ）デバイ
スに基づくことができる。典型的なＳＤＴ接合は、ピン
止め層（pinned layer）と、センス層と、ピン止め層と
センス層との間に挟まれた絶縁性トンネル障壁とを含
む。ピン止め層は、対象の範囲内に磁界がかけられる際
に回転しないように固定されている磁化の向きを有す
る。センス層は、２つの向き、すなわちピン止め層の磁
化と同じ向きか、またはピン止め層の磁化とは反対の向
きかのいずれかに向けられ得る磁化を有する。ピン止め
層とセンス層の磁化が同じ向きである場合には、ＳＤＴ
接合の向きは「平行」であると言われる。ピン止め層と
センス層の磁化が反対の向きである場合には、ＳＤＴ接
合の向きは「反平行」であると言われる。これら２つの
安定した向き、すなわち平行および反平行は、「０」お
よび「１」の論理値に対応することができる。 【０００５】ピン止め層の磁化の向きは、下側にある反
強磁性（ＡＦ）ピンニング層（pinning layer）によっ
て固定され得る。ＡＦピンニング層は大きな交換磁界を
与え、それはピン止め層の磁化を一方向に保持する。Ａ
Ｆ層の下側には通常、第１および第２のシード層（seed
layer）が存在する。第１のシード層によって、第２の
シード層は、＜１１１＞結晶構造方位で成長できるよう
になる。第２のシード層は、ＡＦピンニング層および他
の後に成長される磁性層のための＜１１１＞結晶構造方
位を確立する。 【０００６】種々の進歩がなされてきており、多数のピ
ン止めされた基準層を個別に設定することができるが、
より応答性に優れた基準層を設けるために＜１１１＞結
晶構造上に成長させなければならないことがわかってき
た。さらに、従来の解決策において、１つのセンス層と
２つの別個のピン止め層とを有する二重磁気トンネル接
合を利用することが提案されてきた。しかしながら、ピ
ンニング層またはピン止め層のための要件、およびそれ
らを製造するために必要とされる複雑な材料のための要
件を克服する二重ＭＴＪセルを提供するための能力が欠
けている。 【０００７】 【特許文献１】米国特許出願第０９／９６３，１７１号 【特許文献２】米国特許第６，２５９，６４４号 【０００８】本発明の目的は、ピンニングまたはピン止
め層のための要件、およびそれらを製造するために必要
とされる複雑な材料のための要件を克服する二重ＭＴＪ
セルを提供することである。 【０００９】 【課題を解決するための手段】本発明によれば、（磁気
的に）軟らかい基準層を用いた二重トンネル接合を有す
る磁気抵抗セルを含む磁気メモリデバイスが開示され
る。 【００１０】本発明のさらなる特徴および利点は、一例
として本発明の特徴を例示する添付図面に関連してなさ
れる、以下の詳細な説明から明らかになるであろう。 【００１１】 【発明の実施の形態】ここで、図面に示された例示的な
実施形態が参照され、それを説明するために本明細書に
おいては特定の用語を使用する。それにもかかわらず、
それによって本発明の範囲が制限されることは意図され
ていないことは理解されたい。本明細書に示された本発
明の機構の変更、およびさらなる修正、並びに関連する
分野の熟練者が本開示を入手した際に思いつく、本明細
書に示されるような本発明の原理のさらなる応用形態
は、本発明の範囲内にあるものとみなされるべきであ
る。 【００１２】図１は、導電性センス層１０２と、第１の
導体層１０４と、第２の導体層１０６と、第１の磁気ト
ンネル接合１０８と、第２の磁気トンネル接合１１０と
を含む磁気メモリデバイス１００の断面図を示す。磁気
トンネル接合１０８および１１０は、磁気二重トンネル
接合セルを形成する。 【００１３】磁気メモリデバイス１００の実際の物理的
な構造が、図２の断面図にさらに示される。図２は、図
１に示されるような導体層、二重トンネル接合、および
センス層を形成する際に必要とされる製造層を示す。製
造の複数の段階において、第２の導電層１０６は半導
体、通常シリコンの基板材料上に製作されるが、磁気二
重トンネル接合メモリセルデバイス１００を製造するた
めには他のタイプの半導体材料が適している場合もあ
る。導体層１０６は２つの目的にかなう。第１に、層１
０６は下側導体としての役割を果たし、特定の動作中に
電流が流れるための経路を提供する。第２に、層１０６
はシード層としての役割を果たし、後述されるような所
望の材料特性を有する後続の層の成長を助ける。 【００１４】導体層１０６は、とりわけ、Ｃｕ、Ｔａ、
Ｔａ／Ｃｕ、Ｔａ／ＲｕまたはＣｕ／Ｒｕの多層の組み
合わせのような良く知られた材料から製作され得る。そ
れらの材料は必要に応じて、＜１１１＞結晶構造を有す
る後続の薄膜成長を促進する能力という理由で選択され
る場合もある。これにより、層１０６上に後に堆積され
るＮｉＦｅの層は、その結晶構造のより高い＜１１１＞
方位を有することが可能になる。その成長の方位は、そ
の後の積層体（スタック）の基準層においてピンニング
効果を達成するために必要とされ、その積層体において
は後続の層も＜１１１＞結晶構造を有する。＜１１１＞
結晶構造は、下側スピン値を促進するために下側電極内
に、および上側スピン値を促進するために上側電極内に
設けられることに留意されたい。 【００１５】第２の導体層１０６の上側には、軟らかい
基準層１１８が形成される。軟らかい基準層１１８は、
ＮｉＦｅまたはＮｉＦｅＣｏのような磁気的に軟らかい
材料から形成されるために「軟らかい」と呼ばれる。軟
らかい基準層を実現するためにいくつかの方法がある。
１つの方法は、軟らかい基準層の保磁力がビット層の保
磁力よりも小さくなるような、「非常に軟らかい」材料
を形成することである。軟らかい基準層１１８も＜１１
１＞結晶構造を有し、２つの状態のうちの１つに磁界を
整列させるために、磁気の向きがさらに向上されるよう
にする。軟らかい基準層を形成する別の方法は、ビット
線を強磁性材料（たとえば、ＮｉＦｅ）で被覆すること
である。被覆によって、（磁気的に）軟らかいまたは非
常に軟らかい基準線が形成され、ビット線の保磁力がビ
ット層１０２の保磁力よりも小さくなる。より低い保磁
力によって、または軟らかい基準線になるように望まれ
る線を被覆することによって達成される軟らかい基準層
の例は、同じ譲受人に譲渡された特許文献１に記載され
ており、その特許出願は全ての目的を果たすために参照
により本明細書に組み込まれる。 【００１６】障壁層１１６が軟らかい基準層１１８上に
形成される。障壁層１１６は通常、センス層１０２と軟
らかい基準層１１８との間で量子力学的トンネル効果が
生じるようになる絶縁性トンネル障壁である。このトン
ネル現象は電子スピン依存性であり、磁気トンネル接合
の抵抗が、軟らかい基準層１１８とセンス層１０２との
磁化ベクトルの相対的な向きの関数になる。たとえば、
磁気トンネル接合の抵抗は、その磁気トンネル接合の磁
化の向きが平行である場合には第１の値（Ｒ）になり、
磁化の向きが反平行である場合には第２の値（Ｒ＋Δ
Ｒ）になる。絶縁性トンネル障壁１１６は、酸化アルミ
ニウム（Ａｌ２Ｏ３）、二酸化シリコン（ＳｉＯ２）、
酸化タンタル（Ｔａ２Ｏ５）、窒化シリコン（Ｓｉ
Ｎ４）、窒化アルミニウム（ＡｌＮｘ）または酸化マグ
ネシウム（ＭｇＯ）から形成され得る。絶縁性トンネル
障壁１１６のために、他の誘電体およびある特定の半導
体材料が使用され得る。絶縁性トンネル障壁１１６の厚
みは、約０．５ｎｍ〜約３ｎｍの範囲とすることができ
る。 【００１７】その後、センス層１０２が障壁層１１６上
に形成される。センス層１０２は、軟らかい基準層１１
８の磁性材料よりも「（磁気的に）硬い」磁性材料から
形成される。センス層および基準層は軟らかい磁性材料
から形成され、ここで用いられる用語「より硬い」は相
対的であることに留意されたい。こうして、センス層１
０２の保磁力は、軟らかい基準層１１８の保磁力よりも
非常に高くなる。軟らかい基準層１１８は、その磁化ベ
クトルが非常に容易に反転するので、センス層１０２よ
りも「軟らかい」とみなされる。２つの層１１８および
１０２の保磁力は、２つの層１１８および１０２に対し
て異なるビット形状、幾何学的形状、組成、厚み等を用
いることにより、異なるように作成され得る。可能性の
ある強磁性層の材料は、ニッケル鉄（ＮｉＦｅ）、ニッ
ケル鉄コバルト（ＮｉＦｅＣｏ）、コバルト鉄（ＣｏＦ
ｅ）、ＮｉＦｅおよびＣｏの他の磁気的に軟らかい合
金、ドープドアモルファス強磁性合金、およびパーマロ
イ（登録商標）を含む。たとえば、センス層１０２は、
ＮｉＦｅまたはＣｏＦｅのような材料から形成されるこ
とができ、基準層１１８は、同じ材料から、または上述
の、たとえばＮｉＦｅＣｏのような異なる材料から形成
され得る。 【００１８】層１０２、障壁層１１６および基準層１１
８は、第２の磁気トンネル接合１１０を形成する。 【００１９】センス層１０２が形成された後、障壁層１
１２がその上に形成される。次に、障壁層１１２上に、
基準層１１４が形成される。最後に、軟らかい基準層１
１４上に、第１の導体層１０４が形成される。障壁層１
１２のための材料は、前述のような障壁層１１６の材料
と同じである。同様に、軟らかい基準層１１４を形成す
るために用いられる材料は、軟らかい基準層１１８のた
めに用いられる材料に類似する。さらに、導体層１０４
は通常、層１０６を形成するために用いられるのと同じ
ような態様で製作される。こうして、メモリデバイス１
００を製造する際に、材料の順序が反転、すなわち鏡像
をなし、センス層１０２について対称になる。センス層
１０２、障壁層１１２および軟らかい基準層１１４は、
第１の磁気トンネル障壁接合１０８を形成する。接合１
０８は、前述のような接合１１０と同じように動作す
る。 【００２０】センス層１０２および軟らかい基準層１１
４または１１６の磁化ベクトル（図示せず）が同じ向き
を指している場合には、センス層１０２、障壁層１１２
（または１１６）および軟らかい基準層１１４（または
１１８）によって形成される第１（または第２）のＳＤ
Ｔ接合１０８（または１１０）の向きは、「平行」であ
ると言われる。軟らかい基準層１１４（または１１８）
およびセンス層１０２の磁化ベクトルが互いに反対方向
を指している場合には、その磁気トンネル接合の向きは
「反平行」であると言われる。これら２つの安定した向
き、すなわち平行および反平行は、「０」および「１」
の論理値に対応する。 【００２１】センス層１０２は強磁性層から形成され、
その磁化はある方向から他の方向に自由に切り替わり、
センス／自由／データ層としての役割も果たす。接合１
０８（または１１０）の他の導体は、強磁性基準層１１
４（または１１８）からなり、それはセンス層よりも
「磁気的に軟らかい」。すなわち、基準層は、センス層
よりも小さな保磁力を有する。導体層１０４は、動作中
にセンス層１０２上に電流を流すための役割を果たし、
また第１の下側導体１０６と第２の上側導体１０４とが
ワード線としての役割を果たすメモリアレイ内のビット
線としての役割も果たす。 【００２２】軟らかい基準層１１８および１１４は、な
すがままにされる場合、自らの固定された磁化を持つ場
合も持たない場合もあることに留意されたい。導体層１
０６を流れる電流を介して、または層１０４、１０２お
よび１０６を流れる電流の組み合わせを介して、外部磁
界がかけられるとき、層１１８の磁化はその向きを変更
し、最終的には既知の方向に切り替わる。同様に、導体
層１０４を流れる電流を介して、または導体１０４、１
０２および１０６を流れる電流の組み合わせを介して外
部磁界がかけられるとき、層１１４の磁化はその向きを
変更し、最終的には既知の方向に切り替わる。層１１８
および１１４の方向はひとたび電流が加えられればわか
るので、それらは基準層として使用され得る。これらの
層１１４および１１８は、ビット層１０２より小さい保
磁力を有するように製作される。したがって、十分に小
さな電流（それゆえ磁界）が加えられる場合でも、軟ら
かい基準層１１４および１１８は、ビットまたはセンス
層１０２に格納されたビットの状態を著しく変更するこ
となく、配向され得る。磁界が大きい場合でも、基準層
１１４および１１８は依然として配向され、ビット層１
０２は必要に応じて切り替えられ得る。こうして、軟ら
かい基準層１１４または１１８のいずれかの磁気の向き
がセンス層１０２の磁化と同じ方向であるときに、平行
な向きが生じる。同様に、軟らかい基準層１１４または
１１８のいずれかの磁気の向きがセンス層１０２の磁気
の向きと反対であるときに、反平行な向きが生じる。 【００２３】２つの基準層１１４および１１８が、互い
とは無関係に設定され得ることは重要である。これは、
いずれかの基準層が互いと同じに、または反対の方向に
設定され得ることを意味する。さらに、ピンニング層ま
たはピン止め層の材料が必要とされないので、そのよう
な材料を用いてメモリデバイスを製造する際に伴う面倒
な問題が排除される。さらに、それらのピンニング磁界
を適切に設定するために、従来のピン止め層はアニーリ
ングステップを必要とした。本実施形態にはピン止め層
が含まれないので、アニーリングステップが排除され
る。 【００２４】さらに、１つのセンス線に結合されるデュ
アルまたは二重のトンネル接合を用いることにより、セ
ル当たり２ビットを格納することができる。さらに、デ
ュアル接合によって、データビットが第１の接合に格納
されることができ、一方基準ビットが第２の接合に格納
されることができ、それにより、差分センシングを実行
することが可能になる。代案として、直列のセル内の２
つのトンネル接合を利用することにより、セル当たりの
トンネル磁気抵抗が高められ得る。これにより、差分セ
ンシングのセルの必要性がなくなり、トンネル接合を１
つだけ用いる従来技術に比べて、格納されたビットの精
度が向上する。こうして、２つの接合にわたる電圧は、
１つの接合の電圧よりも大きくなり、それにより、従来
技術のシステムにおいて生じた信号減衰がなくなるか、
または少なくとも部分的に克服される。 【００２５】導体層１０４および１０６を介してセンス
層１０２に書込み電流を供給することにより、センス層
１０２、障壁層１１２および１１６、並びに軟らかい基
準層１１４および１１８によって形成された磁気トンネ
ル接合に、データが書き込まれ得る。センス層１０２に
供給される電流は、センス層１０２の周囲に磁界を生成
し、導体層１０４および１０６に供給される電流は、そ
れぞれ導体層１０４および１０６の周囲に磁界を生成す
る。２つの磁界は、合成されるとき、センス層１０２の
保磁力を超え、それゆえ、層１０２、１０４および１０
６に供給される電流の方向に応じて、センス層１０２の
磁化ベクトルを所望の向きに設定する。センス層１０２
の一方の磁化の向きは論理値１を定義し、反対の向きは
論理値０を定義する。また、基準層１１４および１１８
の保磁力はセンス層の保磁力よりも小さいので、基準層
１１４および１１８は、それらの磁界によって強制的に
配向され得る。基準層は読出しプロセス中にのみ既知の
向きに配置される必要があるので、これは問題にはなら
ない。 【００２６】ここで読出しプロセスが説明される。導電
層１０４および１０６に電流が供給されるとき、導電層
１０４および導電層１０６を介して磁気二重トンネル接
合１００にわたって電圧が印加される。その電圧によっ
て、センス層１０２、軟らかい基準層１１４および１１
８、並びにセンス層１０２とそれぞれ軟らかい基準層１
１４および１１８との間に挟まれた障壁層１１２および
１１６の間に形成された磁気トンネル接合にセンス電流
が流れる。 【００２７】磁気トンネル接合の抵抗は、磁気トンネル
接合を流れる電流をセンシングすることにより測定され
る。センシングされた電流は、磁気トンネル接合の抵抗
に反比例する。したがって、ＩＳ＝Ｖ／ＲまたはＩＳ＝
Ｖ／（Ｒ＋ΔＲ）である。ただし、Ｖは印加される電圧
であり、ＩＳはセンシングされる電流であり、Ｒはデバ
イス１００の公称抵抗であり、ΔＲは平行な磁化の向き
から反平行の磁化の向きに移行することにより生じる抵
抗の変化である。 【００２８】図３は、ワード線１０２と、図１の第１お
よび第２の導体層であるビット線１０４および１０６と
を含む磁気ランダムアクセスメモリ（ＭＲＡＭ）デバイ
ス５１０を示す。磁気二重トンネル接合１００は、ワー
ド線１０２と、ビット線１０４および１０６との交点に
配置される。磁気二重トンネル接合１００は行および列
に配列され、その行はＸ方向に沿って延在し、その列は
Ｙ方向に沿って延在する。ＭＲＡＭデバイス５１０の図
を簡略化するために、比較的少数の磁気二重トンネル接
合１００のみが示される。実際には、任意のサイズのア
レイが使用され得る。 【００２９】ワード線１０２として機能するトレース
は、アレイ５１２の一方の面にＸ方向に沿って延在す
る。ワード線１０２は、磁気二重トンネル接合１００内
のセンス層としての役割を果たし、誘電体材料から作成
された障壁層間に挟まれる。ビット線１０４および１０
６として機能するトレースは、アレイ５１２の隣接する
側の面にＹ方向に沿って延在する。ビット線１０４およ
び１０６は、図１のそれぞれ第１および第２のトンネル
接合１０８および１１０の軟らかい基準層に接触してい
る。アレイ５１２の各行に対して１つのワード線１０２
が存在し、アレイ５１２の各列に対して２つのビット線
１０４および１０６が存在できる。 【００３０】また、ＭＲＡＭデバイス５１２は、第１お
よび第２の行デコーダ５１４ａおよび５１４ｂと、第１
および第２の列デコーダ５１６ａおよび５１６ｂと、読
出し／書込み回路５１９とを含む。読出し／書込み回路
５１９は、センス増幅器５２２と、グランド接続子５２
４と、行電流源５２６と、電圧源５２８と、列電流源５
３０とを含む。 【００３１】選択された磁気二重トンネル接合１００で
の書込み動作中に、第１の行デコーダ５１４ａは選択さ
れたワード線１０２の一端を行電流源５２６に接続し、
第２の行デコーダ５１４ｂは選択されたワード線または
センス／ビット線１０２の他端をグランドに接続し、第
１の列デコーダ５１６ａは選択された導体またはワード
線１０４の一端をグランドに接続し、第２の列デコーダ
５１６ｂは他の選択された導線１０６を列電流源５３０
に接続する。結果として、選択されたワード線またはセ
ンス線１０２並びに導線１０４および１０６に書込み電
流が流れる。書込み電流は磁界を生成し、それにより磁
気二重トンネル接合１００が切り替わる。列デコーダ５
１６ａおよび５１６ｂによって、書込み電流は、選択さ
れた磁気二重トンネル接合１００を横切るセンス層１０
２にも流れる場合がある。 【００３２】選択された磁気二重トンネル接合１００で
の読出し動作中に、第１の行デコーダ５１４ａは電圧源
５２８を選択されたワード線１０２に接続し、第１の列
デコーダ５１８ａは選択された導線１０４をセンス増幅
器５２２の仮想グランド入力に接続する。その間に、第
１および第２の列デコーダ５１６ａおよび５１６ｂによ
って、選択された磁気二重トンネル接合１００を横切る
読出し線に、安定した読出し電流または両極性電流パル
スが流れる。選択された読出し線に安定した読出し電流
が供給される場合には、選択された磁気二重接合１００
の抵抗状態がセンス増幅器５２２によってセンシングさ
れる。両極性パルスが選択された読出し線に供給される
場合には、センス増幅器５２２は接合抵抗の遷移を検査
する。 【００３３】磁気二重トンネル接合１００は、多数の平
行な経路を通して互いに結合される。１つの交点に現れ
る抵抗は、他の行および列内の磁気二重トンネル接合１
００の抵抗と並列な交点にある磁気二重トンネル接合１
００の抵抗に等しくなる。したがって、磁気二重トンネ
ル接合１００のアレイ５１２は、交点抵抗網として特徴
付けられ得る。 【００３４】磁気二重トンネル接合１００は交点抵抗網
として接続されるので、寄生電流またはスニークパス電
流が、選択された磁気二重トンネル接合１００での読出
し動作と干渉する可能性がある。ダイオードまたはトラ
ンジスタのような遮断素子が、磁気二重トンネル接合１
００に接続されてもよい。これらの遮断素子は寄生電流
を遮断することができる。 【００３５】代替の実施形態では、寄生電流は、同じ譲
受人に譲渡された特許文献２に開示された「等電位」法
を用いることにより処理されてもよい。等電位法を用い
るように構成される場合には、読出し／書込み回路１０
２は、選択されないビット線１０４および１０６に、選
択されたビット線１０４／１０６と同じ電位を与える
か、または選択されないワード線１０２に、選択された
ビット線１０４／１０６と同じ電位を与えることができ
る。 【００３６】第１の行デコーダ５１４ａは電圧源５２８
を選択されたセンス線１０２に接続し、第１の列デコー
ダ５１６ａは選択された導線１０４の一端をセンス増幅
器５２２の仮想グランド入力に接続する。結果として、
選択された磁気トンネル接合１００を通ってセンス増幅
器５２２までセンス電流（ＩＳ）が流れる。第２の列デ
コーダ５１６ｂは列電流源５３０を他の選択されたビッ
ト線１０６に接続する。結果として、選択されたビット
線１０４および１０６を通ってセンス増幅器５２２まで
読出し電流（Ｉｒ）が流れる。読出し電流（Ｉｒ）は、
基準層の磁化ベクトルを設定する。センス増幅器５２０
は、センス電流および読出し電流の和（ＩＳ＋Ｉｒ）を
センシングする。読出し電流（Ｉｒ）の大きさはわかっ
ているので、センス電流（ＩＳ）の大きさ、ひいては磁
気二重トンネル接合１００の抵抗および論理状態を判定
することができる。 【００３７】本発明はＴＭＲデバイスに関連して説明さ
れてきたが、本発明はそれに限定されない。本発明は、
類似の動作特性を有する他のタイプの磁気抵抗デバイス
に適用され得る。たとえば、本発明は巨大磁気抵抗（Ｇ
ＭＲ）デバイスに適用され得る。ＧＭＲデバイスは、デ
ータ層および基準層が、絶縁性トンネル障壁（図３の障
壁層１１０）の代わりに、導電性で、非磁性の金属層に
よって分離されることを除いて、ＴＭＲデバイスと同じ
基本構成を有する。その分離は０．５〜３ｎｍの範囲に
及ぶ。例示的なスペーサ層金属は、金、銀および銅を含
む。データおよび基準磁化ベクトルの相対的な向きは、
ＧＭＲデバイスの面内抵抗に影響を及ぼす。 【００３８】先に参照された構成は、本発明の原理に対
する応用形態の例示にすぎないことは理解されたい。本
発明の思想および範囲から逸脱することなく、多数の修
正および代替の構成を考案することができる。たとえ
ば、スピンバルブ構造は、メモリの用途だけに限定され
ない。厳密に同じ構造が、フィールドセンサ、磁気読出
しヘッドに対して使用され得る。各応用形態は当然、ト
ンネル接合特性（ＴＭＲ値、絶対抵抗、保磁力、切替え
磁界等）の設計変更を必要とするが、そのような設計変
更は、限られた実験しかしない場合でも当業者の能力の
範囲内で十分に行われる。本発明は、現時点で本発明の
最も実践的で好ましい実施形態であると思われるものに
関連して個別にかつ詳細に図示され、および十分に説明
されてきたが、特許請求の範囲に記載される本発明の原
理および概念から逸脱することなく、多数の修正がなさ
れることができることは、当業者には明らかであろう。 【００３９】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施形態を示す。 １．磁気メモリデバイスであって、第１および第２の軟
らかい基準層と、第１および第２の障壁層と、および前
記第１の障壁層と前記第２の障壁層との間に画定された
センス層であって、前記第１の障壁層と前記第２の障壁
層とが、さらに前記第１の軟らかい基準層と前記第２の
軟らかい基準層とにより画定される、センス層とからな
る、磁気メモリデバイス。 ２．前記第１および第２の軟らかい基準層が、互いに無
関係に動的に設定されることができる、上記１に記載の
磁気メモリデバイス。 ３．前記磁気メモリデバイスは、２つの接合を有する磁
気トンネル接合セルであり、一方が前記第１の障壁層を
含み、もう一方が前記第２の障壁層を含む、上記１に記
載の磁気メモリデバイス。 ４．前記第１の接合が第１の磁気ビットを定義し、前記
第２の接合が第２の磁気ビットを定義する、上記１に記
載の磁気メモリデバイス。 ５．磁気メモリデバイスであって、センス層と、第１の
動的に設定可能な基準層と、前記センス層と前記第１の
基準層との間に挟まれた第１の障壁層とによって画定さ
れた第１の接合と、および前記センス層と、第２の動的
に設定可能な基準層と、前記センス層と前記第２の基準
層との間に挟まれた第２の障壁層とによって画定された
第２の接合とからなる、磁気メモリデバイス。 ６．前記第１の接合が第１の磁気トンネル接合ビットを
定義し、前記第２の接合が第２の磁気トンネル接合ビッ
トを定義する、上記５に記載の磁気メモリデバイス。 ７．メモリセルのアレイを含む情報記憶デバイスであっ
て、各メモリセルが、センス層と、第１の動的に設定可
能な基準層と、前記センス層と前記第１の基準層との間
に挟まれた第１の障壁層とによって画定された第１の接
合と、および前記センス層と、第２の動的に設定可能な
基準層と、前記センス層と前記第２の基準層との間に挟
まれた第２の障壁層とによって画定された第２の接合と
からなる、情報記憶デバイス。 ８．前記第１の接合が第１の磁気トンネル接合ビットを
定義し、前記第２の接合が第２の磁気トンネル接合ビッ
トを定義する、上記７に記載のデバイス。 ９．前記第１の磁気トンネル接合ビットが、前記第２の
磁気トンネル接合ビットとは無関係に配向され得る、上
記８に記載のデバイス。 １０．前記アレイに沿って第１の方向に延在する複数の
第１のトレースと、前記アレイに沿って前記複数の第１
のトレースと平行に前記第１の方向に延在する複数の第
２のトレースとをさらに含み、前記複数の第１のトレー
スのそれぞれが前記第１の基準層の一部に電気的に結合
され、前記複数の第２のトレースのそれぞれが前記第２
の基準層の一部に電気的に結合される、上記７に記載の
デバイス。 【００４０】 【発明の効果】本発明によれば、磁気メモリデバイスに
おいて、ピンニング層またはピン止め層のための要件、
およびそれらを製造するために必要とされる複雑な材料
のための要件を克服する二重ＭＴＪセルを提供すること
が可能になる。
デバイスに関し、より詳細には、本発明はビット記憶を
強化するために、二重トンネル接合を利用する磁気抵抗
記憶デバイスに関する。 【０００２】 【従来の技術】磁気ランダムアクセスメモリ（「ＭＲＡ
Ｍ」）は、短期データ記憶装置および長期データ記憶装
置のために検討されている不揮発性メモリである。ＭＲ
ＡＭは、ＤＲＡＭ、ＳＲＡＭおよびフラッシュメモリの
ような短期メモリよりも電力消費が少ない。ＭＲＡＭ
は、ハードドライブのような従来の長期記憶装置よりも
非常に（数桁の大きさだけ）高速に読出しおよび書込み
動作を実行することができる。さらに、ＭＲＡＭはハー
ドドライブに比べてコンパクトで、電力消費が少ない。
また、ＭＲＡＭは、超高速プロセッサおよびネットワー
ク装置のような組み込み型の用途のためにも検討されて
いる。 【０００３】通常のＭＲＡＭデバイスは、メモリセルの
アレイと、メモリセルの行に沿って延在するワード線
と、メモリセルの列に沿って延在するビット線とを含
む。各メモリセルは、ワード線とビット線との交点に配
置される。 【０００４】メモリセルは、スピン依存トンネル接合
（ＳＤＴ）のようなトンネル磁気抵抗（ＴＭＲ）デバイ
スに基づくことができる。典型的なＳＤＴ接合は、ピン
止め層（pinned layer）と、センス層と、ピン止め層と
センス層との間に挟まれた絶縁性トンネル障壁とを含
む。ピン止め層は、対象の範囲内に磁界がかけられる際
に回転しないように固定されている磁化の向きを有す
る。センス層は、２つの向き、すなわちピン止め層の磁
化と同じ向きか、またはピン止め層の磁化とは反対の向
きかのいずれかに向けられ得る磁化を有する。ピン止め
層とセンス層の磁化が同じ向きである場合には、ＳＤＴ
接合の向きは「平行」であると言われる。ピン止め層と
センス層の磁化が反対の向きである場合には、ＳＤＴ接
合の向きは「反平行」であると言われる。これら２つの
安定した向き、すなわち平行および反平行は、「０」お
よび「１」の論理値に対応することができる。 【０００５】ピン止め層の磁化の向きは、下側にある反
強磁性（ＡＦ）ピンニング層（pinning layer）によっ
て固定され得る。ＡＦピンニング層は大きな交換磁界を
与え、それはピン止め層の磁化を一方向に保持する。Ａ
Ｆ層の下側には通常、第１および第２のシード層（seed
layer）が存在する。第１のシード層によって、第２の
シード層は、＜１１１＞結晶構造方位で成長できるよう
になる。第２のシード層は、ＡＦピンニング層および他
の後に成長される磁性層のための＜１１１＞結晶構造方
位を確立する。 【０００６】種々の進歩がなされてきており、多数のピ
ン止めされた基準層を個別に設定することができるが、
より応答性に優れた基準層を設けるために＜１１１＞結
晶構造上に成長させなければならないことがわかってき
た。さらに、従来の解決策において、１つのセンス層と
２つの別個のピン止め層とを有する二重磁気トンネル接
合を利用することが提案されてきた。しかしながら、ピ
ンニング層またはピン止め層のための要件、およびそれ
らを製造するために必要とされる複雑な材料のための要
件を克服する二重ＭＴＪセルを提供するための能力が欠
けている。 【０００７】 【特許文献１】米国特許出願第０９／９６３，１７１号 【特許文献２】米国特許第６，２５９，６４４号 【０００８】本発明の目的は、ピンニングまたはピン止
め層のための要件、およびそれらを製造するために必要
とされる複雑な材料のための要件を克服する二重ＭＴＪ
セルを提供することである。 【０００９】 【課題を解決するための手段】本発明によれば、（磁気
的に）軟らかい基準層を用いた二重トンネル接合を有す
る磁気抵抗セルを含む磁気メモリデバイスが開示され
る。 【００１０】本発明のさらなる特徴および利点は、一例
として本発明の特徴を例示する添付図面に関連してなさ
れる、以下の詳細な説明から明らかになるであろう。 【００１１】 【発明の実施の形態】ここで、図面に示された例示的な
実施形態が参照され、それを説明するために本明細書に
おいては特定の用語を使用する。それにもかかわらず、
それによって本発明の範囲が制限されることは意図され
ていないことは理解されたい。本明細書に示された本発
明の機構の変更、およびさらなる修正、並びに関連する
分野の熟練者が本開示を入手した際に思いつく、本明細
書に示されるような本発明の原理のさらなる応用形態
は、本発明の範囲内にあるものとみなされるべきであ
る。 【００１２】図１は、導電性センス層１０２と、第１の
導体層１０４と、第２の導体層１０６と、第１の磁気ト
ンネル接合１０８と、第２の磁気トンネル接合１１０と
を含む磁気メモリデバイス１００の断面図を示す。磁気
トンネル接合１０８および１１０は、磁気二重トンネル
接合セルを形成する。 【００１３】磁気メモリデバイス１００の実際の物理的
な構造が、図２の断面図にさらに示される。図２は、図
１に示されるような導体層、二重トンネル接合、および
センス層を形成する際に必要とされる製造層を示す。製
造の複数の段階において、第２の導電層１０６は半導
体、通常シリコンの基板材料上に製作されるが、磁気二
重トンネル接合メモリセルデバイス１００を製造するた
めには他のタイプの半導体材料が適している場合もあ
る。導体層１０６は２つの目的にかなう。第１に、層１
０６は下側導体としての役割を果たし、特定の動作中に
電流が流れるための経路を提供する。第２に、層１０６
はシード層としての役割を果たし、後述されるような所
望の材料特性を有する後続の層の成長を助ける。 【００１４】導体層１０６は、とりわけ、Ｃｕ、Ｔａ、
Ｔａ／Ｃｕ、Ｔａ／ＲｕまたはＣｕ／Ｒｕの多層の組み
合わせのような良く知られた材料から製作され得る。そ
れらの材料は必要に応じて、＜１１１＞結晶構造を有す
る後続の薄膜成長を促進する能力という理由で選択され
る場合もある。これにより、層１０６上に後に堆積され
るＮｉＦｅの層は、その結晶構造のより高い＜１１１＞
方位を有することが可能になる。その成長の方位は、そ
の後の積層体（スタック）の基準層においてピンニング
効果を達成するために必要とされ、その積層体において
は後続の層も＜１１１＞結晶構造を有する。＜１１１＞
結晶構造は、下側スピン値を促進するために下側電極内
に、および上側スピン値を促進するために上側電極内に
設けられることに留意されたい。 【００１５】第２の導体層１０６の上側には、軟らかい
基準層１１８が形成される。軟らかい基準層１１８は、
ＮｉＦｅまたはＮｉＦｅＣｏのような磁気的に軟らかい
材料から形成されるために「軟らかい」と呼ばれる。軟
らかい基準層を実現するためにいくつかの方法がある。
１つの方法は、軟らかい基準層の保磁力がビット層の保
磁力よりも小さくなるような、「非常に軟らかい」材料
を形成することである。軟らかい基準層１１８も＜１１
１＞結晶構造を有し、２つの状態のうちの１つに磁界を
整列させるために、磁気の向きがさらに向上されるよう
にする。軟らかい基準層を形成する別の方法は、ビット
線を強磁性材料（たとえば、ＮｉＦｅ）で被覆すること
である。被覆によって、（磁気的に）軟らかいまたは非
常に軟らかい基準線が形成され、ビット線の保磁力がビ
ット層１０２の保磁力よりも小さくなる。より低い保磁
力によって、または軟らかい基準線になるように望まれ
る線を被覆することによって達成される軟らかい基準層
の例は、同じ譲受人に譲渡された特許文献１に記載され
ており、その特許出願は全ての目的を果たすために参照
により本明細書に組み込まれる。 【００１６】障壁層１１６が軟らかい基準層１１８上に
形成される。障壁層１１６は通常、センス層１０２と軟
らかい基準層１１８との間で量子力学的トンネル効果が
生じるようになる絶縁性トンネル障壁である。このトン
ネル現象は電子スピン依存性であり、磁気トンネル接合
の抵抗が、軟らかい基準層１１８とセンス層１０２との
磁化ベクトルの相対的な向きの関数になる。たとえば、
磁気トンネル接合の抵抗は、その磁気トンネル接合の磁
化の向きが平行である場合には第１の値（Ｒ）になり、
磁化の向きが反平行である場合には第２の値（Ｒ＋Δ
Ｒ）になる。絶縁性トンネル障壁１１６は、酸化アルミ
ニウム（Ａｌ２Ｏ３）、二酸化シリコン（ＳｉＯ２）、
酸化タンタル（Ｔａ２Ｏ５）、窒化シリコン（Ｓｉ
Ｎ４）、窒化アルミニウム（ＡｌＮｘ）または酸化マグ
ネシウム（ＭｇＯ）から形成され得る。絶縁性トンネル
障壁１１６のために、他の誘電体およびある特定の半導
体材料が使用され得る。絶縁性トンネル障壁１１６の厚
みは、約０．５ｎｍ〜約３ｎｍの範囲とすることができ
る。 【００１７】その後、センス層１０２が障壁層１１６上
に形成される。センス層１０２は、軟らかい基準層１１
８の磁性材料よりも「（磁気的に）硬い」磁性材料から
形成される。センス層および基準層は軟らかい磁性材料
から形成され、ここで用いられる用語「より硬い」は相
対的であることに留意されたい。こうして、センス層１
０２の保磁力は、軟らかい基準層１１８の保磁力よりも
非常に高くなる。軟らかい基準層１１８は、その磁化ベ
クトルが非常に容易に反転するので、センス層１０２よ
りも「軟らかい」とみなされる。２つの層１１８および
１０２の保磁力は、２つの層１１８および１０２に対し
て異なるビット形状、幾何学的形状、組成、厚み等を用
いることにより、異なるように作成され得る。可能性の
ある強磁性層の材料は、ニッケル鉄（ＮｉＦｅ）、ニッ
ケル鉄コバルト（ＮｉＦｅＣｏ）、コバルト鉄（ＣｏＦ
ｅ）、ＮｉＦｅおよびＣｏの他の磁気的に軟らかい合
金、ドープドアモルファス強磁性合金、およびパーマロ
イ（登録商標）を含む。たとえば、センス層１０２は、
ＮｉＦｅまたはＣｏＦｅのような材料から形成されるこ
とができ、基準層１１８は、同じ材料から、または上述
の、たとえばＮｉＦｅＣｏのような異なる材料から形成
され得る。 【００１８】層１０２、障壁層１１６および基準層１１
８は、第２の磁気トンネル接合１１０を形成する。 【００１９】センス層１０２が形成された後、障壁層１
１２がその上に形成される。次に、障壁層１１２上に、
基準層１１４が形成される。最後に、軟らかい基準層１
１４上に、第１の導体層１０４が形成される。障壁層１
１２のための材料は、前述のような障壁層１１６の材料
と同じである。同様に、軟らかい基準層１１４を形成す
るために用いられる材料は、軟らかい基準層１１８のた
めに用いられる材料に類似する。さらに、導体層１０４
は通常、層１０６を形成するために用いられるのと同じ
ような態様で製作される。こうして、メモリデバイス１
００を製造する際に、材料の順序が反転、すなわち鏡像
をなし、センス層１０２について対称になる。センス層
１０２、障壁層１１２および軟らかい基準層１１４は、
第１の磁気トンネル障壁接合１０８を形成する。接合１
０８は、前述のような接合１１０と同じように動作す
る。 【００２０】センス層１０２および軟らかい基準層１１
４または１１６の磁化ベクトル（図示せず）が同じ向き
を指している場合には、センス層１０２、障壁層１１２
（または１１６）および軟らかい基準層１１４（または
１１８）によって形成される第１（または第２）のＳＤ
Ｔ接合１０８（または１１０）の向きは、「平行」であ
ると言われる。軟らかい基準層１１４（または１１８）
およびセンス層１０２の磁化ベクトルが互いに反対方向
を指している場合には、その磁気トンネル接合の向きは
「反平行」であると言われる。これら２つの安定した向
き、すなわち平行および反平行は、「０」および「１」
の論理値に対応する。 【００２１】センス層１０２は強磁性層から形成され、
その磁化はある方向から他の方向に自由に切り替わり、
センス／自由／データ層としての役割も果たす。接合１
０８（または１１０）の他の導体は、強磁性基準層１１
４（または１１８）からなり、それはセンス層よりも
「磁気的に軟らかい」。すなわち、基準層は、センス層
よりも小さな保磁力を有する。導体層１０４は、動作中
にセンス層１０２上に電流を流すための役割を果たし、
また第１の下側導体１０６と第２の上側導体１０４とが
ワード線としての役割を果たすメモリアレイ内のビット
線としての役割も果たす。 【００２２】軟らかい基準層１１８および１１４は、な
すがままにされる場合、自らの固定された磁化を持つ場
合も持たない場合もあることに留意されたい。導体層１
０６を流れる電流を介して、または層１０４、１０２お
よび１０６を流れる電流の組み合わせを介して、外部磁
界がかけられるとき、層１１８の磁化はその向きを変更
し、最終的には既知の方向に切り替わる。同様に、導体
層１０４を流れる電流を介して、または導体１０４、１
０２および１０６を流れる電流の組み合わせを介して外
部磁界がかけられるとき、層１１４の磁化はその向きを
変更し、最終的には既知の方向に切り替わる。層１１８
および１１４の方向はひとたび電流が加えられればわか
るので、それらは基準層として使用され得る。これらの
層１１４および１１８は、ビット層１０２より小さい保
磁力を有するように製作される。したがって、十分に小
さな電流（それゆえ磁界）が加えられる場合でも、軟ら
かい基準層１１４および１１８は、ビットまたはセンス
層１０２に格納されたビットの状態を著しく変更するこ
となく、配向され得る。磁界が大きい場合でも、基準層
１１４および１１８は依然として配向され、ビット層１
０２は必要に応じて切り替えられ得る。こうして、軟ら
かい基準層１１４または１１８のいずれかの磁気の向き
がセンス層１０２の磁化と同じ方向であるときに、平行
な向きが生じる。同様に、軟らかい基準層１１４または
１１８のいずれかの磁気の向きがセンス層１０２の磁気
の向きと反対であるときに、反平行な向きが生じる。 【００２３】２つの基準層１１４および１１８が、互い
とは無関係に設定され得ることは重要である。これは、
いずれかの基準層が互いと同じに、または反対の方向に
設定され得ることを意味する。さらに、ピンニング層ま
たはピン止め層の材料が必要とされないので、そのよう
な材料を用いてメモリデバイスを製造する際に伴う面倒
な問題が排除される。さらに、それらのピンニング磁界
を適切に設定するために、従来のピン止め層はアニーリ
ングステップを必要とした。本実施形態にはピン止め層
が含まれないので、アニーリングステップが排除され
る。 【００２４】さらに、１つのセンス線に結合されるデュ
アルまたは二重のトンネル接合を用いることにより、セ
ル当たり２ビットを格納することができる。さらに、デ
ュアル接合によって、データビットが第１の接合に格納
されることができ、一方基準ビットが第２の接合に格納
されることができ、それにより、差分センシングを実行
することが可能になる。代案として、直列のセル内の２
つのトンネル接合を利用することにより、セル当たりの
トンネル磁気抵抗が高められ得る。これにより、差分セ
ンシングのセルの必要性がなくなり、トンネル接合を１
つだけ用いる従来技術に比べて、格納されたビットの精
度が向上する。こうして、２つの接合にわたる電圧は、
１つの接合の電圧よりも大きくなり、それにより、従来
技術のシステムにおいて生じた信号減衰がなくなるか、
または少なくとも部分的に克服される。 【００２５】導体層１０４および１０６を介してセンス
層１０２に書込み電流を供給することにより、センス層
１０２、障壁層１１２および１１６、並びに軟らかい基
準層１１４および１１８によって形成された磁気トンネ
ル接合に、データが書き込まれ得る。センス層１０２に
供給される電流は、センス層１０２の周囲に磁界を生成
し、導体層１０４および１０６に供給される電流は、そ
れぞれ導体層１０４および１０６の周囲に磁界を生成す
る。２つの磁界は、合成されるとき、センス層１０２の
保磁力を超え、それゆえ、層１０２、１０４および１０
６に供給される電流の方向に応じて、センス層１０２の
磁化ベクトルを所望の向きに設定する。センス層１０２
の一方の磁化の向きは論理値１を定義し、反対の向きは
論理値０を定義する。また、基準層１１４および１１８
の保磁力はセンス層の保磁力よりも小さいので、基準層
１１４および１１８は、それらの磁界によって強制的に
配向され得る。基準層は読出しプロセス中にのみ既知の
向きに配置される必要があるので、これは問題にはなら
ない。 【００２６】ここで読出しプロセスが説明される。導電
層１０４および１０６に電流が供給されるとき、導電層
１０４および導電層１０６を介して磁気二重トンネル接
合１００にわたって電圧が印加される。その電圧によっ
て、センス層１０２、軟らかい基準層１１４および１１
８、並びにセンス層１０２とそれぞれ軟らかい基準層１
１４および１１８との間に挟まれた障壁層１１２および
１１６の間に形成された磁気トンネル接合にセンス電流
が流れる。 【００２７】磁気トンネル接合の抵抗は、磁気トンネル
接合を流れる電流をセンシングすることにより測定され
る。センシングされた電流は、磁気トンネル接合の抵抗
に反比例する。したがって、ＩＳ＝Ｖ／ＲまたはＩＳ＝
Ｖ／（Ｒ＋ΔＲ）である。ただし、Ｖは印加される電圧
であり、ＩＳはセンシングされる電流であり、Ｒはデバ
イス１００の公称抵抗であり、ΔＲは平行な磁化の向き
から反平行の磁化の向きに移行することにより生じる抵
抗の変化である。 【００２８】図３は、ワード線１０２と、図１の第１お
よび第２の導体層であるビット線１０４および１０６と
を含む磁気ランダムアクセスメモリ（ＭＲＡＭ）デバイ
ス５１０を示す。磁気二重トンネル接合１００は、ワー
ド線１０２と、ビット線１０４および１０６との交点に
配置される。磁気二重トンネル接合１００は行および列
に配列され、その行はＸ方向に沿って延在し、その列は
Ｙ方向に沿って延在する。ＭＲＡＭデバイス５１０の図
を簡略化するために、比較的少数の磁気二重トンネル接
合１００のみが示される。実際には、任意のサイズのア
レイが使用され得る。 【００２９】ワード線１０２として機能するトレース
は、アレイ５１２の一方の面にＸ方向に沿って延在す
る。ワード線１０２は、磁気二重トンネル接合１００内
のセンス層としての役割を果たし、誘電体材料から作成
された障壁層間に挟まれる。ビット線１０４および１０
６として機能するトレースは、アレイ５１２の隣接する
側の面にＹ方向に沿って延在する。ビット線１０４およ
び１０６は、図１のそれぞれ第１および第２のトンネル
接合１０８および１１０の軟らかい基準層に接触してい
る。アレイ５１２の各行に対して１つのワード線１０２
が存在し、アレイ５１２の各列に対して２つのビット線
１０４および１０６が存在できる。 【００３０】また、ＭＲＡＭデバイス５１２は、第１お
よび第２の行デコーダ５１４ａおよび５１４ｂと、第１
および第２の列デコーダ５１６ａおよび５１６ｂと、読
出し／書込み回路５１９とを含む。読出し／書込み回路
５１９は、センス増幅器５２２と、グランド接続子５２
４と、行電流源５２６と、電圧源５２８と、列電流源５
３０とを含む。 【００３１】選択された磁気二重トンネル接合１００で
の書込み動作中に、第１の行デコーダ５１４ａは選択さ
れたワード線１０２の一端を行電流源５２６に接続し、
第２の行デコーダ５１４ｂは選択されたワード線または
センス／ビット線１０２の他端をグランドに接続し、第
１の列デコーダ５１６ａは選択された導体またはワード
線１０４の一端をグランドに接続し、第２の列デコーダ
５１６ｂは他の選択された導線１０６を列電流源５３０
に接続する。結果として、選択されたワード線またはセ
ンス線１０２並びに導線１０４および１０６に書込み電
流が流れる。書込み電流は磁界を生成し、それにより磁
気二重トンネル接合１００が切り替わる。列デコーダ５
１６ａおよび５１６ｂによって、書込み電流は、選択さ
れた磁気二重トンネル接合１００を横切るセンス層１０
２にも流れる場合がある。 【００３２】選択された磁気二重トンネル接合１００で
の読出し動作中に、第１の行デコーダ５１４ａは電圧源
５２８を選択されたワード線１０２に接続し、第１の列
デコーダ５１８ａは選択された導線１０４をセンス増幅
器５２２の仮想グランド入力に接続する。その間に、第
１および第２の列デコーダ５１６ａおよび５１６ｂによ
って、選択された磁気二重トンネル接合１００を横切る
読出し線に、安定した読出し電流または両極性電流パル
スが流れる。選択された読出し線に安定した読出し電流
が供給される場合には、選択された磁気二重接合１００
の抵抗状態がセンス増幅器５２２によってセンシングさ
れる。両極性パルスが選択された読出し線に供給される
場合には、センス増幅器５２２は接合抵抗の遷移を検査
する。 【００３３】磁気二重トンネル接合１００は、多数の平
行な経路を通して互いに結合される。１つの交点に現れ
る抵抗は、他の行および列内の磁気二重トンネル接合１
００の抵抗と並列な交点にある磁気二重トンネル接合１
００の抵抗に等しくなる。したがって、磁気二重トンネ
ル接合１００のアレイ５１２は、交点抵抗網として特徴
付けられ得る。 【００３４】磁気二重トンネル接合１００は交点抵抗網
として接続されるので、寄生電流またはスニークパス電
流が、選択された磁気二重トンネル接合１００での読出
し動作と干渉する可能性がある。ダイオードまたはトラ
ンジスタのような遮断素子が、磁気二重トンネル接合１
００に接続されてもよい。これらの遮断素子は寄生電流
を遮断することができる。 【００３５】代替の実施形態では、寄生電流は、同じ譲
受人に譲渡された特許文献２に開示された「等電位」法
を用いることにより処理されてもよい。等電位法を用い
るように構成される場合には、読出し／書込み回路１０
２は、選択されないビット線１０４および１０６に、選
択されたビット線１０４／１０６と同じ電位を与える
か、または選択されないワード線１０２に、選択された
ビット線１０４／１０６と同じ電位を与えることができ
る。 【００３６】第１の行デコーダ５１４ａは電圧源５２８
を選択されたセンス線１０２に接続し、第１の列デコー
ダ５１６ａは選択された導線１０４の一端をセンス増幅
器５２２の仮想グランド入力に接続する。結果として、
選択された磁気トンネル接合１００を通ってセンス増幅
器５２２までセンス電流（ＩＳ）が流れる。第２の列デ
コーダ５１６ｂは列電流源５３０を他の選択されたビッ
ト線１０６に接続する。結果として、選択されたビット
線１０４および１０６を通ってセンス増幅器５２２まで
読出し電流（Ｉｒ）が流れる。読出し電流（Ｉｒ）は、
基準層の磁化ベクトルを設定する。センス増幅器５２０
は、センス電流および読出し電流の和（ＩＳ＋Ｉｒ）を
センシングする。読出し電流（Ｉｒ）の大きさはわかっ
ているので、センス電流（ＩＳ）の大きさ、ひいては磁
気二重トンネル接合１００の抵抗および論理状態を判定
することができる。 【００３７】本発明はＴＭＲデバイスに関連して説明さ
れてきたが、本発明はそれに限定されない。本発明は、
類似の動作特性を有する他のタイプの磁気抵抗デバイス
に適用され得る。たとえば、本発明は巨大磁気抵抗（Ｇ
ＭＲ）デバイスに適用され得る。ＧＭＲデバイスは、デ
ータ層および基準層が、絶縁性トンネル障壁（図３の障
壁層１１０）の代わりに、導電性で、非磁性の金属層に
よって分離されることを除いて、ＴＭＲデバイスと同じ
基本構成を有する。その分離は０．５〜３ｎｍの範囲に
及ぶ。例示的なスペーサ層金属は、金、銀および銅を含
む。データおよび基準磁化ベクトルの相対的な向きは、
ＧＭＲデバイスの面内抵抗に影響を及ぼす。 【００３８】先に参照された構成は、本発明の原理に対
する応用形態の例示にすぎないことは理解されたい。本
発明の思想および範囲から逸脱することなく、多数の修
正および代替の構成を考案することができる。たとえ
ば、スピンバルブ構造は、メモリの用途だけに限定され
ない。厳密に同じ構造が、フィールドセンサ、磁気読出
しヘッドに対して使用され得る。各応用形態は当然、ト
ンネル接合特性（ＴＭＲ値、絶対抵抗、保磁力、切替え
磁界等）の設計変更を必要とするが、そのような設計変
更は、限られた実験しかしない場合でも当業者の能力の
範囲内で十分に行われる。本発明は、現時点で本発明の
最も実践的で好ましい実施形態であると思われるものに
関連して個別にかつ詳細に図示され、および十分に説明
されてきたが、特許請求の範囲に記載される本発明の原
理および概念から逸脱することなく、多数の修正がなさ
れることができることは、当業者には明らかであろう。 【００３９】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施形態を示す。 １．磁気メモリデバイスであって、第１および第２の軟
らかい基準層と、第１および第２の障壁層と、および前
記第１の障壁層と前記第２の障壁層との間に画定された
センス層であって、前記第１の障壁層と前記第２の障壁
層とが、さらに前記第１の軟らかい基準層と前記第２の
軟らかい基準層とにより画定される、センス層とからな
る、磁気メモリデバイス。 ２．前記第１および第２の軟らかい基準層が、互いに無
関係に動的に設定されることができる、上記１に記載の
磁気メモリデバイス。 ３．前記磁気メモリデバイスは、２つの接合を有する磁
気トンネル接合セルであり、一方が前記第１の障壁層を
含み、もう一方が前記第２の障壁層を含む、上記１に記
載の磁気メモリデバイス。 ４．前記第１の接合が第１の磁気ビットを定義し、前記
第２の接合が第２の磁気ビットを定義する、上記１に記
載の磁気メモリデバイス。 ５．磁気メモリデバイスであって、センス層と、第１の
動的に設定可能な基準層と、前記センス層と前記第１の
基準層との間に挟まれた第１の障壁層とによって画定さ
れた第１の接合と、および前記センス層と、第２の動的
に設定可能な基準層と、前記センス層と前記第２の基準
層との間に挟まれた第２の障壁層とによって画定された
第２の接合とからなる、磁気メモリデバイス。 ６．前記第１の接合が第１の磁気トンネル接合ビットを
定義し、前記第２の接合が第２の磁気トンネル接合ビッ
トを定義する、上記５に記載の磁気メモリデバイス。 ７．メモリセルのアレイを含む情報記憶デバイスであっ
て、各メモリセルが、センス層と、第１の動的に設定可
能な基準層と、前記センス層と前記第１の基準層との間
に挟まれた第１の障壁層とによって画定された第１の接
合と、および前記センス層と、第２の動的に設定可能な
基準層と、前記センス層と前記第２の基準層との間に挟
まれた第２の障壁層とによって画定された第２の接合と
からなる、情報記憶デバイス。 ８．前記第１の接合が第１の磁気トンネル接合ビットを
定義し、前記第２の接合が第２の磁気トンネル接合ビッ
トを定義する、上記７に記載のデバイス。 ９．前記第１の磁気トンネル接合ビットが、前記第２の
磁気トンネル接合ビットとは無関係に配向され得る、上
記８に記載のデバイス。 １０．前記アレイに沿って第１の方向に延在する複数の
第１のトレースと、前記アレイに沿って前記複数の第１
のトレースと平行に前記第１の方向に延在する複数の第
２のトレースとをさらに含み、前記複数の第１のトレー
スのそれぞれが前記第１の基準層の一部に電気的に結合
され、前記複数の第２のトレースのそれぞれが前記第２
の基準層の一部に電気的に結合される、上記７に記載の
デバイス。 【００４０】 【発明の効果】本発明によれば、磁気メモリデバイスに
おいて、ピンニング層またはピン止め層のための要件、
およびそれらを製造するために必要とされる複雑な材料
のための要件を克服する二重ＭＴＪセルを提供すること
が可能になる。
【図面の簡単な説明】
【図１】本発明による二重トンネル接合セルを含む磁気
抵抗記憶デバイスの断面図である。 【図２】本発明にしたがって製造されるような二重トン
ネル接合セルの断面図である。 【図３】本発明の範囲内で実施されるような、支援論理
回路を備えるメモリアレイの概略図である。 【符号の説明】 100 磁気二重トンネル接合メモリデバイス 102 導電性センス層（ワード線） 104、106 導体層（ビット線） 108、110 磁気トンネル接合 112、116 障壁層 114、118 基準層 512 ＭＲＡＭデバイス
抵抗記憶デバイスの断面図である。 【図２】本発明にしたがって製造されるような二重トン
ネル接合セルの断面図である。 【図３】本発明の範囲内で実施されるような、支援論理
回路を備えるメモリアレイの概略図である。 【符号の説明】 100 磁気二重トンネル接合メモリデバイス 102 導電性センス層（ワード線） 104、106 導体層（ビット線） 108、110 磁気トンネル接合 112、116 障壁層 114、118 基準層 512 ＭＲＡＭデバイス
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ルン・ティー・トラン
アメリカ合衆国カリフォルニア州95070,
サラトガ，ウッドブリー・コート・5085
Ｆターム(参考） 5F083 FZ10 JA02 JA06 JA37 JA38
JA39 LA04 LA05 LA07 LA10
ZA21
Claims (1)
- 【特許請求の範囲】 【請求項１】 磁気メモリデバイスであって、 第１および第２の軟らかい基準層と、 第１および第２の障壁層と、および前記第１の障壁層と
前記第２の障壁層との間に画定されたセンス層であっ
て、前記第１の障壁層と前記第２の障壁層とが、さらに
前記第１の軟らかい基準層と前記第２の軟らかい基準層
とにより画定される、センス層とからなる、磁気メモリ
デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/098204 | 2002-03-15 | ||
| US10/098,204 US6593608B1 (en) | 2002-03-15 | 2002-03-15 | Magneto resistive storage device having double tunnel junction |
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| JP2003273334A true JP2003273334A (ja) | 2003-09-26 |
| JP2003273334A5 JP2003273334A5 (ja) | 2005-04-21 |
Family
ID=22267971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2003065875A Pending JP2003273334A (ja) | 2002-03-15 | 2003-03-12 | 二重トンネル接合を有する磁気抵抗記憶デバイス |
Country Status (6)
| Country | Link |
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| US (1) | US6593608B1 (ja) |
| EP (1) | EP1345231A1 (ja) |
| JP (1) | JP2003273334A (ja) |
| KR (1) | KR20030074469A (ja) |
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- 2003-03-12 JP JP2003065875A patent/JP2003273334A/ja active Pending
- 2003-03-14 KR KR10-2003-0016054A patent/KR20030074469A/ko not_active Application Discontinuation
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Also Published As
| Publication number | Publication date |
|---|---|
| US6593608B1 (en) | 2003-07-15 |
| TW200304230A (en) | 2003-09-16 |
| KR20030074469A (ko) | 2003-09-19 |
| EP1345231A1 (en) | 2003-09-17 |
| CN100466093C (zh) | 2009-03-04 |
| CN1445781A (zh) | 2003-10-01 |
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