KR102169622B1 - 메모리 소자 - Google Patents

메모리 소자 Download PDF

Info

Publication number
KR102169622B1
KR102169622B1 KR1020180114960A KR20180114960A KR102169622B1 KR 102169622 B1 KR102169622 B1 KR 102169622B1 KR 1020180114960 A KR1020180114960 A KR 1020180114960A KR 20180114960 A KR20180114960 A KR 20180114960A KR 102169622 B1 KR102169622 B1 KR 102169622B1
Authority
KR
South Korea
Prior art keywords
layer
magnetic
memory device
exchange diamagnetic
pinned
Prior art date
Application number
KR1020180114960A
Other languages
English (en)
Other versions
KR20190087943A (ko
Inventor
박재근
최진영
전한솔
이동기
케이콘도
백종웅
Original Assignee
한양대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한양대학교 산학협력단 filed Critical 한양대학교 산학협력단
Priority to US16/963,051 priority Critical patent/US11133458B2/en
Priority to PCT/KR2019/000133 priority patent/WO2019143052A1/ko
Publication of KR20190087943A publication Critical patent/KR20190087943A/ko
Application granted granted Critical
Publication of KR102169622B1 publication Critical patent/KR102169622B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • H01L43/08—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H01L43/02—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

본 발명은 메모리 소자를 개시한다. 본 발명의 실시예에 따른 메모리 소자는 기판 상에 형성되는 하부 전극, 시드층, 하부 합성 교환 반자성층, 자기 터널 접합, 상부 합성 교환 반자성층 및 상부 전극이 적층 되고, 상기 자기 터널 접합은, 하부 고정층, 하부 터널 배리어층, 하부 자유층, 분리층, 상부 자유층, 상부 터널 배리어층 및 상부 고정층이 순차적으로 적층된 것을 특징으로 한다.

Description

메모리 소자{MEMORY DEVICE}
본 발명은 메모리 소자에 관한 것으로, 보다 상세하게는, 두 개의 고정층을 포함하는 자기 터널 접합(Magnetic Tunnel Junction; MTJ)을 이용하는 자기 메모리 소자에 관한 것이다.
플래쉬 메모리 소자에 비해 소비 전력이 적고 집적도가 높은 차세대 비휘발성 메모리 소자에 대한 연구가 진행되고 있다. 이러한 차세대 비휘발성 메모리 소자로는 칼코게나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화를 이용하는 상변화 메모리(Phase change RAM; PRAM), 강자성체의 자화 상태에 따른 자기 터널 접합(Magnetic Tunnel Junction; MTJ)의 저항 변화를 이용하는 자기 메모리(Magnetic RAM; MRAM), 강유전체 물질의 분극 현상을 이용하는 강유전체 메모리(Ferroelectric RAM), 가변 저항 물질의 저항 변화를 이용하는 저항 변화 메모리(Resistance change RAM; ReRAM) 등이 있다.
자기 메모리로서 전자 주입에 의한 스핀 전달 토크(Spin-Transfer Torque; STT) 현상을 이용하여 자화를 반전시키고, 자화 반전 전후의 저항차를 판별하는 STT-MRAM(Spin-Transfer Torque Magnetic Random Access Memory) 소자가 있다. STT-MRAM 소자는 각각 강자성체로 형성된 고정층(pinned layer) 및 자유층(free layer)과, 이들 사이에 터널 배리어(tunnel barrier)가 형성된 자기 터널 접합을 포함한다.
자기 터널 접합은 자유층과 고정층의 자화 방향이 동일(즉 평행(parallel))하면 전류 흐름이 용이하여 저저항 상태를 갖고, 자화 방향이 다르면(즉 반평행(anti parallel)) 전류가 감소하여 고저항 상태를 나타낸다. 또한, 자기 터널 접합은 자화 방향이 기판에 수직 방향으로만 변화하여야 하기 때문에 자유층 및 고정층이 수직 자화값을 가져야 한다.
자기장의 세기 및 방향에 따라 수직 자화값이 0을 기준으로 대칭이 되고 스퀘어니스(squareness; S)의 모양이 뚜렷이 나오게 되면(S=1) 수직 자기 이방성(perpendicular magnetic anisotropy; PMA)이 우수하다고 할 수 있다. 이러한 STT-MRAM 소자는 이론적으로 1015 이상의 사이클링(cycling)이 가능하고, 나노초(ns) 정도의 빠른 속도로 스위칭이 가능하다.
특히, 수직 자화형 STT-MRAM 소자는 이론상 스케일링 한계(Scaling Limit)가 없고, 스케일링이 진행될수록 구동 전류의 전류 밀도를 낮출 수 있다는 장점으로 인해 DRAM 소자를 대체할 수 있는 차세대 메모리 소자로 연구가 활발하게 진행되고 있다. 한편, STT-MRAM 소자의 예가 한국등록특허 제10-1040163호에 제시되어 있다.
또한, STT-MRAM 소자는 자유층 하부에 시드층이 형성되고, 고정층 상부에 캐핑층이 형성되며, 캐핑층 상부에 합성 교환 반자성층 및 상부 전극이 형성된다. 그리고, STT-MRAM 소자는 실리콘 기판 상에 실리콘 산화막이 형성된 후 그 상부에 시드층 및 자기 터널 접합이 형성된다. 또한, 실리콘 기판 상에는 트랜지스터 등의 선택 소자가 형성될 수 있고, 실리콘 산화막은 선택 소자를 덮도록 형성될 수 있다.
따라서, STT-MRAM 소자는 선택 소자가 형성된 실리콘 기판 상에 실리콘 산화막, 시드층, 자유층, 터널 배리어, 고정층, 캐핑층, 합성 교환 반자성층 및 상부 전극의 적층 구조를 갖는다. 여기서, 시드층 및 캐핑층은 탄탈륨(Ta)를 이용하여 형성하고, 합성 교환 반자성층은 자성 금속과 비자성 금속이 교대로 적층된 하부 자성층 및 상부 자성층과, 이들 사이에 비자성층이 형성된 구조를 갖는다.
그런데, 현재 보고되는 자기 터널 접합은 SiO2 또는 MgO 기판을 기반으로, 하부 전극이 없거나, Ta/Ru 하부 전극을 이용한 구조가 주를 이룬다. 그런데, STT-MRAM 소자를 구현하기 위해 기존 DRAM의 1T1C 구조에서 캐패시터를 자기 터널 접합으로 대체해야 하며, 이때 트랜지스터의 저항 감소와 금속의 확산 방지를 위한 재료를 이용하여 하부 전극을 형성해야 한다. 그러나, 기존의 SiO2 또는 MgO 기판을 이용하여 제조한 자기 터널 접합의 경우 실제 셀 트랜지스터와의 접목을 고려할 때 메모리 제조에 바로 적용이 불가능하다.
또한, STT-MRAM 소자를 구현하기 위해서는 DRAM을 대처할 만큼 스위칭 에너지가 낮아야하지만, 자유층의 스핀을 회전시키는 에너지가 높은 단점이 있어 메모리 제조에 어려움이 있다.
또한, STT-MRAM 셀을 통한 높은 프로그래밍 전류 밀도는, 자성층을 통한 높은 전류 밀도가 셀의 에너지 소모와 층의 열 프로파일을 증가시켜 셀의 무결성과 신뢰성에 영향을 미치기 때문에 여전히 문제가 있다. 또한 자성층을 통한 전류 밀도가 높으면 각 셀의 실리콘 면적이 커질 수 있다.
따라서, 고집적 p-STT MRAM 실현하기 위해 MTJ 셀 사이즈(cell size)를 10 nm 급으로 스케일 다운(scaling down)이 진행되어야 하지만, 셀 사이즈(cell size)가 작아짐에 따라 열적 안정성이 감소하여 입력한 저장정보의 신뢰도가 감소하는 문제가 있다.
대한민국 등록특허 제10-1737130호, "압전 응력 재료를 포함하는 ＳＴＴ-ＭＲＡＭ 셀 구조"
본 발명의 실시예의 목적은 자기 터널 접합에 하부 고정층 및 상부 고정층을 포함함으로써, 상부 고정층의 자화 방향에 따라 저항 상태가 증가하여 멀티 비트(multi-bit) 동작이 가능한 메모리 소자를 제공하기 위한 것이다.
본 발명의 실시예의 목적은 자기 터널 접합의 자화 방향의 변화를 급격하게 할 수 있어 동작 속도를 빠르게 할 수 있는 메모리 소자를 제공하기 위한 것이다.
본 발명의 실시예의 목적은 수직 자기 터널 접합을 이용하여 고속 재기록이 가능한 메모리 소자를 제공하기 위한 것이다.
본 발명의 실시예에 따른 메모리 소자는 기판 상에 형성되는 하부 전극, 시드층, 하부 합성 교환 반자성층, 자기 터널 접합, 상부 합성 교환 반자성층 및 상부 전극이 적층 되고, 상기 자기 터널 접합은, 하부 고정층, 하부 터널 배리어층, 하부 자유층, 분리층, 상부 자유층, 상부 터널 배리어층 및 상부 고정층이 순차적으로 적층된다.
상기 하부 고정층은 자화 방향이 고정되고, 상기 상부 고정층은 자화 방향이 변경 가능할 수 있다.
상기 하부 합성 교환 반자성층은 자화 방향이 고정되고, 상기 상부 합성 교환 반자성층은 자화 방향이 변경 가능할 수 있다.
상기 상부 합성 교환 반자성층 및 상기 하부 합성 교환 반자성층은 제1 자성층, 비자성층 및 제2 자성층의 적층 구조로 형성되고, 상기 제1 자성층 및 상기 제2 자성층은 [Co/Pt]를 포함할 수 있다.
상기 하부 합성 교환 반자성층의 제1 자성층의 [Co/Pt] 층 수는 3 내지 6이고, 상기 제2 자성층의 [Co/Pt] 층 수는 0 내지 3일 수 있다.
상기 상부 합성 교환 반자성층의 제1 자성층의 [Co/Pt] 층 수는 3 내지 6이고, 상기 제2 자성층의 [Co/Pt] 층 수는 1 내지 3일 수 있다.
상기 하부 전극은,
텅스텐을 포함하는 제1 하부 전극 및 TiN을 포함하는 제2 하부 전극의 적층 구조일 수 있다.
상기 하부 합성 교환 반자성층과 상기 자기 터널 접합 사이 및 상기 자기 터널 접합과 상기 상부 합성 교환 반자성층 사이에 연결층(bridge layer)을 더 포함할 수 있다.
상기 연결층의 두께는 0.3nm 내지 0.5nm일 수 있다.
상기 상부 합성 교환 반자성층 및 상기 상부 전극 사이에 캐핑층(capping layer)을 더 포함할 수 있다.
상기 캐핑층의 두께는 0.3nm 내지 0.5nm일 수 있다.
본 발명의 실시예에 따르면 자기 터널 접합에 하부 고정층 및 상부 고정층을 포함함으로써, 상부 고정층의 자화 방향에 따라 저항 상태가 증가하여 멀티 비트(multi-bit) 동작이 가능한 메모리 소자를 제공할 수 있다.
본 발명의 실시예에 따르면 자기 터널 접합의 자화 방향의 변화를 급격하게 할 수 있어 동작 속도를 빠르게 할 수 있는 메모리 소자를 제공할 수 있다.
본 발명의 실시예에 따르면 수직 자기 터널 접합을 이용하여 고속 재기록이 가능한 메모리 소자를 제공할 수 있다.
도 1은 종래 구조의 메모리 소자를 도시한 단면도이다.
도 2a 및 도 2b는 종래 구조의 메모리 소자의 평행 상태(parallel state) 및 반평행 상태(anti-parallel state)를 도시한 개략도 이다.
도 3은 본 발명의 실시예에 따른 메모리 소자를 도시한 단면도이다.
도 4a 내지 도 4d는 본 발명의 실시예에 따른 메모리 소자의 평행 상태(parallel state) 및 반평행 상태(anti-parallel state)를 도시한 개략도 이다.
도 5a는 본 발명의 실시예에 따른 메모리 소자의 하부 고정층 구조의 예시도이다.
도 5b 및 도 5c는 본 발명의 실시예에 따른 메모리 소자의 하부 고정층 구조에서 하부 합성 교환 반자성층의 제2 자성층 및 제1 자성층의 적층 비율에 따른 자성 특성을 도시한 그래프이다.
도 6a는 종래 구조의 메모리 소자의 예시도이고, 도 6b는 본 발명의 실시예에 따른 메모리 소자의 상부 고정층 구조의 예시도이다.
도 6c 및 도 6d는 본 발명의 실시예에 따른 메모리 소자의 상부 고정층 구조에서 상부 합성 교환 반자성층의 제1 자성층 및 제2 자성층의 적층 비율에 따른 자성 특성을 도시한 그래프이다.
도 7a 및 도 7b는 단일의 고정층을 포함하는 메모리 소자의 자성 특성을 도시한 그래프이다.
도 8a는 및 도 8b는 본 발명의 실시예에 따른 메모리 소자의 자성 특성을 도시한 그래프이다.
도 8c는 본 발명의 실시예에 따른 메모리 소자의 반평행 상태(AP1 내지 AP3)에 따른 자기 저항(Tunnel Magnetic Resistance; TMR)비를 도시한 그래프이다.
도 9는 본 발명의 실시예에 따른 메모리 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 10은 본 발명의 실시예에 따른 메모리 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 11은 본 발명의 실시예에 따른 메모리 소자를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
이하 첨부 도면들 및 첨부 도면들에 기재된 내용들을 참조하여 본 발명의 실시예를 상세하게 설명하지만, 본 발명이 실시예에 의해 제한되거나 한정되는 것은 아니다.
본 명세서에서 사용된 용어는 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 사용되는 "실시예", "예", "측면", "예시" 등은 기술된 임의의 양상(aspect) 또는 설계가 다른 양상 또는 설계들보다 양호하다거나, 이점이 있는 것으로 해석되어야 하는 것은 아니다.
또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or'이기보다는 포함적인 논리합 'inclusive or'를 의미한다. 즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다'라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.
또한, 본 명세서 및 청구항들에서 사용되는 단수 표현("a" 또는 "an")은, 달리 언급하지 않는 한 또는 단수 형태에 관한 것이라고 문맥으로부터 명확하지 않는 한, 일반적으로 "하나 이상"을 의미하는 것으로 해석되어야 한다.
아래 설명에서 사용되는 용어는, 연관되는 기술 분야에서 일반적이고 보편적인 것으로 선택되었으나, 기술의 발달 및/또는 변화, 관례, 기술자의 선호 등에 따라 다른 용어가 있을 수 있다. 따라서, 아래 설명에서 사용되는 용어는 기술적 사상을 한정하는 것으로 이해되어서는 안 되며, 실시예를 설명하기 위한 예시적 용어로 이해되어야 한다.
또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 설명 부분에서 상세한 그 의미를 기재할 것이다. 따라서 아래 설명에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미와 명세서 전반에 걸친 내용을 토대로 이해되어야 한다.
한편, 제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 구성 요소들은 용어들에 의하여 한정되지 않는다. 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다.
또한, 막, 층, 영역, 구성 요청 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 층, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
한편, 본 발명을 설명함에 있어서, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는, 그 상세한 설명을 생략할 것이다. 그리고, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1은 종래 구조의 메모리 소자를 도시한 단면도이다.
종래 구조의 메모리 소자는 기판(100) 상에 형성되는 하부 전극(110), 시드층(120), 합성 교환 반자성층(130), 자기 터널 접합 및 상부 전극(210)이 적층 되고, 자기 터널 접합은 고정층(150), 하부 터널 배리어층(161), 하부 자유층(171), 분리층(180), 상부 자유층(172) 및 제1 캐핑층(162)을 순차적으로 적층 된다.
그러나, 종래 구조의 메모리 소자는 단일의 고정층(150)을 포함하기 때문에 상부 자유층(172), 분리층(180) 및 하부 자유층(171)을 포함하는 이중 자유층(정보 저장층) 영역에서 수직자기특성을 나타내는 수직자기이방성 특성 및 저항을 나타낼 수 있다.
또한, 종래 구조의 메모리 소자는 고집적화를 실현하기 위해 자기 터널 접합의 셀 사이즈(cell size)를 10 nm 급으로 스케일 다운(scaling down)이 진행되어야 하나, 셀 사이즈가 작아짐에 따라 열적안정성이 감소하여 입력한 저장정보의 신뢰도가 감소하는 문제가 있다.
도 2a 및 도 2b는 종래 구조의 메모리 소자의 평행 상태(parallel state) 및 반평행 상태(anti-parallel state)를 도시한 개략도 이다.
도 2a 및 도 2b를 참조하면, 단일의 고정층(150)을 포함하는 종래 구조의 메모리 소자는 고정층(150)의 자화 방향은 고정되고, 상부 자유층(172), 분리층(180) 및 하부 자유층(171)을 포함하는 이중 자유층(170)의 자화 방향은 변화되는 구조를 가짐으로써, 고정층(150)과 이중 자유층(170)의 자화 방향이 평행하면 저저항 상태(parallel state)가 되고, 고정층(150)과 이중 자유층(170)의 자화 방향이 반평행하여 고저항 상태(anti-parallel state)가 된다.
따라서, 단일의 고정층을 포함하는 종래 구조의 메모리 소자는 저저항 상태와 고저항 상태를 포함하는 2개의 저항 상태만 존재하여 1비트(1bit) 동작만 가능하다.
도 3은 본 발명의 실시예에 따른 메모리 소자를 도시한 단면도이다.
본 발명의 실시예에 따른 메모리 소자는 기판(100) 상에 형성되는 하부 전극(110), 시드층(120), 하부 합성 교환 반자성층(130), 자기 터널 접합, 상부 합성 교환 반자성층(190) 및 상부 전극(210)이 적층 되고, 자기 터널 접합은, 하부 고정층(151), 하부 터널 배리어층(161), 하부 자유층(171), 분리층(180), 상부 자유층(172), 상부 터널 배리어층(162) 및 상부 고정층(151)이 순차적으로 적층된다.
기판(100)은 반도체 기판을 이용할 수 있다. 예를 들어, 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 실리콘 산화막 기판 등을 이용할 수 있는데, 본 발명의 실시예에 따른 메모리 소자는 실리콘 기판을 이용할 수 있다. 또한, 기판(100) 상에는 트랜지스터를 포함하는 선택 소자가 형성될 수 있다.
실시예에 따라, 기판(100) 상에는 절연층(105)이 형성될 수 있다. 절연층(105)은 선택 소자 등의 소정의 구조물을 덮도록 형성될 수 있고, 절연층(105)에는 선택 소자의 적어도 일부를 노출시키는 콘택홀이 형성될 수 있다. 절연층(105)은 비정질 구조의 실리콘 산화막(SiO2) 등을 이용하여 형성할 수 있다.
하부 전극(110)은 절연층(105) 상에 형성된다. 하부 전극(110)은 도전 물질을 이용하여 형성할 수 있는데, 금속, 금속 질화물 등으로 형성될 수 있다.
또한, 본 발명의 실시예에 따른 메모리 소자는 제1 및 제2 하부 전극(111, 112)의 이중 구조로 형성될 수 있다. 제1 하부 전극(111)은 절연층(105) 상에 형성되고, 제2 하부 전극(112)은 제1 하부 전극(111) 상에 형성될 수 있다. 또한, 제1 하부 전극(111)는 절연층(105) 내부에 형성될 수 있고, 그에 따라 기판(100) 상에 형성된 선택 소자와 연결될 수도 있다.
제1 및 제2 하부 전극(111, 112)은 다결정(polycrystal)의 물질로 형성될 수 있다. 따라서, 제1 및 제2 하부 전극(111, 112)는 bcc 구조의 도전 물질로 형성될 수 있다. 예를 들어, 제1 하부 전극(111)은 텅스텐(W) 등의 금속으로 형성될 수 있고, 제2 하부 전극(112)는 티타늄 질화막(TiN) 등의 금속 질화물로 형성될 수 있다.
바람직하게는, 본 발명의 실시예에 따른 메모리 소자는 하부 전극(110)이 텅스텐(W)을 포함하는 제1 하부 전극(111) 및 TiN을 포함하는 제2 하부 전극(112)의 적층 구조일 수 있다.
제1 및 제2 하부 전극(111, 112)은 다결정의 물질로 형성됨으로써 이후 형성되는 자기 터널 접합의 결정성을 향상시킬 수 있다. 따라서, 제1 및 제2 하부 전극(111, 112)이 형성되면 그 상부에 형성되는 비정질의 자기 터널 접합이 제1 하부 전극(111)의 결정 방향을 따라 성장되고, 이후 수직 이방성을 위해 열처리를 하게 되면 자기 터널 접합이 결정성이 종래보다 향상될 수 있다.
따라서, 종래에는 비정질의 절연층 상에 비정질의 시드층 및 비정질의 자기 터널 접합이 형성되므로 이후 열처리를 하더라도 결정성이 본 발명에 비해 향상되지 않는다. 자기 터널 접합의 결정성이 향상되면 자기장을 인가했을 때 자화가 더 크게 발생되고, 평행 상태에서 자기 터널 접합을 통해 흐르는 전류가 더 많아질 수 있다. 따라서, 이러한 자기 터널 접합을 메모리 소자에 적용하면 소자의 동작 속도 및 신뢰성을 향상시킬 수 있다.
시드층(120)은 하부 전극(110) 상에 형성된다. 시드층(120)은 하부 합성 교환 반자성층(130)이 결정 성장할 수 있도록 하는 물질로 형성될 수 있다. 따라서, 시드층(120)은 하부 합성 교환 반자성층(130)의 제1 및 제2 자성층(131, 133)이 원하는 결정 방향으로 성장할 수 있도록 할 수 있다. 예를 들어, 면심 입방 격자(Face Centered Cubic: FCC)의 (111) 방향 또는 육방 밀집 구조(Hexagonal Close-Packed Structure: HCP)의 (001) 방향으로 결정의 성장을 용이하게 하는 금속으로 형성될 수 있다.
시드층(120)은 탄탈륨(Ta), 루테늄(Ru), 티타늄(Ti), 팔라듐(Pd), 백금(Pt), 마그네슘(Mg), 코발트(Co), 알루미늄(Al) 및 텅스텐(W)으로 이루어진 군으로부터 선택된 금속 또는 이들의 합금을 포함할 수 있다. 바람직하게, 시드층(120)은 백금(Pt)으로 형성될 수 있고, 1㎚ 내지 3㎚의 두께로 형성될 수 있다.
하부 합성 교환 반자성층(130)은 시드층(120) 상에 형성된다. 하부 합성 교환 반자성층(130)은 자화 방향이 고정될 수 있고, 하부 합성 교환 반자성층(130)은 하부 고정층(151)의 자화를 고정시키는 역할을 한다.
하부 합성 교환 반자성층(130)은 제1 자성층(131), 비자성층(132) 및 제2 자성층(133)을 포함할 수 있다. 즉, 하부 합성 교환 반자성층(130)은 제1 자성층(131)과 제2 자성층(133)이 비자성층(132)을 매개로 반강자성적으로 결합된다. 또한, 제1 자성층(131)과 제2 자성층(133)은 FCC(111) 방향 또는 HCP(001) 방향의 결정을 가질 수 있다.
또한, 제1 및 제2 자성층(131, 133)의 자화 방향은 반평행하게 배열되는데, 예를 들어, 제1 자성층(131)은 상측 방향(즉, 상부 전극(210) 방향)으로 자화되고, 제2 자성층(133)은 하측 방향(즉, 기판(100) 방향)으로 자화될 수 있다.
제1 자성층(131) 및 제2 자성층(133)은 자성 금속과 비자성 금속이 교대로 적층된 구조로 형성될 수 있다. 자성 금속으로 철(Fe), 코발트(Co) 및 니켈(Ni) 등으로 이루어진 군으로부터 선택된 단일 금속 또는 이들의 합금이 이용될 수 있고, 비자성 금속으로 크롬(Cr), 백금(Pt), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 루테늄(Ru), 오스뮴(Os), 레늄(Re), 금(Au) 및 구리(Cu)로 이루어진 군으로부터 선택된 단일 금속 또는 이들의 합금이 이용될 수 있다. 예를 들어, 제1 자성층(131) 및 제2 자성층(133)은 [Co/Pd]X, [Co/Pt]X 또는 [CoFe/Pt]X (여기서, X은 1 이상의 정수)로 형성될 수 있고, 바람직하게는 [Co/Pt]X(여기서, X는 1 이상의 정수)으로 형성될 수 있다.
또한, 본 발명의 실시예에 따른 메모리 소자는 하부 합성 교환 반자성층(130)의 제1 자성층(131)의 [Co/Pt] 층 수는 3 내지 6일 수 있고, 제2 자성층(132)의 [Co/Pt] 층 수는 0 내지 3일 수 있다. 따라서, 제1 자성층(131)이 제2 자성층(133)보다 두껍게 형성될 수 있다.
예를 들어, 제1 및 제2 자성층(131, 133)이 동일 물질이 동일 두께로 복수 적층될 수 있는데, 제1 자성층(131)이 제2 자성층(133)보다 많은 적층 수로 형성될 수 있다. 예를 들어, 제1 자성층(131)은 Co 및 Pt가 6회 반복 적층된 [Co/Pt]6으로 형성될 수 있고, 제2 자성층(133)은 Co 및 Pt가 3회 반복 적층된 [Co/Pt]3으로 형성될 수 있다. 이때, Co는 예를 들어 0.3㎚∼0.5㎚의 두께로 형성될 수 있고, Pt는 Co보다 얇거나 같은 두께, 예를 들어 0.2㎚∼0.4㎚의 두께로 형성될 수 있다.
또한, 제1 자성층(131)은 반복 적층된 [Co/Pt], 즉 [Co/Pt]6 상에 Co가 더 형성될 수 있다. 즉, 제1 자성층(131)은 Co가 Pt보다 한층 더 형성될 수 있고, 최상층의 Co는 그 하측의 Co보다 두껍게 형성될 수 있는데, 예를 들어, 0.5㎚∼0.7㎚의 두께로 형성될 수 있다. 그리고, 제2 자성층(133)은 [Co/Pt]3 하측에 Co 및 Pt가 더 형성되고, 상측 Co가 더 형성될 수 있다. 즉, 비자성층(132) 상에 Co, Pt, [Co/Pt]3 및 Co가 적층되어 제2 자성층(133)이 형성될 수 있다. 이때, [Co/Pt]3 하측의 Co는 [Co/Pt]3의 Co보다 같거나 두꺼운 두께, 예를 들어 0.5㎚ 내지 0.7㎚의 두께로 형성될 수 있고, [Co/Pt]3 하측의 Pt는 [Co/Pt]3의 Pt와 동일 두께로 형성될 수 있으며, 상측의 Co는 [Co/Pt]3의 Co와 동일 두께로 형성될 수 있다.
비자성층(132)은 제1 자성층(131)과 제2 자성층(133)의 사이에 형성되며, 제1 자성층(131) 및 제2 자성층(133)이 반자성 결합을 할 수 있도록 하는 비자성 물질로 형성딜 수 있다. 예를 들어, 비자성층(132)은 루테늄(Ru), 로듐(Rh), 오스뮴(Os), 레늄(Re) 및 크롬(Cr)으로 이루어진 군으로부터 선택된 단독 또는 이들의 합금으로 형성될 수 있는데, 바람직하게는 루테늄(Ru)으로 형성될 수 있다.
실시예에 따라, 본 발명의 실시예에 따른 메모리 소자는 하부 합성 교환 반자성층(130)과 자기 터널 접합 사이에 제1 연결층(bridge layer; 141)을 더 포함할 수 있다.
제1 연결층(141)은 하부 합성 교환 반자성층(130) 상부에 형성된다. 제1 연결층(141)이 형성됨으로써 하부 합성 교환 반자성층(130)과 하부 고정층(151)의 자화는 서로 독립적으로 발생될 수 있다. 또한, 제1 연결층(141)은 자기 터널 접합의 결정성을 향상시킬 수 있는 물질로 형성될 수 있다. 따라서, 제1 연결층(141)은 다결정 물질, 예를 들어 bcc 구조의 도전 물질로 형성될 수 있는데, 바람직하게는, 텅스텐(W)으로 형성될 수 있다. 제1 연결층(141)은 다결정 물질로 형성됨으로써 그 상부에 형성되는 자기 터널 접합의 결정성을 향상시킬 수 있다.
다결정의 제1 연결층(141)이 형성되면 그 상부에 형성되는 비정질의 자기 터널 접합이 제1 연결층(141)의 결정 방향을 따라 성장되고, 이후 수직 자기 이방성을 위해 열처리를 하게 되면 자기 터널 접합이 결정성이 종래보다 향상될 수 있다. 특히, W을 제1 연결층(141)으로 이용하게 되면 400℃ 이상, 예를 들어 400℃ 내지 500℃의 고온 열처리 후에 결정화됨으로써 하부 및 상부 터널 배리어(161, 162) 안으로의 이종 물질의 확산을 억제하고 더 나아가 하부 및 상부 고정층(151, 152)과 하부 및 상부 자유층(171, 172)을 결정화시켜 자기 터널 접합의 수직 자기 이방성을 유지할 수 있다. 즉, 자기 터널 접합의 결정성이 향상되면 자기장을 인가했을 때 자화가 더 크게 발생되고, 평행 상태에서 자기 터널 접합을 통해 흐르는 전류가 더 많아질 수 있다.
따라서, 본 발명의 실시예에 따른 메모리 소자의 자기 터널 접합을 메모리 소자에 적용하면 소자의 동작 속도 및 신뢰성을 향상시킬 수 있다. 한편, 제1 연결층(141)은 예를 들어 0.3㎚ 내지 0.5㎚의 두께로 형성될 수 있다.
하부 합성 교환 반자성층(130)의 제2 자성층(133)과 하부 고정층(151)이 페로커플링(ferro coupling)되어야 하부 고정층(151)의 자화 방향이 고정되지만, W를 이용한 제1 연결층(141)이 0.5㎚를 초과하는 두께로 형성되면 제1 연결층(141)의 두께 증가로 인하여 하부 고정층(151)의 자화 방향이 고정되지 않고 하부 및 상부 자유층(171, 172)과 동일한 자화 방향을 가져 MRAM 소자에서 필요한 동일 자화 방향 및 다른 자화 방향이 발생하지 않아 메모리로 동작하지 않는다.
자기 터널 접합은 제1 연결층(141) 상에 형성되고, 자기 터널 접합은 하부 고정층(151), 하부 터널 배리어층(161), 하부 자유층(171), 분리층(180), 상부 자유층(172), 상부 터널 배리어층(162) 및 상부 고정층(151)이 순차적으로 적층된다.
따라서, 본 발명의 실시예에 따른 메모리 소자는 하부 고정층(151) 및 상부 고정층(151)을 포함하는 이중 고정층(150), 하부 터널 배리어층(161) 및 상부 터널 배리어층(162)을 포함하는 이중 터널 배리어층(160), 하부 자유층(171), 분리층(180) 및 상부 자유층(172)을 포함하는 이중 자유층(170)을 포함할 수 있다.
또한, 하부 고정층(151)은 자화 방향이 고정되고, 상부 고정층(152)은 자화가 한 방향으로 고정되지 않고 일 방향에서 이와 대향되는 타 방향으로 변화될 수 있다. 예를 들어, 하부 고정층(151)은 상부에서 하부로 향하는 방향으로 자화가 고정될 수 있고, 상부 고정층(152)은 상부에서 하부로 향하는 방향으로 자화가 변경될 수 있다. 따라서, 상부 고정층(152)의 자화 방향과 이중 자유층(170)의 자화 방향에 따라 네 가지의 저항 상태를 유지 할 수 있어, 멀티-비트(multi-bit) 동작이 가능하여 고집적화가 용이하다.
보다 구체적으로, 일반적으로 고정층은 자유층을 변화시켜 주기 위해 인가되는 동작에 영향을 받지 않고 자성 특성을 유지하는 층으로, 2비트 엠램 메모리 셀(2bit MRAM memory cell)은 고정층을 사용하여 자유층만 변화시켜 동작시킬 수 있다. 하지만, 고정층은 스위칭 시키기 위해 필요한 에너지를 소자에 인가하면 자화 방향이 변화될 수 있다.
따라서, 본 발명의 실시예에 따른 메모리 소자는 이중 자유층(170)의 자화 방향이 스위칭될 때에는 상부 고정층(152)의 자화 방향이 변화되지 않아, 상부 고정층(152)을 고정층으로 사용할 수 있다.
또한, 본 발명의 실시예에 따른 메모리 소자는 상부 고정층(152)의 보자력(coercivity) 값을 1 kOe 로 일반적으로 사용되는 고정층의 교환자장(Hex, exchange field)의 값 (>2kOe)보다 작게 하여 상부 고정층(152)의 자화 방향을 변화시킬 수 있어, 상부 고정층(152)의 자화 방향과 이중 자유층(170)의 자화 방향에 따라 네 가지의 저항 상태를 유지 할 수 있으므로, 멀티-비트(multi-bit) 동작이 가능하다.
하부 고정층(151) 및 상부 고정층(152)은 강자성체 물질로 형성될 수 있다. 하부 고정층(151) 및 상부 고정층(152)은 예를 들어 풀-호이슬러(Full-Heusler) 반금속 계열의 합금, 비정질계 희토류 원소 합금, 자성 금속(ferromagnetic metal)과 비자성 금속(nonmagnetic matal)이 교대로 적층된 다층 박막, L10형 결정 구조를 갖는 합금 또는 코발트계 합금 등의 강자성체 물질을 이용하여 형성할 수 있다.
풀-호이슬러 반금속 계열의 합금으로는 CoFeAl, CoFeAlSi 등이 있고, 비정질계 희토류 원소 합금으로는 TbFe, TbCo, TbFeCo, DyTbFeCo, GdTbCo 등의 합금이 있다. 또한, 비자성 금속과 자성 금속이 교대로 적층된 다층 박막으로는 [Co/Pt], Co/Pd, CoCr/Pt, Co/Ru, Co/Os, Co/Au, Ni/Cu, CoFeAl/Pd, CoFeAl/Pt, CoFeB/Pd, CoFeB/Pt 등이 있다. 그리고, L10형 결정 구조를 갖는 합금으로는 Fe50Pt50, Fe50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Ni20Pt50 등이 있다. 또한, 코발트계 합금으로는 CoCr, CoPt, CoCrPt, CoCrTa, CoCrPtTa, CoCrNb, CoFeB 등이 있다. 이러한 물질들 중에서 CoFeB 단일층은 CoFeB와 [Co/Pt] 또는 Co/Pd의 다층 구조에 비해 두껍게 형성될 수 있어 자기 저항비를 증가시킬 수 있다.
또한, CoFeB는 Pt 또는 Pd 등과 같은 금속보다 식각이 용이하므로 CoFeB 단일층은 Pt 또는 Pd 등이 함유된 다층 구조에 비해 제조 공정이 용이하다. 뿐만 아니라 CoFeB는 두께를 조절함으로써 수직 자화 뿐만 아니라 수평 자화를 가질 수 있다. 따라서, 본 발명의 실시예에 따른 메모리 소자는 CoFeB 단일층을 이용하여 하부 고정층(151) 및 상부 고정층(152)을 형성하며, CoFeB는 비정질로 형성된 후 열처리에 의해 BCC(100)으로 텍스처링(texturing)된다. 한편, 하부 고정층(151) 및 상부 고정층(152)은 예를 들어 0.5㎚∼1.5㎚의 두께로 형성될 수 있다.
하부 터널 배리어층(161)은 하부 고정층(151)과 하부 자유층(171)을 분리하고, 하부 고정층(151)과 하부 자유층(171) 사이에 양자 기계적 터널링(quantum mechanical tunneling)이 가능하며, 상부 터널 배리어층(162)는 상부 고정층(152)과 상부 자유층(172)을 분리하고, 상부 고정층(152)과 상부 자유층(172) 사이에 양자 기계적 터널링(quantum mechanical tunneling)이 가능하게 한다.
하부 터널 배리어층(161) 및 상부 터널 배리어층(162)는 마그네슘 산화물(MgO), 알루미늄 산화물(Al2O3), 실리콘 산화물(SiO2), 탄탈륨산화물(Ta2O5), 실리콘 질화물(SiNx) 또는 알루미늄 질화물(AlNx) 등으로 형성될 수 있다. 본 발명의 실시예에 따른 메모리 소자는 하부 터널 배리어층(161) 및 상부 터널 배리어층(162)으로 다결정의 마그네슘 산화물을 이용할 수 있다. 마그네슘 산화물은 이후 열처리에 의해 BCC(100)으로 텍스처링 된다. 한편, 하부 터널 배리어층(161) 및 상부 터널 배리어층(162)은 하부 고정층(151) 및 상부 고정층(152)과 동일하거나 두껍게 형성될 수 있는데, 예를 들어 0.5㎚ 내지 1.5㎚의 두께로 형성될 수 있다.
이중 자유층(180)은 하부 터널 배리어층(161) 상에 형성되어 하부 터널 배리어층(161) 및 상부 터널 배리어층(162) 사이에 배치된다. 이중 자유층(180)은 자화가 한 방향으로 고정되지 않고 일 방향에서 이와 대향되는 타 방향으로 변화될 수 있다. 이중 자유층(180)은 하부 고정층(151)과 자화 방향이 동일(즉 평행)할 수 있고, 반대(즉 반평행)일 수도 있다.
자기 터널 접합은 이중 자유층(180)과 하부 고정층(151) 및 상부 고정층(152)의 자화 배열에 따라 변하는 저항값에 정보를 대응시킴으로써 메모리 소자로 활용될 수 있다. 예를 들어, 이중 자유층(180)의 자화 방향이 하부 고정층(151)과 평행일 때, 자기 터널 접합의 저항값은 작아지고, 이중 자유층(180)의 자화 방향이 하부 고정층(151)과 반평행일 때, 자기 터널 접합의 저항값은 커질 수 있다.
이중 자유층(180)은 예를 들어 풀-호이슬러(Full-Heusler) 반금속 계열의 합금, 비정질계 희토류 원소 합금, 자성 금속과 비자성 금속이 교대로 적층된 다층 박막 또는 L10형 결정 구조를 갖는 합금 등의 강자성체 물질로 형성될 수 있다.
이중 자유층(180)은 하부 자유층(171), 분리층(180) 및 상부 자유층(172)의 적층 구조로 형성될 수 있다. 따라서, 이중 자유층(180)은 분리층(180)에 의해 상하 분리된 하부 자유층(171) 및 상부 자유층(172)의 구조로 형성될 수 있다. 하부 자유층(171) 및 상부 자유층(172)은 동일 방향의 자화를 가질 수 있고, 서로 다른 방향의 자화를 가질 수 있다. 예를 들어, 하부 자유층(171) 및 상부 자유층(172)은 수직 자화를 각각 가질 수 있고, 하부 자유층(171)이 수직 자화를 갖고 상부 자유층(172)이 수평 자화를 가질 수 있다.
따라서, 본 발명의 실시예에 따른 메모리 소자는 이중 자유층(170)을 포함함으로써, 단일의 저장층보다 열안정성을 향상시킬 수 있다.
또한, 분리층(180)은 자화를 갖지 않는 bcc 구조의 물질로 형성할 수 있다. 따라서, 하부 자유층(171)이 수직으로 자화되고, 분리층(180)이 자화되지 않으며, 상부 자유층(172)이 수직 또는 수평으로 자화될 수 있다. 이때, 하부 자유층(171) 및 상부 자유층(172)은 각각 CoFeB로 형성되며, 하부 자유층(171)이 상부 자유층(172)보다 얇거나 같은 두께로 형성될 수 있다. 또한, 분리층(180)은 하부 자유층(171) 및 상부 자유층(172)보다 얇은 두께로 형성될 수 있다. 예를 들어, 하부 자유층(171) 및 상부 자유층(172)은 CoFeB를 이용하여 0.5㎚ 내지 1.5㎚의 두께로 형성하고, 분리층(180)은 bcc 구조의 물질, 예를 들어 W을 0.2㎚ 내지 0.5㎚의 두께로 형성할 수 있다.
또한, 하부 자유층(171)은 수직 자화를 더 증대시키기 위해 Fe를 더 포함하여 형성될 수 있다. 따라서, 하부 자유층(171)은 Fe 및 CoFeB가 적층되어 형성될 수 있다. 이때, Fe는 CoFeB보다 얇은 두께로 형성될 수 있는데, 예를 들어 0.3㎚ 내지 0.5㎚의 두께로 형성될 수 있다.
실시예에 따라, 본 발명의 실시예에 따른 메모리 소자는 자기 터널 접합과 상부 교환 반자성층(190) 사이에 제2 연결층(bridge layer; 142)을 더 포함할 수 있다. 제2 연결층(142)은 제1 제1 연결층(141)과 구성을 포함할 수 있다. 제2 연결층(142)의 두께는 0.3nm 내지 0.5nm일 수 있다.
상부 합성 교환 반자성층(190)은 제2 연결층(142) 상에 형성된다. 상부 합성 교환 반자성층(190)은 자화 방향이 변경될 수 있다.
상부 합성 교환 반자성층(190)은 제1 자성층(191), 비자성층(192) 및 제2 자성층(193)을 포함한다. 따라서, 상부 합성 교환 반자성층(190)은 제1 자성층(191)과 제2 자성층(193)이 비자성층(192)을 매개로 반강자성적으로 결합될 수 있고, 제1 자성층(191)과 제2 자성층(193)은 FCC(111) 방향 또는 HCP(001) 방향의 결정을 가질 수 있다.
또한, 제1 및 제2 자성층(191, 193)의 자화 방향은 반평행하게 배열되는데, 예를 들어 제1 자성층(191)은 상측 방향(즉, 상부 전극(210) 방향)으로 자화되고, 제2 자성층(193)은 하측 방향(즉, 기판(100) 방향)으로 자화될 수 있다.
제1 자성층(191) 및 제2 자성층(193)은 자성 금속과 비자성 금속이 교대로 적층된 구조로 형성될 수 있다. 자성 금속으로 철(Fe), 코발트(Co) 및 니켈(Ni) 등으로 이루어진 군으로부터 선택된 단일 금속 또는 이들의 합금이 이용될 수 있고, 비자성 금속으로 크롬(Cr), 백금(Pt), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 루테늄(Ru), 오스뮴(Os), 레늄(Re), 금(Au) 및 구리(Cu)로 이루어진 군으로부터 선택된 단일 금속 또는 이들의 합금이 이용될 수 있다. 예를 들어, 제1 자성층(191) 및 제2 자성층(193)은 [Co/Pd]X, [Co/Pt]X 또는 [CoFe/Pt]X (여기서, X은 1 이상의 정수)로 형성될 수 있고, 바람직하게는 [Co/Pt]X(여기서, X는 1 이상의 정수)으로 형성될 수 있다.
본 발명의 실시예에 따른 메모리 소자는 상부 합성 교환 반자성층(190)의 제1 자성층(191)의 [Co/Pt] 층 수는 3 내지 6일 수 있고, 제2 자성층(132)의 [Co/Pt] 층 수는 1 내지 3일 수 있다. 따라서, 제1 자성층(191)이 제2 자성층(193)보다 두껍게 형성될 수 있다.
예를 들어, 제1 및 제2 자성층(191, 193)이 동일 물질이 동일 두께로 복수 적층될 수 있는데, 제1 자성층(191)이 제2 자성층(193)보다 많은 적층 수로 형성될 수 있다. 예를 들어, 제1 자성층(191)은 Co 및 Pt가 6회 반복 적층된 [Co/Pt]6으로 형성될 수 있고, 제2 자성층(193)은 Co 및 Pt가 3회 반복 적층된 [Co/Pt]3으로 형성될 수 있다. 이때, Co는 예를 들어 0.3㎚ 내지 0.5㎚의 두께로 형성될 수 있고, Pt는 Co보다 얇거나 같은 두께, 예를 들어 0.2㎚ 내지 0.4㎚의 두께로 형성될 수 있다.
또한, 제1 자성층(191)은 반복 적층된 [Co/Pt], 즉 [Co/Pt]6 상에 Co가 더 형성될 수 있다. 즉, 제1 자성층(191)은 Co가 Pt보다 한층 더 형성될 수 있고, 최상층의 Co는 그 하측의 Co보다 두껍게 형성될 수 있는데, 예를 들어, 0.5㎚ 내지 0.7㎚의 두께로 형성될 수 있다. 그리고, 제2 자성층(193)은 [Co/Pt]3 하측에 Co 및 Pt가 더 형성되고, 상측 Co가 더 형성될 수 있다. 즉, 비자성층(192) 상에 Co, Pt, [Co/Pt]3 및 Co가 적층되어 제2 자성층(193)이 형성될 수 있다. 이때, [Co/Pt]3 하측의 Co는 [Co/Pt]3의 Co보다 같거나 두꺼운 두께, 예를 들어 0.5㎚∼0.7㎚의 두께로 형성될 수 있고, [Co/Pt]3 하측의 Pt는 [Co/Pt]3의 Pt와 동일 두께로 형성될 수 있으며, 상측의 Co는 [Co/Pt]3의 Co와 동일 두께로 형성될 수 있다.
비자성층(192)은 제1 자성층(191)과 제2 자성층(193)의 사이에 형성되며, 제1 자성층(191) 및 제2 자성층(193)이 반자성 결합을 할 수 있도록 하는 비자성 물질로 형성된다. 예를 들어, 비자성층(192)은 루테늄(Ru), 로듐(Rh), 오스뮴(Os), 레늄(Re) 및 크롬(Cr)으로 이루어진 군으로부터 선택된 단독 또는 이들의 합금으로 형성될 수 있는데, 바람직하게는 루테늄(Ru)으로 형성될 수 있다.
실시예에 따라, 본 발명의 실시예에 따른 메모리 소자는 상부 합성 교환 반자성층(190) 및 상부 전극(210) 사이에 캐핑층(capping layer; 200)을 더 포함할 수 있다.
캐핑층(200)은 상부 합성 교환 반자성층(190) 상에 형성된다. 캐핑층(200)은 다결정 물질, 예를 들어 bcc 구조의 도전 물질로 형성된다. 예를 들어, 캐핑층(200)은 텅스텐(W)으로 형성될 수 있다. 캐핑층(200)이 다결정 물질로 형성됨으로써 자기 터널 접합의 결정성을 향상시킬 수 있다.
따라서, bcc 구조의 제1 제1 연결층(141) 상에 비정질의 자기 터널 접합이 형성되면 비정질의 자기 터널 접합이 제1 제1 연결층(141)의 결정 방향을 따라 성장되고, 자기 터널 접합 상에 bcc 구조의 캐핑층(200)이 형성되어 이후 열처리를 하게 되면 자기 터널 접합의 결정성이 더욱 향상될 수 있다. 또한, 캐핑층(200)은 상부 전극(210)의 확산을 방지하는 역할을 한다. 캐핑층(200)은 예를 들어 0.3nm 내지 0.5nm 의 두께로 형성될 수 있다.
상부 전극(210)은 캐핑층(200) 상에 형성된다. 상부 전극(210)은 도전 물질을 이용하여 형성할 수 있는데, 금속, 금속 산화물, 금속 질화물 등으로 형성될 수 있다. 예를 들어, 상부 전극(220)은 탄탈륨(Ta), 루테늄(Ru), 티타늄(Ti), 팔라듐(Pd), 백금(Pt), 마그네슘(Mg) 및 알루미늄(Al)으로 이루어진 군으로부터 선택된 단일 금속 또는 이들의 합금으로 형성될 수 있다.
상기한 바와 같이, 본 발명의 실시예에 따른 메모리 소자는 자화가 고정되는 하부 고정층(151) 및 하부 합성 교환 반자성층(130)을 포함하고, 자화가 변화되는 상부 고정층(152) 및 상부 합성 교환 반자성층(190)을 포함함으로써, 상부 고정층(152)의 자화 방향에 따라 저항 상태가 증가하여 멀티 비트(multi-bit) 동작이 가능하다.
본 발명의 실시예에 따른 메모리 소자의 멀티-비트 동장에 대해서는 도 4a 내지 도 4d에서 설명하기로 한다.
도 4a 내지 도 4d는 본 발명의 실시예에 따른 메모리 소자의 평행 상태(parallel state) 및 반평행 상태(anti-parallel state)를 도시한 개략도 이다.
본 발명의 실시예에 따른 메모리 소자는 하부 고정층(151)의 자화 방향은 일정하게 고정되는 반면, 상부 고정층(152)의 자화 방향은 특정 자기장 수치에 따라 변화되므로, 상부 고정층(152)의 자화 방향과 이중 자유층(170)의 자화 방향에 따라 네 가지의 저항 상태를 유지 할 수 있어, 멀티-비트(multi-bit) 동작이 가능하여 고집적화가 용이하다.
보다 구체적으로, 본 발명의 실시예에 따른 메모리 소자는 이중 자유층(170) 및 상부 고정층(152)에서 수직자기특성을 나타내는 -2 kOe 내지 +2 kOe 범위에서 수직자기이방성 특성 및 저항을 나타낼 수 있다.
예를 들어, 본 발명의 실시예에 따른 메모리 소자는 외부 자기장 범위가 -2 kOe에서 +2 kOe일 때, 상부 고정층(152)과 이중 자유층(170)의 자화 방향에 따라, 도 4b 내지 도 4d에서와 같은 3개의 고저항 상태(AP1 상태, AP2 상태, AP3 상태) 및 도 4a에서와 같은 1개의 저저항 상태(P 상태)를 포함하는 4개의 저항 상태를 가질 수 있다.
따라서, 본 발명의 실시예에 따른 메모리 소자는 자유층 상부(170)에 상부 고정층(152)과 상부 합성 교환 반자성층(190)을 포함하는 이중 고정층 구조를 포함함으로써, 고용량 고집적 메모리 소자 달성이 가능하므로, 고속 재기록이 가능하다.
도 5a는 본 발명의 실시예에 따른 메모리 소자의 하부 고정층 구조의 예시도이다.
본 발명의 실시예에 따른 메모리 소자의 하부 고정층 구조는 하부 고정층의 자화 방향이 다운 스핀(down-spin, 또는 업 스핀; up-spin) 방향으로 일정하게 유지되도록 설계 하였다.
도 5b 및 도 5c는 본 발명의 실시예에 따른 메모리 소자의 하부 고정층 구조에서 하부 합성 교환 반자성층의 제2 자성층 및 제1 자성층의 적층 비율에 따른 자성 특성을 도시한 그래프이다.
도 5b는 본 발명의 실시예에 따른 메모리 소자의 하부 고정층 구조에서 종래 구조의 메모리 소자와 동일한 제2 자성층 및 제1 자성층의 [Co/Pt] 층 수의 비율(m:n = 3:6)을 갖는 자화 곡선을 도시한 것이고, 본 발명의 실시예에 따른 메모리 소자의 하부 고정층 구조에서 하부 합성 교환 반자성층의 제2 자성층 및 제1 자성층의 [Co/Pt] 층 수의 비율이 m:n = 0:3인 자화 곡선을 도시한 것이다.
도 5b 및 도 5c를 참조하면, 본 발명의 실시예에 따른 메모리 소자는 "a"영역(-500 Oe 내지 500 Oe)에서 이중 자유층(정보 저장층)의 수직자기 특성은 도 5b 및 도 5c에서 거의 동일하지만, 하부 고정층(pinned layer)과 하부 합성 교환 반자성층(Lower SyAF layer)의 수직자기특성이 나타나는 "b" 영역(>2 kOe 또는 <-2 kOe)에서는 도 5b 및 도 5c가 차이를 나타내는 것을 알 수 있다.
도 5b를 참조하면, 제2 자성층 및 제1 자성층의 [Co/Pt] 층 수의 비율이 m:n = 3:6인 경우, 수직 특성을 나타내는 스퀘어니스(Squarenesss)가 나타나고, 교환 자장(Hex, exchange field)은 2.64 kOe 정도를 유지하는 것을 알 수 있다.
반면, 도 5c를 참조하면, 제2 자성층 및 제1 자성층의 [Co/Pt] 층 수의 비율이 m:n = 0:3인 경우, 스퀘어니스는 열화 되지만, 교환 자장은 3.44 kOe 정도로 증가하여 읽기 방해(Read disturb)가 발생하지 않을 정도로 증가하기 때문에 제2 자성층 및 제1 자성층의 [Co/Pt] 층 수의 비율이 m:n = 0:3로 감소되더라도 메모리로 동작할 수 있는 것을 알 수 있다.
또한, 기본적으로 제2 자성층 및 제1 자성층의 [Co/Pt] 층 수의 비율이 m:n = 3:6인 본 발명의 실시예에 따른 메모리 소자 및 제2 자성층 및 제1 자성층의 [Co/Pt] 층 수의 비율이 m:n = 0:3인 본 발명의 실시예에 따른 메모리 소자 모두 외부 포화자기장(saturation field)이 감소될 때, 하부 고정층(lower pinned layer)과 하부 합성 교환 반자성층의 제2 자성층(Bot Upper SyAF MLs)의 자화 방향이 반대가 되어 다운-스핀(down-spin)되는 것을 알 수 있다.
도 6a는 종래 구조의 메모리 소자의 예시도이고, 도 6b는 본 발명의 실시예에 따른 메모리 소자의 상부 고정층 구조의 예시도이다.
도 6a를 참조하면, 단일의 합성 교환 반자성층 및 고정층(pinned layer)을 포함하도록 설계되었다.
도 6b를 참조하면, 본 발명의 실시예에 따른 메모리 소자의 상부 고정층 구조는 상부 고정층의 자화 방향이 기본적으로 하부 고정층의 자화 방향과 반대 방향을 향하게 하기 위해 업-스핀(up-spin 또는 다운 스핀(down-spin)) 방향으로 설계하였다.
또한, 본 발명의 실시예에 따른 메모리 소자의 상부 고정층 구조는 본 발명의 실시예에 따른 메모리 소자의 하부 고정층 구조와는 반대로 상부 합성 교환 반자성층의 제2 자성층(Top Upper SyAF MLs)의 [Co/Pt] 층 수를 상부 합성 교환 반자성층의 제1 자성층(Top Lower SyAF MLs)의 [Co/Pt] 층 수 보다 감소시켜 외부 포화자기장(saturation field)이 '0'으로 감소될 때 상부 고정층(upper pinned layer)의 자화 방향이 하부 고정층 방향과 기본적으로 반대가 되도록 설계하였다.
도 6c 및 도 6d는 본 발명의 실시예에 따른 메모리 소자의 상부 고정층 구조에서 상부 합성 교환 반자성층의 제1 자성층 및 제2 자성층의 적층 비율에 따른 자성 특성을 도시한 그래프이다.
도 6c를 참조하면, 상부 고정층의 자기장 범위가 -15 kOe 내지 15 kOe이고, 외부 자기장이 0 Oe일 때, 상부 고정층(upper pinned layer)은 자화 방향이 업-스핀(up-spin)을 향하고 외부 자기장이 반대 방향(-)으로 일정 값(약 -200 Oe 내지 -1 kOe) 이상이 될 때까지 유지되는 것을 알 수 있다.
반대로, 상부 고정층의 자화 방향을 다운-스핀(down-spin)으로 스위칭 시키기 위해서는 외부 자기장을 (+) 방향으로 일정 값 이상을 인가하여야 한다.
따라서, 본 발명의 실시예에 따른 메모리 소자는 모든 구조에서 동일한 경향을 보이므로, 상부 합성 교환 반자성층의 제1 자성층(Top Lower SyAF MLs)의 [Co/Pt] 층 수는 3개 내지 6개까지 가능하고, 상부 합성 교환 반자성층의 제2 자성층(Top Upper SyAF MLs)의 [Co/Pt] 층 수는 1개 내지 3개까지 가능한 것을 알 수 있다.
도 6d는 도 6c의 "a" 영역을 확대하여 도시한 그래프이다.
도 6d를 참조하면, 종래 구조의 이중 자유층(정보저장층)의 보자력(coercivity)은 Hc ~0.4 kOe로 (i)영역에서 스위칭이 일어나고, 종래 구조의 메모리 마진(memory margin)은 이중 자유층(정보저장층)의 보자력 (i)과 상부 합성 교환 반자성층의 [Co/Pt]a 또는 b 의 보자력 차이((ii) 영역)로 결정되는 것을 알 수 있다.
상부 합성 교환 반자성층의 제1 자성층 및 제2 자성층의 [Co/Pt] 층 수의 비율이 a:b = 1:3인 경우, Hc ~0.4 kOe 로 이중 자유층(정보저장층)과 동일한 범위에서 스위칭이 일어나기 때문에 멀티-비트(multi-bit)의 가능성이 없고, 상부 합성 교환 반자성층의 제1 자성층 및 제2 자성층의 [Co/Pt] 층 수의 비율이 a:b = 2:3인 경우, Hc ~0.6 kOe 로 멀티-비트의 가능성은 보이나 보자력의 차이가 0.2 kOe 정도 밖에 나타나지 않아, 쓰기 에러(write error)가 발생한 문제가 있다.
그러나, 상부 합성 교환 반자성층의 제1 자성층 및 제2 자성층의 [Co/Pt] 층 수의 비율이 a:b = 3:3인 경우, Hc ~1.0 kOe 로 메모리 마진(memory margin)을 가장 크게 확보하여 멀티-비트가 적합한 것을 알 수 있다.
또한, 상부 합성 교환 반자성층의 제1 자성층 및 제2 자성층의 [Co/Pt] 층 수의 비율이 a:b = 3:6인 경우, Hc ~0.9 kOe 로 메모리 마진은 확보되나, 상부 합성 교환 반자성층의 제1 자성층 및 제2 자성층의 [Co/Pt] 층 수의 비율이 a:b = 3:3인 경우와 큰 차이가 없는 것을 알 수 있다.
따라서, 상부 합성 교환 반자성층의 제1 자성층 및 제2 자성층의 [Co/Pt] 층 수의 비율(a:b 비율)은 상부 합성 교환 반자성층의 제1 자성층(b)의 비율이 제2 자성층(a)읠 비율보다 크거나 같을 때(b=a) 종래 구조의 멀티-비트의 가능성이 나타나고, 메모리 마진을 위해 보자력의 차이가 0.5 kOe 이상으로 요구되는 것을 알 수 있다.
도 7a 및 도 7b는 단일의 고정층을 포함하는 메모리 소자의 자성 특성을 도시한 그래프이다.
도 7a는 단일의 고정층을 포함하는 메모리 소자의 자화 곡선을 도시한 것이고, 도 7b는 단일의 고정층을 포함하는 메모리 소자의 R-H 곡선을 도시한 것이다.
도 7a 및 도 7b를 참조하면, 단일의 고정층을 포함하는 메모리 소자는 상부 자유층 및 하부 자유층을 포함하는 이중 자유층(정보 저장층) 영역에서 수직자기특성을 나타내는 -500 Oe 내지 +500 Oe 범위에서 수직자기이방성 특성 및 저항을 나타내는 것을 알 수 있다.
단일의 고정층을 포함하는 메모리 소자는 고정층(pinned layer)의 자화 방향은 고정되고, 이중 자유층(정보 저장층)의 자화 방향은 변화되는 구조를 가짐으로, 외부 자기장의 범위가 -500 Oe 내지 +100 Oe일 경우, 고정층과 이중 자유층(정보저장층)의 자화 방향이 평행하면 저저항 상태(parallel state)가 되고, 외부 자기장의 범위가 +500 Oe 내지 -20 Oe 일 경우, 고정층과 이중 자유층(정보저장층)의 자화 방향이 반평행하여 고저항 상태(anti-parallel state)가 되는 것을 알 수 있다.
따라서, 단일의 고정층을 포함하는 메모리 소자은 저저항 상태와 고저항 상태를 포함하는 2개의 저항 상태만 존재 하는 것을 알 수 있다.
도 8a는 및 도 8b는 본 발명의 실시예에 따른 메모리 소자의 자성 특성을 도시한 그래프이다.
도 8a는 본 발명의 실시예에 따른 메모리 소자의 자화 곡선을 도시한 것이고, 도 8b는 본 발명의 실시예에 따른 메모리 소자의 R-H 곡선을 도시한 것이다.
도 8a는 및 도 8b를 참조하면, 본 발명의 실시예에 따른 메모리 소자는 상부 자유층(정보저장층), 분리층 및 하부 자유층(정보저장층)을 포함하는 이중 자유층(자유층 영역) 및 상부 고정층에서 수직자기특성을 나타내는 -2 kOe 내지 +2 kOe 범위에서 수직자기이방성 특성 및 저항을 나타내는 것을 알 수 있다.
두 개의 고정층을 포함하는 본 발명의 실시예에 따른 메모리 소자는 외부 자기장 범위가 -2 kOe에서 +2 kOe일 때 상부 고정층(top pinned layer)과 이중 자유층(정보저장층)의 자화 방향에 따라 3개의 고저항 상태(AP1, AP2, AP3)와 1개의 저저항 상태(P state)를 포함하는 4개의 저항 상태가 존재하는 것을 알 수 있다.
도 8c는 본 발명의 실시예에 따른 메모리 소자의 반평행 상태(AP1 내지 AP3)에 따른 자기 저항(Tunnel Magnetic Resistance; TMR)비를 도시한 그래프이다.
자기저항(Tunnel Magnetic Resistance; TMR)비는 하기 식 1로 계산될 수 있다.
[식 1]
Figure 112018095427482-pat00001
식 1에서, RAP는 반평행 상태의 자기저항 값이고, RP는 평행 상태의 자기저항 값이다.
도 8c를 참조하면, 평행 상태(저저항 상태; P state) 대비 각각의 반평행 상태(고저항 상태; AP1 내지 AP3)는 자기저항(TMR) 비가 152.6% (AP1-P 상태), 33.6% (AP2-P 상태) 및 166.5% (AP3-P 상태)을 갖는 것을 알 수 있다.
따라서, 도 8a 내지 도 8c를 참조하면, 본 발명의 실시예에 따른 메모리 소자는 1개의 평행 상태 및 3개의 반 평행 상태를 포함하는 총 4가지의 저항 상태가 존재하는 것을 알 수 있다.
도 9는 본 발명의 실시예에 따른 메모리 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 9를 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 메모리 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예에 따른 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 10은 본 발명의 실시예에 따른 메모리 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 10을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 발명의 실시예에 따른 메모리 소자(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 발명의 실시예에 따른 메모리 소자 (1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 중앙 처리 장치(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 발명의 실시예에 따른 메모리 소자(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 발명의 실시예에 따른 메모리 소자(1210)와 인터페이싱 한다. 중앙 처리 장치(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명의 실시예에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 11은 본 발명의 실시예에 따른 메모리 소자를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 11을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 실시예에 따른 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 본 발명의 실시예에 따른 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 본 발명의 실시예에 따른 메모리 시스템(1310)은 메모리 컨트롤러(1312) 및 본 발명의 실시예에 따른 메모리 소자(1311)를 포함할 수 있다. 본 발명의 실시예에 따른 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다.
여기서, 상술한 본 발명의 실시예에 따른 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 본 발명의 실시예에 따른 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 본 발명의 실시예에 따른 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명의 실시예에 따른 메모리 소자 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들어, 실시예에 따른 메모리 소자 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 기판 105: 절연층
110: 하부 전극 111: 제1 하부 전극
112: 제2 하부 전극 120: 시드층
130: 하부 합성 교환 반자성층 131: 제1 자성층
132: 비자성층 133: 제2 자성층
140, 141: 제1 연결층 142: 제2 연결층
151: 하부 고정층 152: 상부 고정층
161: 하부 터널 배리어층 162: 상부 터널 배리어층
171: 하부 자유층 172: 상부 자유층
180: 분리층 190: 상부 합성 교환 반자성층
191: 제1 자성층 192: 비자성층
193: 제2 자성층 200: 캐핑층
210: 상부 전극

Claims (12)

  1. 기판 상에 형성되는 하부 전극, 시드층, 하부 합성 교환 반자성층, 자기 터널 접합, 상부 합성 교환 반자성층 및 상부 전극이 적층 되고,
    상기 자기 터널 접합은,
    하부 고정층, 하부 터널 배리어층, 하부 자유층, 분리층, 상부 자유층, 상부 터널 배리어층 및 상부 고정층이 순차적으로 적층된 것을 특징으로 하고,
    상기 상부 합성 교환 반자성층 및 상기 하부 합성 교환 반자성층은 제1 자성층, 비자성층 및 제2 자성층의 적층 구조로 형성되고,
    상기 상부 고정층은 상기 하부 고정층 구조와는 반대로 상기 상부 합성 교환 반자성층의 제2 자성층(Top Upper SyAF MLs)의 층 수를 상기 상부 합성 교환 반자성층의 제1 자성층(Top Lower SyAF MLs)의 층 수 보다 감소시켜, 상기 상부 고정층의 자화 방향이 상기 하부 고정층 방향과 기본적으로 반대가 되도록 설계되는 것을 특징으로 하는 메모리 소자.
  2. 제1항에 있어서,
    상기 하부 고정층은 자화 방향이 고정되고, 상기 상부 고정층은 자화 방향이 변경 가능한 것을 특징으로 하는 메모리 소자.
  3. 제1항에 있어서,
    상기 하부 합성 교환 반자성층은 자화 방향이 고정되고, 상기 상부 합성 교환 반자성층은 자화 방향이 변경 가능한 것을 특징으로 하는 메모리 소자.
  4. 제1항에 있어서,
    상기 제1 자성층 및 상기 제2 자성층은 [Co/Pt]를 포함하는 것을 특징으로 하는 메모리 소자.
  5. 제4항에 있어서,
    상기 하부 합성 교환 반자성층의 제1 자성층의 [Co/Pt] 층 수는 3 내지 6이고, 상기 제2 자성층의 [Co/Pt] 층 수는 0 내지 3인 것을 특징으로 하는 메모리 소자.
  6. 제4항에 있어서,
    상기 상부 합성 교환 반자성층의 제1 자성층의 [Co/Pt] 층 수는 3 내지 6이고, 상기 제2 자성층의 [Co/Pt] 층 수는 1 내지 3인 것을 특징으로 하는 메모리 소자.
  7. 제1항에 있어서,
    상기 하부 전극은,
    텅스텐을 포함하는 제1 하부 전극 및 TiN을 포함하는 제2 하부 전극의 적층 구조인 것을 특징으로 하는 메모리 소자.
  8. 제1항에 있어서,
    상기 하부 합성 교환 반자성층과 상기 자기 터널 접합 사이 및 상기 자기 터널 접합과 상기 상부 합성 교환 반자성층 사이에 연결층(bridge layer)을 더 포함하는 것을 특징으로 하는 메모리 소자.
  9. 제8항에 있어서,
    상기 연결층의 두께는 0.3nm 내지 0.5nm인 것을 특징으로 하는 메모리 소자.
  10. 제1항에 있어서,
    상기 상부 합성 교환 반자성층 및 상기 상부 전극 사이에 캐핑층(capping layer)을 더 포함하는 것을 특징으로 하는 메모리 소자.
  11. 제10항에 있어서,
    상기 캐핑층의 두께는 0.3nm 내지 0.5nm인 것을 특징으로 하는 메모리 소자.
  12. 제1항에 있어서,
    상기 하부 합성 교환 반자성층에서 상기 제2 자성층 및 상기 제1 자성층의 [Co/Pt] 층 수의 비율(m:n)은 3:6 내지 0:3이고,
    상기 상부 합성 교환 반자성층에서 상기 제1 자성층 및 상기 제2 자성층의 [Co/Pt] 층 수의 비율(a:b)은 3:3 내지 3:6인 것을 특징으로 하는 메모리 소자.
KR1020180114960A 2018-01-17 2018-09-27 메모리 소자 KR102169622B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US16/963,051 US11133458B2 (en) 2018-01-17 2019-01-04 Multi-bit magnetic memory device
PCT/KR2019/000133 WO2019143052A1 (ko) 2018-01-17 2019-01-04 메모리 소자

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20180006143 2018-01-17
KR1020180006143 2018-01-17

Publications (2)

Publication Number Publication Date
KR20190087943A KR20190087943A (ko) 2019-07-25
KR102169622B1 true KR102169622B1 (ko) 2020-10-26

Family

ID=67468876

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180114960A KR102169622B1 (ko) 2018-01-17 2018-09-27 메모리 소자

Country Status (2)

Country Link
US (1) US11133458B2 (ko)
KR (1) KR102169622B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210318395A1 (en) * 2018-11-06 2021-10-14 Sony Semiconductor Solutions Corporation Magnetoresistive element
KR102658258B1 (ko) 2019-10-01 2024-04-17 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
EP3800643A1 (en) * 2019-10-02 2021-04-07 Imec VZW Magnetic device with a hybrid free layer stack
KR102117393B1 (ko) * 2019-11-05 2020-06-01 한양대학교 산학협력단 멀티 비트 수직 자기 터널링 접합에 기반한 메모리 소자
CN112864313B (zh) * 2019-11-28 2023-03-21 上海磁宇信息科技有限公司 磁性随机存储器的磁性隧道结结构
US11302372B2 (en) * 2020-02-07 2022-04-12 International Business Machines Corporation MTJ stack containing a top magnetic pinned layer having strong perpendicular magnetic anisotropy
JP2023032148A (ja) * 2021-08-26 2023-03-09 キオクシア株式会社 磁気記憶装置
KR102693385B1 (ko) * 2023-03-21 2024-08-12 한양대학교 산학협력단 스커미온 메모리 소자 및 이를 이용한 크로스바 어레이 회로

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140070341A1 (en) * 2012-09-11 2014-03-13 Headway Technologies, Inc. Minimal Thickness Synthetic Antiferromagnetic (SAF) Structure with Perpendicular Magnetic Anisotropy for STT-MRAM
US20150171316A1 (en) * 2013-12-17 2015-06-18 Qualcomm Incorporated Hybrid synthetic antiferromagnetic layer for perpendicular magnetic tunnel junction (mtj)

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6185079B1 (en) * 1998-11-09 2001-02-06 International Business Machines Corporation Disk drive with thermal asperity reduction circuitry using a magnetic tunnel junction sensor
US20050167657A1 (en) * 2000-03-09 2005-08-04 Nickel Janice H. Multi-bit magnetic memory cells
US6593608B1 (en) * 2002-03-15 2003-07-15 Hewlett-Packard Development Company, L.P. Magneto resistive storage device having double tunnel junction
US7196882B2 (en) * 2002-07-23 2007-03-27 Micron Technology, Inc. Magnetic tunnel junction device and its method of fabrication
US8310861B2 (en) 2008-09-30 2012-11-13 Micron Technology, Inc. STT-MRAM cell structure incorporating piezoelectric stress material
US8331141B2 (en) * 2009-08-05 2012-12-11 Alexander Mikhailovich Shukh Multibit cell of magnetic random access memory with perpendicular magnetization
US8159866B2 (en) * 2009-10-30 2012-04-17 Grandis, Inc. Method and system for providing dual magnetic tunneling junctions usable in spin transfer torque magnetic memories
US8988934B2 (en) * 2010-07-27 2015-03-24 Alexander Mikhailovich Shukh Multibit cell of magnetic random access memory with perpendicular magnetization
KR102099879B1 (ko) * 2013-05-03 2020-04-10 삼성전자 주식회사 자기 소자
KR101549625B1 (ko) * 2014-04-18 2015-09-04 한양대학교 산학협력단 메모리 소자
KR102335104B1 (ko) * 2014-05-23 2021-12-03 삼성전자 주식회사 자기 소자
EP3314674A4 (en) 2015-06-26 2019-02-27 Intel Corporation VERTICAL MAGNETIC MEMORY WITH REDUCED SWITCHGEAR
CN109155360A (zh) * 2016-02-05 2019-01-04 汉阳大学校产学协力团 存储器件
US10522746B1 (en) * 2018-08-07 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Dual magnetic tunnel junction devices for magnetic random access memory (MRAM)
US10784310B2 (en) * 2018-11-08 2020-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Cooling for PMA (perpendicular magnetic anisotropy) enhancement of STT-MRAM (spin torque transfer-magnetic random access memory) devices

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140070341A1 (en) * 2012-09-11 2014-03-13 Headway Technologies, Inc. Minimal Thickness Synthetic Antiferromagnetic (SAF) Structure with Perpendicular Magnetic Anisotropy for STT-MRAM
US20150171316A1 (en) * 2013-12-17 2015-06-18 Qualcomm Incorporated Hybrid synthetic antiferromagnetic layer for perpendicular magnetic tunnel junction (mtj)

Also Published As

Publication number Publication date
US11133458B2 (en) 2021-09-28
KR20190087943A (ko) 2019-07-25
US20200350489A1 (en) 2020-11-05

Similar Documents

Publication Publication Date Title
KR102169622B1 (ko) 메모리 소자
US10783945B2 (en) Memory device
US8098514B2 (en) Magnetoresistive element and magnetic memory
US9024398B2 (en) Perpendicular STTMRAM device with balanced reference layer
KR102117393B1 (ko) 멀티 비트 수직 자기 터널링 접합에 기반한 메모리 소자
US20180006213A1 (en) Memory device
CN107534081B (zh) 存储器件
KR102316542B1 (ko) 메모리 소자
CN111613720B (zh) 一种磁性随机存储器存储单元及磁性随机存储器
KR101721618B1 (ko) 메모리 소자
KR101636492B1 (ko) 메모리 소자
KR20150015602A (ko) 메모리 소자
JP6567272B2 (ja) 磁性多層スタック
CN107735874B (zh) 存储器件
WO2016148394A1 (ko) 메모리 소자
US20200220071A1 (en) Perpendicular magnetoresistive elements
KR101698532B1 (ko) 메모리 소자
KR101756883B1 (ko) 메모리 소자
KR101956976B1 (ko) 메모리 소자
WO2016148395A1 (ko) 메모리 소자
KR101956977B1 (ko) 메모리 소자
KR101933268B1 (ko) 메모리 소자

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant