KR102117393B1 - 멀티 비트 수직 자기 터널링 접합에 기반한 메모리 소자 - Google Patents

멀티 비트 수직 자기 터널링 접합에 기반한 메모리 소자 Download PDF

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백종웅
아시바케이
최진영
박미리
이현규
전한솔
정선화
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한양대학교 산학협력단
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Abstract

본 발명은 멀티 비트 수직 자기 터널링 접합을 포함하는 메모리 소자를 개시한다. 메모리 소자에 구비되는 멀티 비트 수직 자기 터널링 접합은 상부 전극과 하부전극 사이에 적층 형성되는 상부 합성 교환 반강자성층, 고정층, 하부 이중 자유층 및 상부 자유층을 포함하는 것을 특징으로 한다.

Description

멀티 비트 수직 자기 터널링 접합에 기반한 메모리 소자{MEMORY DEVICE BASED ON MULTI-BIT PERPENDICULAR MAGNETIC TUNNEL JUNCTION}
본 발명은 메모리 소자의 자기 터널링 접합에 관한 것으로, 보다 상세하게는 고속 재기록이 가능한 자기 비휘발성 메모리에 구비되는 수직 자기 터널링 접합에서 멀티 비트 동작을 구현하는 기술적 사상에 관한 것이다.
기존 DRAM과 NAND 플래시 메모리를 대체하기 위해 3D 크로스-포인트 어레이(cross-point array)에 기반하는 SCM(storage-class-memory)이 제안 되었다.
특히 차세대 메모리 중 p-STT MRAM(perpendicular-spin-transfer-torque MRAM)은 저전력 고속소자로서, 임베디드 메모리(embedded memory)의 형태로 제품화가 진행되기 시작했다.
p-STT MRAM으로 구성된 SCM은 DRAM과 비슷한 리드/라이트 속도와, DRAM 대비 두배 정도의 레이턴시(latency)를 구현하여, DRAM을 대체하기 위한 차세대 메모리로 각광받고 있다.
그러나, 단일 비트(single bit)로 동작하는 p-STT MRAM만으로는 TLC(triple level cell) 동작을 수행하는 NAND 플래시 메모리를 대체 하기에 다소 어려움이 있다.
따라서, p-STT MRAM이 NAND 플래시 메모리를 대체하기 위해서는 멀티 비트(multi-bit)로 동작이 가능한 수직자기 터널링 접합(perpendicular-magnetic tunnel junction; p-MTJ)이 구비되어야 한다.
구체적으로, 기존의 Full p-MTJ 스핀 밸브(Spin Valve; SV) 구조는 하부 전극(bottom electrode) / 시드층(seed layer) / 합성 교환 반강자성층(synthetic anti-ferromagnetic multi-layers; SyAF) / 연결층(bridge layer) / 고정층(pinned layer) / 터널 베리어층(tunnel barrier layer) / 자유층(free layer, 정보저장층) / 캡핑층(capping layer) / 상부 전극(top electrode)의 구조로 구현된다.
즉, 기존의 Full p-MTJ 스핀 밸브는 고정층의 자화방향과 비교해서 자유층의 자화 방향이 평행(parallel)하면 저저항 상태(parallel state), 반평행(anti-parallel)이면 고저항 상태(anti-parallel state)가 되어 단일 비트의 동작을 지원하나, 멀티 비트의 동작은 지원하지 않는다는 문제가 있다.
또한, 기존의 Full p-MTJ 스핀 밸브는 상부 고정층인 스핀 밸브에서 CoFeB 고정층의 수직자기를 고정시켜주는 합성 교환 반강자성층이 희토류(rare-earth element)로 형성되어 확산이 많이 일어나며 층수가 많아 공정 단가가 높고 공정 시간이 많이 소모된다는 문제가 있다.
한국공개특허 제10-2016-0113048호, "수직 자기 이방성의 강화를 위한 이중 MgO 인터페이스 및 CoFeB 층을 갖는 수직 스핀 전달 토크(STT) 메모리 셀"
본 발명의 실시예의 목적은 하부 이중 자유층의 자화 방향과 상부 자유층의 자화 방향에 따라 네 가지의 저항 상태를 달성하여 멀티 비트 동작이 가능한 멀티 비트 수직 자기 터널링 접합을 제공하기 위한 것이다.
또한, 본 발명의 실시예의 목적은 하부 이중 자유층과 상부 자유층을 이용한 단순한 구조로 멀티 비트 동작을 구현하고, 고집적화에 용이한 멀티 비트 수직 자기 터널링 접합을 제공하기 위한 것이다.
본 발명의 일실시예에 따른 멀티 비트 수직 자기 터널링 접합은 상부 전극과 하부전극 사이에 적층 형성되는 상부 합성 교환 반강자성층, 고정층, 하부 이중 자유층 및 상부 자유층을 포함한다.
일실시예에 따른 멀티 비트 수직 자기 터널링 접합은 상기 하부 이중 자유층 및 상기 상부 자유층의 자화 방향에 따라 제1 내지 제4 저항 상태 중 어느 하나의 저항 상태를 나타낸다.
상기 제1 저항 상태는 상기 상부 합성 교환 반강자성층 및 상기 고정층의 자화 방향과 상기 하부 이중 자유층의 자화 방향이 평행(parallel)하고 상기 하부 이중 자유층과 상기 상부 자유층의 자화 방향이 평행할 때 나타나는 저항 상태일 수 있다.
상기 제2 저항 상태는 상기 상부 합성 교환 반강자성층 및 상기 고정층의 자화 방향과 상기 하부 이중 자유층의 자화 방향이 반평행(anti-parallel)하고 상기 하부 이중 자유층과 상기 상부 자유층의 자화 방향이 평행할 때 나타나는 저항 상태일 수 있다.
상기 제3 저항 상태는 상기 상부 합성 교환 반강자성층 및 상기 고정층의 자화 방향과 상기 하부 이중 자유층의 자화 방향이 평행하고 상기 하부 이중 자유층과 상기 상부 자유층의 자화 방향이 반평행할 때 나타내는 저항 상태일 수 있다.
상기 제4 저항 상태는 상기 상부 합성 교환 반강자성층 및 상기 고정층의 자화 방향과 상기 하부 이중 자유층의 자화 방향이 반평행하고 상기 하부 이중 자유층과 상기 상부 자유층의 자화 방향이 반평행할 때 나타내는 저항 상태일 수 있다.
상기 어느 하나의 저항 상태는 외부로부터 인가되는 자기장의 크기가 기설정된 제1 임계값 내지 기설정된 제2 임계값의 범위에서 스윕(sweep)되면, 상기 제2 저항상태, 상기 제4 저항상태, 상기 제1 저항상태 및 상기 제3 저항상태의 순서로 순차적으로 스위칭될 수 있다.
일실시예에 따른 멀티 비트 수직 자기 터널링 접합은 상기 고정층과 상기 하부 이중 자유층 사이에 형성되는 하부 터널 베리어층 및 상기 하부 이중 자유층과 상기 상부 자유층 사이에 형성되는 상부 터널 베리어층을 더 포함할 수 있다.
상기 하부 이중 자유층은 적층 형성되는 제1 하부 자유층, 상부 분할층 및 제2 하부 자유층을 포함할 수 있다.
일실시예에 따른 멀티 비트 수직 자기 터널링 접합은 상기 상부 합성 교환 반강자성층의 하부에 형성되는 하부 합성 교환 반강자성층을 더 포함할 수 있다.
일실시예에 따른 멀티 비트 수직 자기 터널링 접합은 상기 하부 합성 교환 반강자성층과 상기 상부 합성 교환 반강자성층 사이에 형성되는 하부 분할층 및 상기 상부 합성 교환 반강자성층과 상기 고정층 사이에 구비되는 연결층을 더 포함할 수 있다.
다른 실시예에 따른 멀티 비트 수직 자기 터널링 접합은 상부 전극과 하부전극 사이에 적층 형성되는 상부 합성 교환 반강자성층, 고정층, 하부 이중 자유층 및 상부 다중 자유층을 포함한다.
다른 실시예에 따른 멀티 비트 수직 자기 터널링 접합은 상기 하부 이중 자유층 및 상기 상부 다중 자유층의 자화 방향에 따라 제1 내지 제4 저항 상태 중 어느 하나의 저항 상태를 나타낼 수 있다.
상기 제1 저항 상태는 상기 상부 합성 교환 반강자성층 및 상기 고정층의 자화 방향과 상기 하부 이중 자유층의 자화 방향이 평행(parallel)하고 상기 하부 이중 자유층과 상기 상부 다중 자유층의 자화 방향이 평행할 때 나타나는 저항 상태일 수 있다.
상기 제2 저항 상태는 상기 상부 합성 교환 반강자성층 및 상기 고정층의 자화 방향과 상기 하부 이중 자유층의 자화 방향이 평행하고 상기 하부 이중 자유층과 상기 상부 다중 자유층의 자화 방향이 반평행(anti-parallel)할 때 나타나는 저항 상태일 수 있다.
상기 제3 저항 상태는 상기 상부 합성 교환 반강자성층 및 상기 고정층의 자화 방향과 상기 하부 이중 자유층의 자화 방향이 반평행하고 상기 하부 이중 자유층과 상기 상부 다중 자유층의 자화 방향이 평행할 때 나타내는 저항 상태일 수 있다.
상기 제4 저항 상태는 상기 상부 합성 교환 반강자성층 및 상기 고정층의 자화 방향과 상기 하부 이중 자유층의 자화 방향이 반평행하고 상기 하부 이중 자유층과 상기 상부 다중 자유층의 자화 방향이 반평행할 때 나타내는 저항 상태일 수 있다.
상기 어느 하나의 저항 상태는 외부로부터 인가되는 자기장의 크기가 기설정된 제1 임계값 내지 기설정된 제2 임계값의 범위에서 스윕(sweep)되면, 상기 제3 저항상태, 상기 제2 저항상태, 상기 제1 저항상태 및 상기 제4 저항상태의 순서로 순차적으로 스위칭될 수 있다.
다른 실시예에 따른 멀티 비트 수직 자기 터널링 접합은 상기 고정층과 상기 하부 이중 자유층 사이에 형성되는 하부 터널 베리어층 및 상기 하부 이중 자유층과 상기 상부 다중 자유층 사이에 형성되는 상부 터널 베리어층을 더 포함할 수 있다.
상기 상부 다중 자유층은 적층 형성되는 제1 상부 자유층, 연결층 및 제2 상부 자유층을 포함하고, 상기 제2 상부 자유층은 [Co/Pt]b 기반의 다층 구조(여기서, b는 양의 정수)로 형성될 수 있다.
다른 실시예에 따른 멀티 비트 수직 자기 터널링 접합은 상기 상부 합성 교환 반강자성층의 하부에 형성되는 하부 합성 교환 반강자성층을 더 포함할 수 있다.
본 발명의 실시예에 따르면 하부 이중 자유층의 자화 방향과 상부 자유층의 자화 방향에 따라 네 가지의 저항 상태를 달성하여 멀티 비트 동작이 가능한 멀티 비트 수직 자기 터널링 접합을 제공할 수 있다.
본 발명의 실시예에 따르면 하부 이중 자유층과 상부 자유층을 이용한 단순한 구조로 멀티 비트 동작을 구현하고, 고집적화에 용이한 멀티 비트 수직 자기 터널링 접합을 제공할 수 있다.
도 1은 본 발명의 실시예에 따른 멀티 비트 수직 자기 터널링 접합을 도시한 개략도이다.
도 2는 본 발명의 제1 실시예에 따른 멀티 비트 수직 자기 터널링 접합을 도시한 단면도이다.
도 3은 본 발명의 제1 실시예에 따른 멀티 비트 수직 자기 터널링 접합의 저항 상태를 도시한 예시도이다.
도 4a 내지 도 4b는 본 발명의 제1 실시예에 따른 멀티 비트 수직 자기 터널링 접합의 자성 특성을 도시한 그래프이고, 도 4c는 본 발명의 제1 실시예에 따른 멀티 비트 수직 자기 터널링 접합의 저항 상태의 스위칭 특성을 도시한 예시도이다.
도 5는 본 발명의 제2 실시예에 따른 멀티 비트 수직 자기 터널링 접합을 도시한 단면도이다.
도 6은 본 발명의 제2 실시예에 따른 멀티 비트 수직 자기 터널링 접합의 저항 상태를 도시한 예시도이다.
도 7a 내지 도 7b는 본 발명의 제2 실시예에 따른 멀티 비트 수직 자기 터널링 접합의 자성 특성을 도시한 그래프이고, 도 7c는 본 발명의 제2 실시예에 따른 멀티 비트 수직 자기 터널링 접합의 저항 상태의 스위칭 특성을 도시한 예시도이다.
도 8a 내지 도 8b는 본 발명의 제1 실시예에 따른 멀티 비트 수직 자기 터널링 접합과 제2 실시예에 따른 멀티 비트 수직 자기 터널링 접합의 저항 변화 특성을 도시한 그래프이다.
이하, 본 문서의 다양한 실시 예들이 첨부된 도면을 참조하여 기재된다.
실시 예 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시 예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다.
하기에서 다양한 실시 예들을 설명에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
그리고 후술되는 용어들은 다양한 실시 예들에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.
본 문서에서, "A 또는 B" 또는 "A 및/또는 B 중 적어도 하나" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다.
"제1," "제2," "첫째," 또는 "둘째," 등의 표현들은 해당 구성요소들을, 순서 또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다.
어떤(예: 제1) 구성요소가 다른(예: 제2) 구성요소에 "(기능적으로 또는 통신적으로) 연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제3 구성요소)를 통하여 연결될 수 있다.
본 명세서에서, "~하도록 구성된(또는 설정된)(configured to)"은 상황에 따라, 예를 들면, 하드웨어적 또는 소프트웨어적으로 "~에 적합한," "~하는 능력을 가지는," "~하도록 변경된," "~하도록 만들어진," "~를 할 수 있는," 또는 "~하도록 설계된"과 상호 호환적으로(interchangeably) 사용될 수 있다.
어떤 상황에서는, "~하도록 구성된 장치"라는 표현은, 그 장치가 다른 장치 또는 부품들과 함께 "~할 수 있는" 것을 의미할 수 있다.
예를 들면, 문구 "A, B, 및 C를 수행하도록 구성된(또는 설정된) 프로세서"는 해당 동작을 수행하기 위한 전용 프로세서(예: 임베디드 프로세서), 또는 메모리 장치에 저장된 하나 이상의 소프트웨어 프로그램들을 실행함으로써, 해당 동작들을 수행할 수 있는 범용 프로세서(예: CPU 또는 application processor)를 의미할 수 있다.
또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or' 이기보다는 포함적인 논리합 'inclusive or' 를 의미한다.
즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다' 라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.
상술한 구체적인 실시 예들에서, 발명에 포함되는 구성 요소는 제시된 구체적인 실시 예에 따라 단수 또는 복수로 표현되었다.
그러나, 단수 또는 복수의 표현은 설명의 편의를 위해 제시한 상황에 적합하게 선택된 것으로서, 상술한 실시 예들이 단수 또는 복수의 구성 요소에 제한되는 것은 아니며, 복수로 표현된 구성 요소라 하더라도 단수로 구성되거나, 단수로 표현된 구성 요소라 하더라도 복수로 구성될 수 있다.
한편 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 다양한 실시 예들이 내포하는 기술적 사상의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다.
그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니되며 후술하는 청구범위뿐만 아니라 이 청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명의 실시예에 따른 멀티 비트 수직 자기 터널링 접합을 도시한 개략도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 멀티 비트 수직 자기 터널링 접합은 하부 이중 자유층의 자화 방향과 상부 자유층의 자화 방향에 따라 네 가지의 저항 상태를 달성하여 멀티 비트 동작을 구현할 수 있다.
또한, 멀티 비트 수직 자기 터널링 접합은 하부 이중 자유층과 상부 자유층에 기반하는 단순한 구조를 통해 멀티 비트 동작 및 소자의 고집적화를 구현할 수 있다.
구체적으로, 멀티 비트 수직 자기 터널링 접합은 상부 전극(top electrode, 120)과 하부 전극(bottom electrode, 110) 사이에 적층 형성되는 제1 자성층(M1), 제2 자성층(M2), 제3 자성층(M3) 및 제4 자성층(M4)을 포함할 수 있다.
일측에 따르면, 제1 자성층(M1)은 하부 합성 교환 반강자성층(lower SyAF layer)을 포함하고, 제2 자성층(M2)은 상부 합성 교환 반강자성층(upper SyAF layer), 연결층(bridge layer) 및 고정층을 포함하며, 제3 자성층(M3)은 하부 이중 자유층을 포함하고, 제4 자성층(M4)은 상부 자유층을 포함할 수 있다.
일측에 따르면, 상부 자유층은 단층 구조 또는 다층(다중) 구조로 형성될 수 있다.
예를 들어, 상부 자유층은 CoFeB 물질을 포함하고, 0.8 nm 내지 1.5 nm의 두께를 갖는 단일층으로 형성될 수 있다. 또한, 상부 자유층은 제1 상부 자유층, 연결층 및 제2 상부 자유층을 포함하고, 제2 상부 자유층은 [Co/Pt]b 기반의 다층 구조(여기서, b는 양의 정수)로 형성될 수도 있다.
즉, 본 발명의 실시예에 따른 멀티 비트 수직 자기 터널링 접합은 하부 합성 교환 반강자성층, 상부 합성 교환 반강자성층, 하부 이중 자유층 및 상부 자유층의 적층 구조로 형성되고, 하부 이중 자유층 및 상기 상부 자유층의 자화 방향에 따라 네 가지의 저항 상태를 달성하여 멀티 비트 동작을 구현할 수 있다.
본 발명의 실시예에 따른 멀티 비트 수직 자기 터널링 접합은 이후 실시예 도 2 내지 도 8을 통해 보다 구체적으로 설명하기로 한다.
도 2는 본 발명의 제1 실시예에 따른 멀티 비트 수직 자기 터널링 접합을 도시한 단면도이다.
도 2를 참조하면, 제1 실시예에 따른 멀티 비트 수직 자기 터널링 접합은 상부 전극(242)과 하부전극(202) 사이에 적층 형성되는 상부 합성 교환 반강자성층(221), 고정층(223), 하부 이중 자유층(230) 및 상부 자유층(240)을 포함할 수 있다.
실시예에 따라서, 제1 실시예에 따른 멀티 비트 수직 자기 터널링 접합은 상부 합성 교환 반강자성층(221)의 하부에 형성되는 하부 합성 교환 반강자성층(210)을 더 포함할 수 있다.
또한, 제1 실시예에 따른 멀티 비트 수직 자기 터널링 접합은 하부 합성 교환 반강자성층(210)과 상부 합성 교환 반강자성층(221) 사이에 형성되는 하부 분할층(lower spacing layer, 211) 및 상부 합성 교환 반강자성층(221)과 고정층(223) 사이에 구비되는 연결층(bridge layer, 222)을 더 포함할 수 있다.
또한, 제1 실시예에 따른 멀티 비트 수직 자기 터널링 접합은 고정층(223)과 하부 이중 자유층(230) 사이에 형성되는 하부 터널 베리어층(224) 및 하부 이중 자유층(230)과 상부 자유층(240) 사이에 형성되는 상부 터널 베리어층(234)을 더 포함할 수 있다.
또한, 제1 실시예에 따른 멀티 비트 수직 자기 터널링 접합은 상부 전극(242)과 상부 자유층(240) 사이에 형성되는 캐핑층(capping layer, 241)과, 하부전극(202)의 상부에 형성되는 시드층(seed layer, 203) 및 하부전극(202)의 하부에 형성되는 기판(201)을 더 포함할 수 있다.
구체적으로, 기판(201)은 반도체 기판을 이용할 수 있다. 예를 들어, 기판(201)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 실리콘 산화막 기판 등을 이용할 수 있는데, 실시예에 따라서, 멀티 비트 수직 자기 터널링 접합은 실리콘 기판을 이용할 수 있다. 또한, 기판(201) 상에는 트랜지스터를 포함하는 선택 소자가 형성될 수 있다.
실시예에 따라서, 기판(201) 상에는 절연층이 형성될 수 있다. 절연층은 선택 소자 등의 소정의 구조물을 덮도록 형성될 수 있고, 절연층에는 선택 소자의 적어도 일부를 노출시키는 콘택홀이 형성될 수 있다. 절연층은 비정질 구조의 실리콘 산화막(SiO2) 등을 이용하여 형성할 수 있다.
하부전극(202)은 절연층 상부에 형성될 수 있다. 하부전극(202)은 도전 물질을 이용하여 형성할 수 있는데, 금속, 금속 질화물 등으로 형성될 수 있다.
또한, 제1 실시예에 따른 멀티 비트 수직 자기 터널링 접합은 제1 및 제2 하부 전극의 이중 구조로 형성될 수 있다. 제1 하부 전극은 절연층 상에 형성되고, 제2 하부 전극은 제1 하부 전극 상에 형성될 수 있다. 또한, 제1 하부 전극는 절연층 내부에 형성될 수 있고, 그에 따라 기판(201) 상에 형성된 선택 소자와 연결될 수도 있다.
제1 및 제2 하부 전극은 다결정(polycrystal)의 물질로 형성될 수 있다. 따라서, 제1 및 제2 하부 전극는 bcc 구조의 도전 물질로 형성될 수 있다. 예를 들어, 제1 하부 전극은 텅스텐(W) 등의 금속으로 형성될 수 있고, 제2 하부 전극은 티타늄 질화막(TiN) 등의 금속 질화물로 형성될 수 있다.
바람직하게는, 하부전극(202)이 텅스텐(W)을 포함하는 제1 하부 전극 및 TiN을 포함하는 제2 하부 전극의 적층 구조일 수 있다.
제1 및 제2 하부 전극은 다결정의 물질로 형성됨으로써 이후 형성되는 자기 터널 접합의 결정성을 향상시킬 수 있다. 즉, 제1 및 제2 하부 전극이 형성되면 그 상부에 형성되는 비정질의 자기 터널 접합이 제1 하부 전극의 결정 방향을 따라 성장되고, 이후 수직 이방성을 위해 열처리를 하게 되면 자기 터널 접합의 결정성이 종래보다 향상될 수 있다.
따라서, 종래에는 비정질의 절연층 상에 비정질의 시드층 및 비정질의 자기 터널 접합이 형성되므로 이후 열처리를 하더라도 결정성이 본 발명에 비해 향상되지 않는다. 자기 터널 접합의 결정성이 향상되면 자기장을 인가했을 때 자화가 더 크게 발생되고, 평행 상태에서 자기 터널 접합을 통해 흐르는 전류가 더 많아질 수 있다. 따라서, 이러한 자기 터널 접합을 메모리 소자에 적용하면 소자의 동작 속도 및 신뢰성을 향상시킬 수 있다.
시드층(203)은 하부 전극(202) 상부에 형성되고, 하부 합성 교환 반강자성층(210) 및 상부 합성 교환 반강자성층(230) 중 적어도 하나의 결정이 성장할 수 있도록 하는 물질로 형성될 수 있다.
시드층(203)은 탄탈륨(Ta), 루테늄(Ru), 티타늄(Ti), 팔라듐(Pd), 백금(Pt), 마그네슘(Mg), 코발트(Co), 알루미늄(Al) 및 텅스텐(W)으로 이루어진 군으로부터 선택된 금속 또는 이들의 합금을 포함할 수 있다. 바람직하게는, 시드층(203)은 백금(Pt)으로 형성될 수 있고, 1nm 내지 3nm의 두께로 형성될 수 있다.
하부 합성 교환 반강자성층(210), 하부 분할층(211) 및 상부 합성 교환 반강자성층(221)은 시드층(203) 상부에 형성되어, 고정층(223)의 자화를 고정시키는 역할을 수행할 수 있으며, 하부 합성 교환 반강자성층(210) 및 상부 합성 교환 반강자성층(221)은 하부 분할층(211)을 매개로 반강자성적으로 결합될 수 있다.
예를 들어, 하부 합성 교환 반강자성층(210) 및 상부 합성 교환 반강자성층(221)은 자성 금속과 비자성 금속이 교대로 적층된 구조로 형성될 수 있다. 자성 금속으로 철(Fe), 코발트(Co) 및 니켈(Ni) 등으로 이루어진 군으로부터 선택된 단일 금속 또는 이들의 합금이 이용될 수 있고, 비자성 금속으로 크롬(Cr), 백금(Pt), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 루테늄(Ru), 오스뮴(Os), 레늄(Re), 금(Au) 및 구리(Cu)로 이루어진 군으로부터 선택된 단일 금속 또는 이들의 합금이 이용될 수 있다.
또한, 하부 합성 교환 반강자성층(210) 및 상부 합성 교환 반강자성층(221)은 [Co/Pd]X, [Co/Pt]X 또는 [CoFe/Pt]X (여기서, X은 1 이상의 정수)로 형성될 수도 있다.
바람직하게는, 하부 합성 교환 반강자성층(210)은 [Co/Pt]X(여기서, X는 1 이상의 정수)으로 형성되고, 상부 합성 교환 반강자성층(221)은 [Co/Pt/Co]로 형성될 수 있다.
보다 구체적인 예를 들면, 하부 합성 교환 반강자성층(210)은 Co 및 Pt가 6회 반복 적층된 [Co/Pt]6으로 형성될 수 있으며, 이때 Co는 예를 들어 0.3nm 내지 0.5nm의 두께로 형성될 수 있고, Pt는 Co보다 얇거나 같은 두께, 예를 들어 0.2nm 내지 0.4nm 두께로 형성될 수 있다.
하부 분할층(211)은 하부 합성 교환 반강자성층(210)과 상부 합성 교환 반강자성층(221)의 사이에 형성되고, 하부 합성 교환 반강자성층(210) 및 상부 합성 교환 반강자성층(221)이 반자성 결합을 할 수 있도록 하는 비자성 물질로 형성될 수 있다. 예를 들어, 하부 분할층(211)은 루테늄(Ru), 로듐(Rh), 오스뮴(Os), 레늄(Re) 및 크롬(Cr)으로 이루어진 군으로부터 선택된 단독 또는 이들의 합금으로 형성될 수 있는데, 바람직하게는 루테늄(Ru)으로 형성될 수 있다.
연결층(222)은 상부 합성 교환 반강자성층(221) 상부에 형성되고, 다결정 물질, 예를 들어 bcc 구조의 도전 물질로 형성될 수 있는데, 바람직하게는, 텅스텐(W)으로 형성될 수 있다. 또한, 연결층(222)은 예를 들어 0.3nm 내지 0.5nm의 두께로 형성될 수 있다.
고정층(223)은 연결층(222) 상부에 형성되고, 자화 방향이 고정되며, 바람직하게는 상부에서 하부로 향하는 방향으로 자화 방향이 고정될 수 있다.
예를 들어, 고정층(223)은 강자성체 물질인 풀-호이슬러(Full-Heusler) 반금속 계열의 합금, 비정질계 희토류 원소 합금, 자성 금속(ferromagnetic metal)과 비자성 금속(nonmagnetic matal)이 교대로 적층된 다층 박막, L10형 결정 구조를 갖는 합금 또는 코발트계 합금 등의 강자성체 물질을 이용하여 형성할 수 있다.
풀-호이슬러 반금속 계열의 합금으로는 CoFeAl, CoFeAlSi 등이 있고, 비정질계 희토류 원소 합금으로는 TbFe, TbCo, TbFeCo, DyTbFeCo, GdTbCo 등의 합금이 있다. 또한, 비자성 금속과 자성 금속이 교대로 적층된 다층 박막으로는 [Co/Pt], Co/Pd, CoCr/Pt, Co/Ru, Co/Os, Co/Au, Ni/Cu, CoFeAl/Pd, CoFeAl/Pt, CoFeB/Pd, CoFeB/Pt 등이 있다. 그리고, L10형 결정 구조를 갖는 합금으로는 Fe50Pt50, Fe50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Ni20Pt50 등이 있다. 또한, 코발트계 합금으로는 CoCr, CoPt, CoCrPt, CoCrTa, CoCrPtTa, CoCrNb, CoFeB 등이 있다. 이러한 물질들 중에서 CoFeB 단일층은 CoFeB와 [Co/Pt] 또는 Co/Pd의 다층 구조에 비해 두껍게 형성될 수 있어 자기 저항비를 증가시킬 수 있다.
또한, CoFeB는 Pt 또는 Pd 등과 같은 금속보다 식각이 용이하므로 CoFeB 단일층은 Pt 또는 Pd 등이 함유된 다층 구조에 비해 제조 공정이 용이하다. 뿐만 아니라 CoFeB는 두께를 조절함으로써 수직 자화 뿐만 아니라 수평 자화를 가질 수 있다. 바람직하게는, 고정층(223)은 CoFeB 단일층을 이용하여 형성될 수 있다.
하부 터널 베리어층(224)은 고정층(223) 상부에 형성되어 고정층(223)과 하부 이중 자유층(230)을 분리하고, 고정층(223)과 하부 이중 자유층(230) 사이에 양자 기계적 터널링(quantum mechanical tunneling)이 가능하게 한다.
또한, 상부 터널 베리어층(234)은 하부 이중 자유층(230) 상부에 형성되어 하부 이중 자유층(230)과 상부 자유층(240)을 분리하고, 하부 이중 자유층(230)과 상부 자유층(240) 사이에 양자 기계적 터널링이 가능하게 한다.
예를 들어, 하부 터널 베리어층(224) 및 상부 터널 베리어층(234)은 마그네슘 산화물(MgO), 알루미늄 산화물(Al2O3), 실리콘 산화물(SiO2), 탄탈륨산화물(Ta2O5), 실리콘 질화물(SiNx) 또는 알루미늄 질화물(AlNx) 등으로 형성될 수 있다.
바람직하게는, 하부 터널 베리어층(224) 및 상부 터널 베리어층(234)은 다결정의 마그네슘 산화물을 이용하여 형성될 수 있다. 마그네슘 산화물은 이후 열처리에 의해 BCC(100)으로 텍스처링 될 수 있다.
하부 이중 자유층(230)은 하부 터널 베리어층(224) 상부에 형성되고 상부 자유층(240)은 상부 터널 베리어층(234) 상부에 형성될 수 있다.
실시예에 따라서, 하부 이중 자유층(230)은 적층 형성되는 제1 하부 자유층(231), 상부 분할층(upper spacing layer, 232) 및 제2 하부 자유층(233)을 포함할 수 있다.
보다 구체적으로, 하부 이중 자유층(230) 및 상부 자유층(240)은 자화가 한 방향으로 고정되지 않고 일 방향에서 이와 대향되는 타 방향으로 변화될 수 있다. 즉, 하부 이중 자유층(230) 및 상부 자유층(240)은 고정층(223)과 자화 방향이 동일(즉 평행)할 수 있고, 반대(즉 반평행)일 수도 있다.
한편, 하부 이중 자유층(230)의 제1 하부 자유층(231) 및 제2 하부 자유층(233)은 동일 방향의 자화를 가질 수 있고, 서로 다른 방향의 자화를 가질 수도 있다. 예를 들어, 제1 하부 자유층(231) 및 제2 하부 자유층(233)은 수직 자화를 각각 가질 수 있고, 제1 하부 자유층(231)이 수직 자화를 갖고 제2 하부 자유층(233)이 수평 자화를 가질 수도 있다.
따라서, 본 발명의 실시예에 따른 멀티 비트 수직 자기 터널링 접합은 하부 이중 자유층(230)을 포함함으로써, 단일의 저장층보다 열안정성을 향상시킬 수 있다.
하부 이중 자유층(230)의 제1 하부 자유층(231), 제2 하부 자유층(233) 및 상부 자유층(240)은 예를 들어 풀-호이슬러(Full-Heusler) 반금속 계열의 합금, 비정질계 희토류 원소 합금, 자성 금속과 비자성 금속이 교대로 적층된 다층 박막 또는 L10형 결정 구조를 갖는 합금 등의 강자성체 물질로 형성될 수 있다.
또한, 상부 분할층(232)은 자화를 갖지 않는 bcc 구조의 물질로 형성할 수 있다. 따라서, 제1 하부 자유층(231)이 수직으로 자화되고, 상부 분할층(232)이 자화되지 않으며, 제2 하부 자유층(233)이 수직 또는 수평으로 자화될 수 있다.
이때, 제1 하부 자유층(231) 및 제2 하부 자유층(233)은 각각 CoFeB로 형성되며, 제1 하부 자유층(231)이 제2 하부 자유층(233)보다 얇거나 같은 두께로 형성될 수 있다. 또한, 상부 분할층(232)은 제1 하부 자유층(231) 및 제2 하부 자유층(233)보다 얇은 두께로 형성될 수 있다. 예를 들어, 제1 하부 자유층(231) 및 제2 하부 자유층(233)은 CoFeB를 이용하여 0.5nm 내지 1.5nm의 두께로 형성하고, 상부 분할층(232)은 bcc 구조의 물질, 예를 들어 W을 0.2nm 내지 0.5nm의 두께로 형성할 수 있다.
또한, 제1 하부 자유층(231)은 수직 자화를 더 증대시키기 위해 Fe를 더 포함하여 형성될 수 있다. 따라서, 제1 하부 자유층(231)은 Fe 및 CoFeB가 적층되어 형성될 수 있다. 이때, Fe는 CoFeB보다 얇은 두께로 형성될 수 있는데, 예를 들어 0.3nm 내지 0.5nm 두께로 형성될 수 있다.
한편, 상부 자유층(240)은 CoFeB를 이용하여 0.8nm 내지 1.5nm의 두께로 형성될 수 있다.
캐핑층(241)은 상부 자유층(240) 상부에 형성될 수 있다. 또한, 캐핑층(241)은 다결정 물질, 예를 들어 bcc 구조의 도전 물질로 형성될 수 있다. 예를 들어, 캐핑층(241)은 텅스텐(W) 또는 탄탈륨(Ta)으로 형성될 수 있다. 캐핑층(241)이 다결정 물질로 형성됨으로써 자기 터널 접합의 결정성을 향상시킬 수 있다.
캐핑층(241)은 상부 전극(210)의 확산을 방지하는 역할을 한다. 캐핑층(241)은 예를 들어 탄탈륨(Ta)으로 0.3nm 내지 0.5nm 의 두께로 형성될 수 있고, 텅스텐(W)으로 2 nm 내지 5 nm의 두께로 형성될 수도 있다.
상부 전극(242)은 캐핑층(241) 상부에 형성되고, 도전 물질을 이용하여 형성될 수 있는데, 금속, 금속 산화물, 금속 질화물 등으로 형성될 수 있다. 예를 들어, 상부 전극(242)은 탄탈륨(Ta), 루테늄(Ru), 티타늄(Ti), 팔라듐(Pd), 백금(Pt), 마그네슘(Mg) 및 알루미늄(Al)으로 이루어진 군으로부터 선택된 단일 금속 또는 이들의 합금으로 형성될 수 있다.
실시예에 따라서, 하부 합성 교환 반강자성층(210)은 도 1의 제1 자성층(M1)일 수 있고, 상부 합성 교환 반강자성층(221), 연결층(222) 및 고정층(223)을 포함하는 구조체(220)는 도 1의 제2 자성층(M2)일 수 있으며, 하부 이중 자유층(230)은 도 1의 제3 자성층(M3)일 수 있고, 상부 자유층(240)은 도 1의 제4 자성층(M4)일 수 있다.
또한, 멀티 비트 수직 자기 터널링 접합은 하부 이중 자유층(230) 및 상부 자유층(240)의 자화 방향에 따라 제1 내지 제4 저항 상태 중 어느 하나의 저항 상태를 나타내어 멀티 비트(multi-bit) 동작을 구현할 수 있다.
제1 실시예에 따른 멀티 비트 수직 자기 터널링 접합의 멀티 비트 동작은 이후 실시예 도 3 내지 도 4c를 통해 보다 구체적으로 설명하기로 한다.
도 3은 본 발명의 제1 실시예에 따른 멀티 비트 수직 자기 터널링 접합의 저항 상태를 도시한 예시도이다.
도 3을 참조하면, 도 3의 (a)는 제1 실시예에 따른 멀티 비트 수직 자기 터널링 접합의 저저항 상태(parallel state; p state)를 나타내고, 도 3의 (b) 내지 (d)는 제1 실시예에 따른 멀티 비트 수직 자기 터널링 접합의 고저항 상태(anti-parallel state ; AP state1, AP state2, AP state3)를 나타낸다.
도 3의 (a) 내지 (d)에 따르면, 제1 실시예에 따른 멀티 비트 수직 자기 터널링 접합은 제1 자성층(하부 합성 교환 반강자성층, M1)과 제2 자성층(상부 합성 교환 반강자성층, 연결층 및 고정층, M2)의 자화 방향이 고정(Fixed spin)되고, 제3 자성층(하부 이중 자유층, M3) 및 제4 자성층(상부 자유층, M4)의 자화 방향에 따라 4가지 저항 상태를 나타나는 것을 확인할 수 있다.
구체적으로, 제1 실시예에 따른 멀티 비트 수직 자기 터널링 접합은 두개의 자유층(하부 이중 자유층 및 상부 자유층)과 두개의 터널 베리어층(하부 터널 베리어층 및 상부 터널 베리어층)으로 인해 저항 차이가 발생할 수 있다.
즉, 제1 실시예에 따른 멀티 비트 수직 자기 터널링 접합은 제2 자성층(M2)과 제3 자성층(M3)의 자화 방향의 차이로 인해 저항 차이가 발생되고, 제3 자성층(M3)과 제4 자성층(M4)의 자화 방향의 차이로 인해 저항 차이가 발생될 수 있다.
보다 구체적으로, 제1 저항 상태(P state)는 제2 자성층(M2)의 자화 방향과 제3 자성층(M3)의 자화 방향이 평행(R1P)하고, 제3 자성층(M3)과 제4 자성층(M4)의 자화 방향이 평행(R2P)할 때 나타나는 저항 상태일 수 있다.
제2 저항 상태(AP state1)는 제2 자성층(M2)의 자화 방향과 제3 자성층(M3)의 자화 방향이 반평행(R1AP)하고 제3 자성층(M3)과 제4 자성층(M4)의 자화 방향이 평행(R2P)할 때 나타나는 저항 상태일 수 있다.
제3 저항 상태(AP state2)는 제2 자성층(M2)의 자화 방향과 제3 자성층(M3)의 자화 방향이 평행(R1P)하고 제3 자성층(M3)과 제4 자성층(M4)의 자화 방향이 반평행(R2AP)할 때 나타나는 저항 상태일 수 있다.
제4 저항 상태(AP state3)는 제2 자성층(M2)의 자화 방향과 제3 자성층(M3)의 자화 방향이 반평행(R1AP)하고 제3 자성층(M3)과 제4 자성층(M4)의 자화 방향이 반평행(R2AP)할 때 나타나는 저항 상태일 수 있다.
도 4a 내지 도 4b는 본 발명의 제1 실시예에 따른 멀티 비트 수직 자기 터널링 접합의 자성 특성을 도시한 그래프이고, 도 4c는 본 발명의 제1 실시예에 따른 멀티 비트 수직 자기 터널링 접합의 저항 상태의 스위칭 특성을 도시한 예시도이다.
도 4a 내지 도 4c를 참조하면, 도 4a는 제1 실시예에 따른 멀티 비트 수직 자기 터널링 접합의 +4kOe 내지 -4kOe 범위의 외부 자기장 크기(H)에 따른 자기 모멘트(magnetic moment) 특성을 나타내고, 도 4b는 제1 실시예에 따른 멀티 비트 수직 자기 터널링 접합의 +1kOe 내지 -1kOe 범위의 외부 자기장 크기에 따른 자기 모멘트 특성을 나타내며, 도 4c는 도 4b에서 제1 실시예에 따른 멀티 비트 수직 자기 터널링 접합의 저항 상태의 스위칭 특성을 나타낸다.
도 4a에 따르면, 외부 자기장이 +4kOe 이상인 영역에서 제1 실시예에 따른 멀티 비트 수직 자기 터널링 접합의 제1 내지 제4 자성층(M1 내지 M4)은 모두 자화 방향이 업-스핀(up spin)으로 정렬(align)되고, 외부 자기장이 ３kOe 부근인 영역에서 멀티 비트 수직 자기 터널링 접합의 제2 자성층(M2)의 자화 방향이 다운-스핀(down spin)으로 스위칭되는 것을 확인할 수 있다.
또한, 외부 자기장이 -2KOe 부근인 영역에서 멀티 비트 수직 자기 터널링 접합의 제3 자성층(M3) 및 제4 자성층(M4)은 다운-스핀으로 스위칭 되고, 외부 자기장이 -4kOe 이하인 영역에서 멀티 비트 수직 자기 터널링 접합의 제1 자성층(M1)은 자화 방향이 다운-스핀으로 스위칭되는 것을 확인할 수 있다.
도 4b 내지 도 4c에 따르면, 제1 실시예에 따른 멀티 비트 수직 자기 터널링 접합의 저항 상태는 외부 자기장의 크기가 기설정된 제1 임계값 내지 기설정된 제2 임계값의 범위에서 스윕(sweep)되면, 제2 저항상태(AP1), 제4 저항상태(AP3), 제1 저항상태(P state) 및 제3 저항상태(AP2)의 순서로 순차적으로 스위칭될 수 있다. 예를 들면, 제1 임계값은 +1kOe이고, 제2 임계값은 -1kOe일 수 있다.
구체적으로, 외부 자기장이 +1kOe에서 -1kOe으로 스윕 시에, 제4 자성층의 자화 방향이 다운-스핀으로 스위칭 되고(AP1
Figure 112019113550942-pat00001
AP3), 이후 제3 자성층의 자화 방향이 다운-스핀으로 스위칭 될 수 있다(AP1
Figure 112019113550942-pat00002
P state).
또한, 외부 자기장이 -1kOe에서 +1kOe으로 스윕 시에, 제4 자성층의 자화 방향이 업-스핀으로 스위칭되고(P state
Figure 112019113550942-pat00003
AP2), 이후 제3 자성층의 자화 방향이 업-스핀으로 스위칭 될 수 있다(AP2
Figure 112019113550942-pat00004
AP1).
도 5는 본 발명의 제2 실시예에 따른 멀티 비트 수직 자기 터널링 접합을 도시한 단면도이다.
도 5를 참조하면, 제2 실시예에 따른 멀티 비트 수직 자기 터널링 접합은 상부 전극(545)과 하부전극(502) 사이에 적층 형성되는 상부 합성 교환 반강자성층(521), 고정층(523), 하부 이중 자유층(530) 및 상부 다중 자유층(540)을 포함할 수 있다.
예를 들어, 하부 이중 자유층(530)은 적층 형성되는 제1 하부 자유층(531), 상부 분할층(upper spacing layer, 532) 및 제2 하부 자유층(533)을 포함할 수 있다.
실시예에 따라서, 제2 실시예에 따른 멀티 비트 수직 자기 터널링 접합은 상부 합성 교환 반강자성층(521)의 하부에 형성되는 하부 합성 교환 반강자성층(510)을 더 포함할 수 있다.
또한, 제2 실시예에 따른 멀티 비트 수직 자기 터널링 접합은 하부 합성 교환 반강자성층(510)과 상부 합성 교환 반강자성층(521) 사이에 형성되는 하부 분할층(lower spacing layer, 511) 및 상부 합성 교환 반강자성층(521)과 고정층(523) 사이에 구비되는 하부 연결층(lower bridge layer, 522)을 더 포함할 수 있다.
또한, 제2 실시예에 따른 멀티 비트 수직 자기 터널링 접합은 고정층(523)과 하부 이중 자유층(530) 사이에 형성되는 하부 터널 베리어층(524) 및 하부 이중 자유층(530)과 상부 다중 자유층(540) 사이에 형성되는 상부 터널 베리어층(534)을 더 포함할 수 있다.
또한, 제2 실시예에 따른 멀티 비트 수직 자기 터널링 접합은 상부 전극(545)과 상부 다중 자유층(540) 사이에 형성되는 캐핑층(capping layer, 544)과, 하부전극(502)의 상부에 형성되는 시드층(seed layer, 503) 및 하부전극(502)의 하부에 형성되는 기판(501)을 더 포함할 수 있다.
제2 실시예에 따른 멀티 비트 수직 자기 터널링 접합에 구비되는 기판(501), 하부전극(502), 시드층(503), 하부 합성 교환 반강자성층(510), 하부 분할층(511), 상부 합성 교환 반강자성층(521), 하부 연결층(522), 고정층(523), 하부 터널 베리어층(524), 하부 이중 자유층(530), 상부 터널 베리어층(534), 캐핑층(544) 및 상부 전극(545) 각각은 도 2를 통해 설명한 제1 실시예에 따른 멀티 비트 수직 자기 터널링 접합에 구비되는 기판(201), 하부전극(202), 시드층(203), 하부 합성 교환 반강자성층(210), 하부 분할층(211), 상부 합성 교환 반강자성층(221), 연결층(222), 고정층(223), 하부 터널 베리어층(224), 하부 이중 자유층(230), 상부 터널 베리어층(234), 캐핑층(241) 및 상부 전극(242) 각각과 동일하게 구성될 수 있다.
따라서, 도 5를 통해 설명하는 내용 중 도 2를 통해 설명한 내용과 중복되는 설명은 생략하기로 한다.
실시예에 따라서, 상부 다중 자유층(540)은 상부 터널 베리어층(234)의 상부에 형성되고, 적층 형성되는 제1 상부 자유층(541), 상부 연결층(upper bridge layer, 542) 및 제2 상부 자유층(543)을 포함할 수 있다.
구체적으로, 제1 상부 자유층(541) 및 제2 상부 자유층(543)은 예를 들어 풀-호이슬러(Full-Heusler) 반금속 계열의 합금, 비정질계 희토류 원소 합금, 자성 금속과 비자성 금속이 교대로 적층된 다층 박막 또는 L10형 결정 구조를 갖는 합금 등의 강자성체 물질로 형성될 수 있다.
바람직하게는, 제1 상부 자유층(541)은 각각 CoFeB로 형성되고, 제2 상부 자유층(543)은 [Co/Pt]b 기반의 다층 구조로 형성될 수 있다.
보다 구체적인 예를 들면, 제2 상부 자유층(543)은 Co 및 Pt가 6회 반복 적층된 [Co/Pt]6으로 형성될 수 있으며, 이때 Co는 예를 들어 0.3nm 내지 0.5nm의 두께로 형성될 수 있고, Pt는 Co보다 얇거나 같은 두께, 예를 들어 0.2nm 내지 0.4nm 두께로 형성될 수 있다.
상부 연결층(542)은 제1 상부 자유층(541)과 제2 상부 자유층(543) 사이에 형성되고, 다결정 물질, 예를 들어 bcc 구조의 도전 물질로 형성될 수 있는데, 바람직하게는, 텅스텐(W)으로 형성될 수 있다. 또한, 연결층(222)은 예를 들어 0.3nm 내지 0.5nm의 두께로 형성될 수 있다.
실시예에 따라서, 하부 합성 교환 반강자성층(510)은 도 1의 제1 자성층(M1)일 수 있고, 상부 합성 교환 반강자성층(521), 연결층(522) 및 고정층(523)을 포함하는 구조체(520)는 도 1의 제2 자성층(M2)일 수 있으며, 하부 이중 자유층(530)은 도 1의 제3 자성층(M3)일 수 있고, 상부 다중 자유층(540)은 도 1의 제4 자성층(M4)일 수 있다.
또한, 멀티 비트 수직 자기 터널링 접합은 하부 이중 자유층(230) 및 상부 다중 자유층(540)의 자화 방향에 따라 제1 내지 제4 저항 상태 중 어느 하나의 저항 상태를 나타내어 멀티 비트(multi-bit) 동작을 구현할 수 있다.
제2 실시예에 따른 멀티 비트 수직 자기 터널링 접합의 멀티 비트 동작은 이후 실시예 도 6 내지 도 7c를 통해 보다 구체적으로 설명하기로 한다.
도 6은 본 발명의 제2 실시예에 따른 멀티 비트 수직 자기 터널링 접합의 저항 상태를 도시한 예시도이다.
도 6을 참조하면, 도 6의 (a)는 제2 실시예에 따른 멀티 비트 수직 자기 터널링 접합의 저저항 상태(parallel state; p state)를 나타내고, 도 6의 (b) 내지 (d)는 제2 실시예에 따른 멀티 비트 수직 자기 터널링 접합의 고저항 상태(anti-parallel state ; AP state1, AP state2, AP state3)를 나타낸다.
도 6의 (a) 내지 (d)에 따르면, 제2 실시예에 따른 멀티 비트 수직 자기 터널링 접합은 제1 자성층(하부 합성 교환 반강자성층, M1)과 제2 자성층(상부 합성 교환 반강자성층, 연결층 및 고정층, M2)의 자화 방향이 고정(Fixed spin)되고, 제3 자성층(하부 이중 자유층, M3) 및 제4 자성층(상부 다중 자유층, M4)의 자화 방향에 따라 4가지 저항 상태를 나타나는 것을 확인할 수 있다.
구체적으로, 제2 실시예에 따른 멀티 비트 수직 자기 터널링 접합은 두개의 자유층(하부 이중 자유층 및 상부 다중 자유층)과 두개의 터널 베리어층(하부 터널 베리어층 및 상부 터널 베리어층)으로 인해 저항 차이가 발생할 수 있다.
즉, 제2 실시예에 따른 멀티 비트 수직 자기 터널링 접합은 제2 자성층(M2)과 제3 자성층(M3)의 자화 방향의 차이로 인해 저항 차이가 발생되고, 제3 자성층(M3)과 제4 자성층(M4)의 자화 방향의 차이로 인해 저항 차이가 발생될 수 있다.
보다 구체적으로, 제1 저항 상태(P state)는 제2 자성층(M2)의 자화 방향과 제3 자성층(M3)의 자화 방향이 평행(R1P)하고, 제3 자성층(M3)과 제4 자성층(M4)의 자화 방향이 평행(R2P)할 때 나타나는 저항 상태일 수 있다.
제2 저항 상태(AP state1)는 제2 자성층(M2)의 자화 방향과 제3 자성층(M3)의 자화 방향이 평행(R1P)하고 제3 자성층(M3)과 제4 자성층(M4)의 자화 방향이 반평행(R2AP)할 때 나타나는 저항 상태일 수 있다.
제3 저항 상태(AP state2)는 제2 자성층(M2)의 자화 방향과 제3 자성층(M2)의 자화 방향이 반평행(R1AP)하고 제3 자성층(M3)과 제4 자성층(M4)의 자화 방향이 평행(R2P)할 때 나타나는 저항 상태일 수 있다.
제4 저항 상태(AP state3)는 제2 자성층(M2)의 자화 방향과 제3 자성층(M3)의 자화 방향이 반평행(R1AP)하고 제3 자성층(M3)과 제4 자성층(M4)의 자화 방향이 반평행(R2AP)할 때 나타나는 저항 상태일 수 있다.
도 7a 내지 도 7b는 본 발명의 제2 실시예에 따른 멀티 비트 수직 자기 터널링 접합의 자성 특성을 도시한 그래프이고, 도 7c는 본 발명의 제2 실시예에 따른 멀티 비트 수직 자기 터널링 접합의 저항 상태의 스위칭 특성을 도시한 예시도이다.
도 7a 내지 도 7c를 참조하면, 도 7a는 제2 실시예에 따른 멀티 비트 수직 자기 터널링 접합의 +4kOe 내지 -4kOe 범위의 외부 자기장 크기(H)에 따른 자기 모멘트(magnetic moment) 특성을 나타내고, 도 7b는 제2 실시예에 따른 멀티 비트 수직 자기 터널링 접합의 +1kOe 내지 -1kOe 범위의 외부 자기장 크기에 따른 자기 모멘트 특성을 나타내며, 도 7c는 도 7b에서 제2 실시예에 따른 멀티 비트 수직 자기 터널링 접합의 저항 상태의 스위칭 특성을 나타낸다.
도 7a에 따르면, 외부 자기장이 +4kOe 이상인 영역에서 제2 실시예에 따른 멀티 비트 수직 자기 터널링 접합의 제1 내지 제4 자성층(M1 내지 M4)은 모두 자화 방향이 업-스핀(up spin)으로 정렬(align)되고, 외부 자기장이 ３kOe 부근인 영역에서 멀티 비트 수직 자기 터널링 접합의 제2 자성층(M2)의 자화 방향이 다운-스핀(down spin)으로 스위칭되는 것을 확인할 수 있다.
또한, 외부 자기장이 -2KOe 부근인 영역에서 제2 실시예에 따른 멀티 비트 수직 자기 터널링 접합의 제3 자성층(M3) 및 제4 자성층(M4)은 다운-스핀으로 스위칭 되고, 외부 자기장이 -4kOe 이하인 영역에서 멀티 비트 수직 자기 터널링 접합의 제1 자성층(M1)은 자화 방향이 다운-스핀으로 스위칭되는 것을 확인할 수 있다.
도 7b 내지 도 7c에 따르면, 제2 실시예에 따른 멀티 비트 수직 자기 터널링 접합의 저항 상태는 상태는 외부 자기장의 크기가 기설정된 제1 임계값 내지 기설정된 제2 임계값의 범위에서 스윕(sweep)되면, 제3 저항상태(AP2), 제2 저항상태(AP1), 제1 저항상태(P state) 및 제4 저항상태(AP3)의 순서로 순차적으로 스위칭될 수 있다. 예를 들면, 제1 임계값은 +1kOe이고, 제2 임계값은 -1kOe일 수 있다.
구체적으로, 제2 실시예에 따른 멀티 비트 수직 자기 터널링 접합은 제1 실시예에 따른 멀티 비트 수직 자기 터널링 접합과는 달리, 상부 다중 자유층(제4 자성층, M4)의 큰 항자기성(coercivity)으로 인해, 하부 이중 자유층(제3 자성층, M3)이 먼저 스위칭 되며, 상부 다중 자유층(제4 자성층, M4)이 이후에 스위칭될 수 있다.
즉, 외부 자기장이 +1kOe에서 -1kOe으로 스윕 시에, 제3 자성층(M3)의 자화 방향이 다운-스핀으로 스위칭 되고(AP2
Figure 112019113550942-pat00005
AP1), 이후 제4 자성층(M4)의 자화 방향이 다운-스핀으로 스위칭 될 수 있다(AP1
Figure 112019113550942-pat00006
P state).
또한, 외부 자기장이 -1kOe에서 +1kOe으로 스윕 시에, 제3 자성층(M3)의 자화 방향이 업-스핀으로 스위칭되고(P state
Figure 112019113550942-pat00007
AP3), 이후 제4 자성층(M4)의 자화 방향이 업-스핀으로 스위칭 될 수 있다(AP3
Figure 112019113550942-pat00008
AP1).
도 8a 내지 도 8b는 본 발명의 제1 실시예에 따른 멀티 비트 수직 자기 터널링 접합과 제2 실시예에 따른 멀티 비트 수직 자기 터널링 접합의 저항 변화 특성을 도시한 그래프이다.
도 8a 내지 도 8b를 참조하면, 도 8a는 외부 자기장 크기(H)에 따른 제1 실시예에 따른 멀티 비트 수직 자기 터널링 접합의 저항(resistance) 변화를 나타내고, 도 8b는 외부 자기장 크기에 따른 제2 실시예에 따른 멀티 비트 수직 자기 터널링 접합의 저항(resistance) 변화를 나타낸다.
도 8a 내지 도 8b에 따르면, 외부 자기장이 +1kOe 내지 -1kOe의 범위에서 스윕됨에 따라, 제1 실시예에 따른 멀티 비트 수직 자기 터널링 접합의 저항 상태는 제2 저항상태(AP1), 제4 저항상태(AP3), 제1 저항상태(P state) 및 제3 저항상태(AP2)의 순서로 순차적으로 스위칭되고, 제2 실시예에 따른 멀티 비트 수직 자기 터널링 접합은 제3 저항상태(AP2), 제2 저항상태(AP1), 제1 저항상태(P state) 및 제4 저항상태(AP3)의 순서로 순차적으로 스위칭되는 것을 확인할 수 있다.
즉, 제1 실시예에 따른 멀티 비트 수직 자기 터널링 접합은 단층 구조의 상부 자유층을 사용하고, 제2 실시예에 따른 멀티 비트 수직 자기 터널링 접합은 다층(다중) 구조의 상부 자유층을 사용함으로써, 하부 이중 자유층과 상부 자유층의 자화 방향이 스위칭되는 범위가 바뀌어 저항 상태가 변화하여 저항-외부 자기장(R-H) 특성에서 차이가 발생되는 것을 확인할 수 있다.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
110: 하부 전극
120: 상부 전극
M1: 제1 자성층
M2: 제2 자성층
M3: 제3 자성층
M4: 제4 자성층

Claims (17)

  1. 상부 전극과 하부전극 사이에 적층 형성되는 상부 합성 교환 반강자성층, 고정층, 하부 이중 자유층 및 상부 자유층을 포함하고,
    상기 하부 이중 자유층 및 상기 상부 자유층의 자화 방향에 따라 제1 내지 제4 저항 상태 중 어느 하나의 저항 상태를 나타내는
    멀티 비트 수직 자기 터널링 접합.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 저항 상태는 상기 상부 합성 교환 반강자성층 및 상기 고정층의 자화 방향과 상기 하부 이중 자유층의 자화 방향이 평행(parallel)하고 상기 하부 이중 자유층과 상기 상부 자유층의 자화 방향이 평행할 때 나타나는 저항 상태인
    멀티 비트 수직 자기 터널링 접합.
  4. 제1항에 있어서,
    상기 제2 저항 상태는 상기 상부 합성 교환 반강자성층 및 상기 고정층의 자화 방향과 상기 하부 이중 자유층의 자화 방향이 반평행(anti-parallel)하고 상기 하부 이중 자유층과 상기 상부 자유층의 자화 방향이 평행할 때 나타나는 저항 상태이고,
    상기 제3 저항 상태는 상기 상부 합성 교환 반강자성층 및 상기 고정층의 자화 방향과 상기 하부 이중 자유층의 자화 방향이 평행하고 상기 하부 이중 자유층과 상기 상부 자유층의 자화 방향이 반평행할 때 나타내는 저항 상태이며,
    상기 제4 저항 상태는 상기 상부 합성 교환 반강자성층 및 상기 고정층의 자화 방향과 상기 하부 이중 자유층의 자화 방향이 반평행하고 상기 하부 이중 자유층과 상기 상부 자유층의 자화 방향이 반평행할 때 나타내는 저항 상태인
    멀티 비트 수직 자기 터널링 접합.
  5. 제1항에 있어서,
    상기 어느 하나의 저항 상태는 외부로부터 인가되는 자기장의 크기가 기설정된 제1 임계값 내지 기설정된 제2 임계값의 범위에서 스윕(sweep)되면, 상기 제2 저항상태, 상기 제4 저항상태, 상기 제1 저항상태 및 상기 제3 저항상태의 순서로 순차적으로 스위칭되는
    멀티 비트 수직 자기 터널링 접합.
  6. 제1항에 있어서,
    상기 고정층과 상기 하부 이중 자유층 사이에 형성되는 하부 터널 베리어층 및
    상기 하부 이중 자유층과 상기 상부 자유층 사이에 형성되는 상부 터널 베리어층을 더 포함하는
    멀티 비트 수직 자기 터널링 접합.
  7. 제1항에 있어서,
    상기 하부 이중 자유층은 적층 형성되는 제1 하부 자유층, 상부 분할층 및 제2 하부 자유층을 포함하는
    멀티 비트 수직 자기 터널링 접합.
  8. 제1항에 있어서,
    상기 상부 합성 교환 반강자성층의 하부에 형성되는 하부 합성 교환 반강자성층을 더 포함하는
    멀티 비트 수직 자기 터널링 접합.
  9. 제8항에 있어서,
    상기 하부 합성 교환 반강자성층과 상기 상부 합성 교환 반강자성층 사이에 형성되는 하부 분할층 및
    상기 상부 합성 교환 반강자성층과 상기 고정층 사이에 구비되는 연결층을 더 포함하는
    멀티 비트 수직 자기 터널링 접합.
  10. 상부 전극과 하부전극 사이에 적층 형성되는 상부 합성 교환 반강자성층, 고정층, 하부 이중 자유층 및 상부 다중 자유층을 포함하고,
    상기 상부 다중 자유층은 적층 형성되는 제1 상부 자유층, 연결층 및 제2 상부 자유층을 포함하고,
    상기 제2 상부 자유층은 [Co/Pt]b 기반의 다층 구조(여기서, b는 양의 정수)로 형성되며,
    상기 하부 이중 자유층 및 상기 상부 다중 자유층의 자화 방향에 따라 제1 내지 제4 저항 상태 중 어느 하나의 저항 상태를 나타내는
    멀티 비트 수직 자기 터널링 접합.
  11. 삭제
  12. 제10항에 있어서,
    상기 제1 저항 상태는 상기 상부 합성 교환 반강자성층 및 상기 고정층의 자화 방향과 상기 하부 이중 자유층의 자화 방향이 평행(parallel)하고 상기 하부 이중 자유층과 상기 상부 다중 자유층의 자화 방향이 평행할 때 나타나는 저항 상태인
    멀티 비트 수직 자기 터널링 접합.
  13. 제10항에 있어서,
    상기 제2 저항 상태는 상기 상부 합성 교환 반강자성층 및 상기 고정층의 자화 방향과 상기 하부 이중 자유층의 자화 방향이 평행하고 상기 하부 이중 자유층과 상기 상부 다중 자유층의 자화 방향이 반평행(anti-parallel)할 때 나타나는 저항 상태이고,
    상기 제3 저항 상태는 상기 상부 합성 교환 반강자성층 및 상기 고정층의 자화 방향과 상기 하부 이중 자유층의 자화 방향이 반평행하고 상기 하부 이중 자유층과 상기 상부 다중 자유층의 자화 방향이 평행할 때 나타내는 저항 상태이며,
    상기 제4 저항 상태는 상기 상부 합성 교환 반강자성층 및 상기 고정층의 자화 방향과 상기 하부 이중 자유층의 자화 방향이 반평행하고 상기 하부 이중 자유층과 상기 상부 다중 자유층의 자화 방향이 반평행할 때 나타내는 저항 상태인
    멀티 비트 수직 자기 터널링 접합.
  14. 제10항에 있어서,
    상기 어느 하나의 저항 상태는 외부로부터 인가되는 자기장의 크기가 기설정된 제1 임계값 내지 기설정된 제2 임계값의 범위에서 스윕(sweep)되면, 상기 제3 저항상태, 상기 제2 저항상태, 상기 제1 저항상태 및 상기 제4 저항상태의 순서로 순차적으로 스위칭되는
    멀티 비트 수직 자기 터널링 접합.
  15. 제10항에 있어서,
    상기 고정층과 상기 하부 이중 자유층 사이에 형성되는 하부 터널 베리어층 및
    상기 하부 이중 자유층과 상기 상부 다중 자유층 사이에 형성되는 상부 터널 베리어층을 더 포함하는
    멀티 비트 수직 자기 터널링 접합.
  16. 삭제
  17. 제10항에 있어서,
    상기 상부 합성 교환 반강자성층의 하부에 형성되는 하부 합성 교환 반강자성층을 더 포함하는
    멀티 비트 수직 자기 터널링 접합.
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