WO2019143052A1 - 메모리 소자 - Google Patents

메모리 소자 Download PDF

Info

Publication number
WO2019143052A1
WO2019143052A1 PCT/KR2019/000133 KR2019000133W WO2019143052A1 WO 2019143052 A1 WO2019143052 A1 WO 2019143052A1 KR 2019000133 W KR2019000133 W KR 2019000133W WO 2019143052 A1 WO2019143052 A1 WO 2019143052A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
magnetic
memory device
present
memory
Prior art date
Application number
PCT/KR2019/000133
Other languages
English (en)
French (fr)
Inventor
박재근
최진영
전한솔
이동기
케이콘도
백종웅
Original Assignee
한양대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020180114960A external-priority patent/KR102169622B1/ko
Application filed by 한양대학교 산학협력단 filed Critical 한양대학교 산학협력단
Priority to US16/963,051 priority Critical patent/US11133458B2/en
Publication of WO2019143052A1 publication Critical patent/WO2019143052A1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details

Definitions

  • the present invention relates to a memory device, and more particularly, to a magnetic memory device using a magnetic tunnel junction (MTJ) including two fixed layers.
  • MTJ magnetic tunnel junction
  • next generation nonvolatile memory devices include a phase change memory (PRAM) that utilizes a state change of a phase change material such as a chalcogenide alloy, a magnetic tunnel junction (PMR) according to a magnetization state of a ferromagnetic material, (MRAM) using resistance change of MTJ, ferroelectric RAM using polarization of ferroelectric material, resistance change RAM (ReRAM) using resistance change of variable resistance material, etc. .
  • PRAM phase change memory
  • PMR magnetic tunnel junction
  • MRAM magnetic tunnel junction
  • ReRAM resistance change RAM
  • STT-MRAM Spin-Transfer Torque Magnetic Random Access Memory
  • STT-MRAM Spin-Transfer Torque Magnetic Random Access Memory
  • the STT-MRAM devices each include a pinned layer and a free layer formed of a ferromagnetic material, and a magnetic tunnel junction formed with a tunnel barrier therebetween.
  • the magnetic tunnel junction has a low resistance state due to easy current flow, and if the magnetization directions are different (i.e., anti parallel) Resistance state.
  • the magnetization direction of the magnetic tunnel junction must change only in the direction perpendicular to the substrate, the free layer and the pinned layer must have perpendicular magnetization values.
  • These STT-MRAM devices can theoretically be cycled at 10 15 or more, and can be switched at a speed as high as nanoseconds (ns).
  • the vertical magnetization type STT-MRAM device has no scaling limit in theory, and the current density of the driving current can be lowered as the scaling progresses. Therefore, the research is being conducted as a next generation memory device that can replace the DRAM device .
  • an example of an STT-MRAM device is disclosed in Korean Patent No. 10-1040163.
  • a seed layer is formed under the free layer, a capping layer is formed on the fixed layer, and a synthetic exchangeable semi-magnetic layer and an upper electrode are formed on the capping layer.
  • a silicon oxide film is formed on a silicon substrate, and then a seed layer and a magnetic tunnel junction are formed thereon.
  • a selection element such as a transistor may be formed on the silicon substrate, and a silicon oxide film may be formed so as to cover the selection element.
  • the STT-MRAM device has a stacked structure of a silicon oxide film, a seed layer, a free layer, a tunnel barrier, a fixed layer, a capping layer, a synthetic exchange ferromagnetic layer and an upper electrode on a silicon substrate on which a selection element is formed.
  • the seed layer and the capping layer are formed using tantalum (Ta).
  • the synthetic exchange ferromagnetic layer includes a lower magnetic layer and an upper magnetic layer in which magnetic metal and non-magnetic metal are alternately stacked, and a structure in which a non- .
  • the currently reported magnetic tunnel junction is based on a SiO 2 or MgO substrate, without a bottom electrode, or a structure using a Ta / Ru bottom electrode.
  • the capacitors must be replaced with magnetic tunnel junctions in the 1T1C structure of conventional DRAMs.
  • the lower electrode must be formed by using the materials for reducing the resistance of the transistors and preventing diffusion of the metals.
  • the switching energy must be low enough to cope with the DRAM, but it has a disadvantage that the energy for spinning the spin of the free layer is high.
  • the high programming current density through the STT-MRAM cell is still problematic because the high current density through the magnetic layer increases the energy consumption of the cell and the thermal profile of the layer, thereby affecting the integrity and reliability of the cell. Also, the higher the current density through the magnetic layer, the larger the silicon area of each cell can be.
  • the MTJ cell size must be scaled down to 10 nm.
  • the cell size becomes smaller, There is a problem that the reliability of the stored information is reduced.
  • An object of an embodiment of the present invention is to provide a memory element capable of high-speed rewriting using a perpendicular magnetic tunnel junction.
  • a memory device includes a lower electrode formed on a substrate, a seed layer, a lower synthetic exchange ferromagnetic layer, a magnetic tunnel junction, an upper synthetic exchange ferromagnetic layer, and an upper electrode are stacked, A fixed tunnel barrier layer, a lower tunnel barrier layer, a lower free layer, a separation layer, an upper free layer, an upper tunnel barrier layer, and an upper fixing layer are sequentially stacked.
  • the magnetization direction of the lower fixed layer may be fixed, and the magnetization direction of the upper fixed layer may be changeable.
  • the lower synthetic exchangeable semiconductive layer has a fixed magnetization direction, and the upper synthetic exchangeable semiconductive layer can have a changeable magnetization direction.
  • the upper synthetic exchange ferromagnetic layer and the lower synthetic exchange ferromagnetic layer are formed in a laminated structure of a first magnetic layer, a nonmagnetic layer and a second magnetic layer, and the first magnetic layer and the second magnetic layer may include [Co / Pt] have.
  • the number of [Co / Pt] layers of the first magnetic layer of the lower synthetic exchange ferromagnetic layer may be 3 to 6, and the number of [Co / Pt] layers of the second magnetic layer may be 0 to 3.
  • the number of [Co / Pt] layers of the first magnetic layer of the upper synthetic exchange ferromagnetic layer may be 3 to 6, and the number of [Co / Pt] layers of the second magnetic layer may be 1 to 3.
  • the lower electrode may be a laminated structure of a first lower electrode including tungsten and a second lower electrode including TiN.
  • the thickness of the connection layer may be between 0.3 nm and 0.5 nm.
  • the thickness of the capping layer may be between 0.3 nm and 0.5 nm.
  • a memory element capable of multi-bit operation can be provided by including a lower pinned layer and an upper pinned layer in a magnetic tunnel junction, thereby increasing the resistance state according to the magnetization direction of the upper pinned layer.
  • a memory device capable of rapidly changing the magnetization direction of a magnetic tunnel junction and capable of speeding up operation.
  • FIG. 1 is a cross-sectional view showing a memory element of a conventional structure.
  • FIGS. 2A and 2B are schematic diagrams showing a parallel state and an anti-parallel state of a memory element of a conventional structure.
  • FIG 3 is a cross-sectional view illustrating a memory device according to an embodiment of the present invention.
  • 4A to 4D are schematic diagrams showing a parallel state and an anti-parallel state of a memory device according to an embodiment of the present invention.
  • 5A is an exemplary view of a bottom pinned layer structure of a memory device according to an embodiment of the present invention.
  • FIGS. 5B and 5C are graphs showing magnetic characteristics of the lower composite exchangeable semi-magnetic layer in the lower pinned layer structure of the memory device according to the embodiment of the present invention, according to the stacking ratio of the second magnetic layer and the first magnetic layer.
  • FIG. 6A is an illustration of a memory element of a conventional structure
  • FIG. 6B is an illustration of an upper pinned layer structure of a memory element according to an embodiment of the present invention.
  • FIGS. 6C and 6D are graphs showing magnetic characteristics of the upper composite exchangeable semi-magnetic layer in the upper pinned layer structure of the memory device according to the embodiment of the present invention, according to the stacking ratio of the first magnetic layer and the second magnetic layer.
  • FIG. 6C and 6D are graphs showing magnetic characteristics of the upper composite exchangeable semi-magnetic layer in the upper pinned layer structure of the memory device according to the embodiment of the present invention, according to the stacking ratio of the first magnetic layer and the second magnetic layer.
  • 7A and 7B are graphs showing the magnetic properties of a memory element including a single pinned layer.
  • FIGS. 8A and 8B are graphs showing the magnetic characteristics of a memory device according to an embodiment of the present invention.
  • TMR tunneling magnetic resistance
  • FIG. 9 is a schematic block diagram illustrating an example of a memory system including a memory device according to an embodiment of the present invention.
  • FIG. 10 is a schematic block diagram showing an example of a memory card having a memory device according to an embodiment of the present invention.
  • FIG. 11 is a schematic block diagram showing an example of an information processing system equipped with a memory device according to an embodiment of the present invention.
  • the term 'or' implies an inclusive or 'inclusive' rather than an exclusive or 'exclusive'. That is, unless expressly stated otherwise or clear from the context, the expression 'x uses a or b' means any of the natural inclusive permutations.
  • FIG. 1 is a cross-sectional view showing a memory element of a conventional structure.
  • the memory element of the conventional structure is formed by stacking a lower electrode 110, a seed layer 120, a composite exchange ferromagnetic layer 130, a magnetic tunnel junction and an upper electrode 210 formed on a substrate 100, A lower tunnel barrier layer 161, a lower free layer 171, a separation layer 180, an upper free layer 172 and a first capping layer 162 are sequentially stacked.
  • the memory element of the conventional structure includes a single pinned layer 150, it is possible to reduce the number of free layers in the double free layer (information storage layer) region including the upper free layer 172, the separation layer 180 and the lower free layer 171 The perpendicular magnetic anisotropy characteristic and the resistance exhibiting the perpendicular magnetic properties.
  • the cell size of the magnetic tunnel junction should be scaled down to a level of 10 nm, but as the cell size decreases, the thermal stability decreases There is a problem that the reliability of the stored information inputted decreases.
  • FIGS. 2A and 2B are schematic diagrams showing a parallel state and an anti-parallel state of a memory element of a conventional structure.
  • a memory element of a conventional structure including a single pinned layer 150 is formed such that the magnetization direction of the pinned layer 150 is fixed and the upper free layer 172, the isolation layer 180, The magnetization direction of the double free layer 170 including the layer 171 is changed so that the magnetization direction of the pinned layer 150 and the dual free layer 170 are parallel to each other , The magnetization directions of the pinned layer 150 and the double free layer 170 are antiparallel and become anti-parallel states.
  • the memory element of the conventional structure including a single fixed layer has only two resistance states including a low resistance state and a high resistance state, so that only one bit (1 bit) operation is possible.
  • FIG 3 is a cross-sectional view illustrating a memory device according to an embodiment of the present invention.
  • a memory element includes a lower electrode 110 formed on a substrate 100, a seed layer 120, a lower synthetic exchange ferromagnetic layer 130, a magnetic tunnel junction, an upper synthetic exchange ferromagnetic layer 190 And the upper electrode 210 are stacked and the magnetic tunnel junction is formed by stacking the lower fixed layer 151, the lower tunnel barrier layer 161, the lower free layer 171, the separation layer 180, the upper free layer 172, The upper tunnel barrier layer 162 and the upper fixing layer 151 are sequentially stacked.
  • the substrate 100 may be a semiconductor substrate.
  • the substrate 100 may be a silicon substrate, a gallium arsenide substrate, a silicon germanium substrate, a silicon oxide film substrate, or the like.
  • a silicon substrate may be used as the memory device according to an embodiment of the present invention.
  • a selection device including a transistor may be formed on the substrate 100.
  • an insulating layer 105 may be formed on the substrate 100.
  • the insulating layer 105 may be formed to cover a predetermined structure such as a selection element, and the insulating layer 105 may be provided with a contact hole exposing at least a part of the selection element.
  • the insulating layer 105 can be formed using an amorphous silicon oxide film (SiO 2 ) or the like.
  • the lower electrode 110 is formed on the insulating layer 105.
  • the lower electrode 110 may be formed using a conductive material, such as a metal, a metal nitride, or the like.
  • the memory device may have a dual structure of the first and second lower electrodes 111 and 112.
  • the first lower electrode 111 may be formed on the insulating layer 105 and the second lower electrode 112 may be formed on the first lower electrode 111.
  • the first lower electrode 111 may be formed in the insulating layer 105 and may be connected to the selection device formed on the substrate 100.
  • the first and second lower electrodes 111 and 112 may be formed of a polycrystal material. Accordingly, the first and second lower electrodes 111 and 112 may be formed of a conductive material having a bcc structure.
  • the first lower electrode 111 may be formed of a metal such as tungsten (W)
  • the second lower electrode 112 may be formed of a metal nitride such as a titanium nitride (TiN) film.
  • the memory device includes a lower electrode 110, a first lower electrode 111 including tungsten (W), and a second lower electrode 112 including TiN. .
  • the first and second lower electrodes 111 and 112 are formed of a polycrystalline material, so that the crystallinity of a magnetic tunnel junction formed later can be improved. Accordingly, when the first and second lower electrodes 111 and 112 are formed, amorphous magnetic tunnel junctions formed on the first and second lower electrodes 111 and 112 are grown along the crystal direction of the first lower electrode 111, and then annealed for vertical anisotropy , The magnetic tunnel junction can be more improved in crystallinity than in the prior art.
  • an amorphous seed layer and an amorphous magnetic tunnel junction are formed on an amorphous insulating layer, so that the crystallinity is not improved as compared with the present invention even after heat treatment.
  • the crystallinity of the magnetic tunnel junction is improved, the magnetization becomes larger when the magnetic field is applied, and the current flowing through the magnetic tunnel junction in the parallel state can be increased more. Therefore, application of such a magnetic tunnel junction to a memory device can improve the operating speed and reliability of the device.
  • a seed layer (120) is formed on the lower electrode (110).
  • the seed layer 120 may be formed of a material that allows the lower synthetic exchangeable semiconductive layer 130 to undergo crystal growth.
  • the seed layer 120 may enable the first and second magnetic layers 131 and 133 of the lower synthetic exchange-type magnetic layer 130 to grow in a desired crystal orientation.
  • it may be formed of a metal that facilitates crystal growth in a (111) direction of a face centered cubic (FCC) or a (001) direction of a hexagonal close-packed structure have.
  • the seed layer 120 may be formed of tantalum (Ta), ruthenium (Ru), titanium (Ti), palladium (Pd), platinum (Pt), magnesium (Mg), cobalt (Co) , Or an alloy thereof.
  • the seed layer 120 may be formed of platinum (Pt) and may be formed to a thickness of 1 nm to 3 nm.
  • the under-synthesis exchangeable semiconductive layer 130 is formed on the seed layer 120.
  • the magnetization direction of the lower synthetic exchange ferromagnetic layer 130 can be fixed and the magnetization direction of the lower synthetic exchange ferromagnetic layer 130 can be fixed.
  • the under-synthesis exchangeable semi-magnetic layer 130 may include a first magnetic layer 131, a nonmagnetic layer 132, and a second magnetic layer 133. That is, the first magnetic layer 131 and the second magnetic layer 133 are antiferromagnetically coupled to each other through the non-magnetic layer 132 in the lower synthetic exchange ferromagnetic layer 130.
  • the first magnetic layer 131 and the second magnetic layer 133 may have crystals in the FCC 111 direction or the HCP (001) direction.
  • the magnetization directions of the first and second magnetic layers 131 and 133 are arranged antiparallel to each other.
  • the first magnetic layer 131 is magnetized upward (i.e., in the direction of the upper electrode 210)
  • the second magnetic layer 133 may be magnetized in the downward direction (i.e., in the direction of the substrate 100).
  • the first magnetic layer 131 and the second magnetic layer 133 may be formed by alternately stacking a magnetic metal and a non-magnetic metal.
  • a magnetic metal a single metal selected from the group consisting of iron (Fe), cobalt (Co) and nickel (Ni), or an alloy thereof may be used.
  • the nonmagnetic metal chromium (Cr), platinum
  • a single metal selected from the group consisting of palladium (Pd), iridium (Ir), rhodium (Rh), ruthenium (Ru), osmium (Os), rhenium (Re), gold (Au) Can be used.
  • the first magnetic layer 131 and the second magnetic layer 133 may be formed of [Co / Pd] X , [Co / Pt] X or [CoFe / Pt] X (where X is an integer of 1 or more) And preferably, [Co / Pt] X (where X is an integer of 1 or more).
  • the number of [Co / Pt] layers of the first magnetic layer 131 of the lower synthetic exchangeable semiconductive layer 130 may be 3 to 6, and the number of layers of the second magnetic layer 132
  • the number of [Co / Pt] layers may be 0 to 3. Accordingly, the first magnetic layer 131 may be formed thicker than the second magnetic layer 133.
  • the first and second magnetic layers 131 and 133 may be formed by stacking a plurality of layers of the same material with the same thickness.
  • the first magnetic layer 131 may be formed in a larger number of layers than the second magnetic layer 133.
  • the first magnetic layer 131 may be formed of [Co / Pt] 6 in which Co and Pt are repeatedly laminated six times, and the second magnetic layer 133 may be formed of Co / Pt] < 3 > At this time, Co may be formed to a thickness of 0.3 nm to 0.5 nm, for example, and Pt may be formed to be thinner or equal to Co, for example, a thickness of 0.2 nm to 0.4 nm.
  • Co may be further formed on the [Co / Pt], that is, the [Co / Pt] 6 phase, which is repeatedly laminated on the first magnetic layer 131. That is, the first magnetic layer 131 may be formed with Co more than Pt, and the Co of the uppermost layer may be formed thicker than the Co below the Co. For example, the first magnetic layer 131 may be formed with a thickness of 0.5 nm to 0.7 nm have. Further, Co and Pt are further formed on the lower side of [Co / Pt] 3 in the second magnetic layer 133, and further the upper side Co can be formed.
  • Co, Pt, [Co / Pt] 3 and Co may be stacked on the non-magnetic layer 132 to form the second magnetic layer 133.
  • [Co / Pt] 3 is the lower side of the Co [Co / Pt] Co or equal to the third thickness, e.g., to 0.5nm may be formed to a thickness of 0.7nm
  • [Co / Pt] of the lower side 3 Pt may be formed to have the same thickness as Pt of [Co / Pt] 3
  • Co on the upper side may be formed to have the same thickness as Co of [Co / Pt] 3 .
  • the nonmagnetic layer 132 is formed between the first magnetic layer 131 and the second magnetic layer 133 and is made of a nonmagnetic material that allows the first magnetic layer 131 and the second magnetic layer 133 to perform a non- Form can be dealing.
  • the nonmagnetic layer 132 may be formed of a single material selected from the group consisting of ruthenium (Ru), rhodium (Rh), osmium (Os), rhenium (Re), and chromium (Cr)
  • Ru ruthenium
  • Ru rhodium
  • Os osmium
  • Re rhenium
  • Cr chromium
  • it may be formed of ruthenium (Ru).
  • the memory device may further include a first coupling layer (bridge layer) 141 between the lower synthetic exchangeable semiconductive layer 130 and the magnetic tunnel junction.
  • a first coupling layer bridge layer
  • the first coupling layer 141 is formed on the lower synthetic exchangeable semiconductive layer 130. By forming the first coupling layer 141, the magnetizations of the lower synthetic exchange ferromagnetic layer 130 and the lower pinning layer 151 can be generated independently of each other.
  • the first coupling layer 141 may be formed of a material capable of improving the crystallinity of the magnetic tunnel junction. Accordingly, the first connection layer 141 may be formed of a polycrystalline material, for example, a conductive material having a bcc structure, and preferably, tungsten (W).
  • the first coupling layer 141 may be formed of a polycrystalline material to improve the crystallinity of the magnetic tunnel junction formed thereon.
  • an amorphous magnetic tunnel junction formed on the first coupling layer 141 is grown along the crystal direction of the first coupling layer 141.
  • the crystallinity of the junction can be improved as compared with the conventional case.
  • W is used as the first connecting layer 141
  • the diffusion of the dissimilar materials into the lower and upper tunneling barriers 161 and 162 is promoted by crystallization after a high-temperature heat treatment at 400 ° C. or higher, for example, 400 ° C. to 500 ° C.
  • the lower and upper pinned layers 151 and 152 and the lower and upper free layers 171 and 172 can be crystallized to maintain the perpendicular magnetic anisotropy of the magnetic tunnel junction. That is, when the crystallinity of the magnetic tunnel junction is improved, the magnetization becomes larger when the magnetic field is applied, and the current flowing through the magnetic tunnel junction in the parallel state can be increased more.
  • the first connection layer 141 may be formed to a thickness of 0.3 nm to 0.5 nm, for example.
  • the magnetization direction of the lower fixed layer 151 is fixed until the second magnetic layer 133 and the lower fixed layer 151 of the lower synthetic exchange ferromagnetic layer 130 are ferro-coupled to each other.
  • 141 are formed to have a thickness exceeding 0.5 nm, the magnetization direction of the lower fixed layer 151 is not fixed due to the increase of the thickness of the first coupling layer 141, and the magnetization directions of the lower and upper free layers 171, So that the same magnetization direction and other magnetization directions required in the MRAM device do not occur and do not operate as a memory.
  • the magnetic tunnel junction is formed on the first coupling layer 141 and the magnetic tunnel junction is formed by the lower pinned layer 151, the lower tunnel barrier layer 161, the lower free layer 171, the isolation layer 180, An upper tunnel barrier layer 162, and an upper fixing layer 151 are sequentially stacked.
  • the memory device includes a double pinned layer 150 including a lower pinned layer 151 and an upper pinned layer 151, a lower tunnel barrier layer 161, and an upper tunnel barrier layer 162
  • a dual free layer 170 including a dual tunnel barrier layer 160, a lower free layer 171, a separate layer 180 and an upper free layer 172.
  • the magnetization direction of the lower fixed layer 151 is fixed, and the magnetization of the upper fixed layer 152 can be changed from one direction to the other opposite direction without being fixed in one direction.
  • the magnetization of the lower pinning layer 151 may be fixed in the direction from the upper portion to the lower portion, and the magnetization of the upper pinning layer 152 may be changed in the direction from the upper portion to the lower portion. Therefore, four resistance states can be maintained according to the magnetization direction of the upper fixed layer 152 and the magnetization direction of the double free layer 170, and multi-bit operation is possible, which facilitates high integration.
  • the pinned layer is a layer that maintains the magnetic characteristics without being affected by the operation applied to change the free layer.
  • the 2-bit MRAM memory cell uses a pinned layer, Can be changed and operated.
  • the magnetization direction can be changed by applying the energy required for switching the fixed layer to the fixed layer.
  • the magnetization direction of the double free layer 170 is switched, the magnetization direction of the upper fixed layer 152 is not changed, so that the upper fixed layer 152 can be used as a fixed layer in the memory device according to the embodiment of the present invention.
  • the coercivity value of the upper fixed layer 152 is set to 1 kOe, which is smaller than the value (> 2 kOe) of the exchange field (Hex)
  • the magnetization direction of the upper fixed layer 152 can be changed and four resistance states can be maintained according to the magnetization direction of the upper fixed layer 152 and the magnetization direction of the double free layer 170, -bit) operation is possible.
  • the lower fixed layer 151 and the upper fixed layer 152 may be formed of a ferromagnetic material.
  • the lower pinning layer 151 and the upper pinning layer 152 may be formed of a material selected from the group consisting of a Full-Heusler semimetal alloy, an amorphous rare earth element alloy, a ferromagnetic metal and a nonmagnetic matal. Layered thin film, an alloy having an L10 type crystal structure or a ferromagnetic material such as a cobalt-based alloy.
  • Examples of the alloys of the full-Hoesler semi-metal series include CoFeAl and CoFeAlSi, and amorphous rare earth element alloys include alloys such as TbFe, TbCo, TbFeCo, DyTbFeCo and GdTbCo.
  • Co / Pd, CoCr / Pt, Co / Ru, Co / Os, Co / Au, Ni / Cu, and CoFeAl / Pd are used as the multilayered thin films in which the nonmagnetic metal and the magnetic metal are alternately stacked.
  • CoFeAl / Pt, CoFeB / Pd, and CoFeB / Pt are used as the multilayered thin films in which the nonmagnetic metal and the magnetic metal are alternately stacked.
  • the alloy having an L10 type crystal structure include Fe 5 0Pt 5 0, Fe 5 0Pd 5 0, Co 5 0Pt 5 0, Fe 3 0Ni 2 0Pt 5 0, Co 3 0Ni 2 0Pt 5 0.
  • the cobalt-based alloys include CoCr, CoPt, CoCrPt, CoCrTa, CoCrPtTa, CoCrNb and CoFeB.
  • the CoFeB single layer can be formed thicker than the multi-layered structure of CoFeB and [Co / Pt] or Co / Pd, so that the magnetoresistance ratio can be increased.
  • the memory device forms a lower pinned layer 151 and an upper pinned layer 152 using a CoFeB monolayer, and the CoFeB is formed into amorphous and then textured with the BCC 100 by heat treatment )do.
  • the lower fixed layer 151 and the upper fixed layer 152 may be formed to have a thickness of 0.5 nm to 1.5 nm, for example.
  • the lower tunnel barrier layer 161 separates the lower fixed layer 151 and the lower free layer 171 and enables quantum mechanical tunneling between the lower fixed layer 151 and the lower free layer 171
  • the top tunnel barrier layer 162 separates the top pinned layer 152 and the top free layer 172 and enables quantum mechanical tunneling between the top pinned layer 152 and the top free layer 172 .
  • Lower tunnel barrier layer 161 and the upper tunnel barrier layer 162 is magnesium oxide (MgO), aluminum oxide (Al 2 O 3), silicon oxide (SiO 2), tantalum oxide (Ta 2 O 5), silicon nitride ( SiNx) or aluminum nitride (AlNx).
  • the memory device according to the embodiment of the present invention may use polycrystalline magnesium oxide for the lower tunnel barrier layer 161 and the upper tunnel barrier layer 162. [ The magnesium oxide is then textured to the BCC 100 by heat treatment.
  • the lower tunnel barrier layer 161 and the upper tunnel barrier layer 162 may be formed to be equal to or thicker than the lower fixed layer 151 and the upper fixed layer 152. For example, .
  • a dual free layer 180 is formed on the lower tunnel barrier layer 161 and disposed between the lower tunnel barrier layer 161 and the upper tunnel barrier layer 162.
  • the double free layer 180 can be changed from one direction to the opposite direction in which magnetization is not fixed in one direction.
  • the double free layer 180 may have the same (i.e., parallel) magnetization direction as the lower pinned layer 151 and vice versa (i.e., antiparallel).
  • the magnetic tunnel junction can be utilized as a memory element by mapping information to a resistance value that varies depending on the magnetization arrangement of the double free layer 180, the lower pinned layer 151, and the upper pinned layer 152.
  • mapping information to a resistance value that varies depending on the magnetization arrangement of the double free layer 180, the lower pinned layer 151, and the upper pinned layer 152.
  • the dual free layer 180 may be formed of, for example, a Full-Heusler semi-metal series alloy, an amorphous rare earth element alloy, a multilayer thin film in which a magnetic metal and a nonmagnetic metal are alternately stacked, or an L10 type crystal structure Or a ferromagnetic material, e.g.
  • the double free layer 180 may be formed of a laminated structure of a lower free layer 171, a separation layer 180, and an upper free layer 172. Accordingly, the double free layer 180 can be formed by the structure of the lower free layer 171 and the upper free layer 172 that are separated by the separation layer 180 vertically.
  • the lower free layer 171 and the upper free layer 172 can have magnetizations in the same direction and magnetizations in different directions. For example, the lower free layer 171 and the upper free layer 172 may each have vertical magnetization, the lower free layer 171 may have vertical magnetization and the upper free layer 172 may have horizontal magnetization .
  • the memory device may include a dual free layer 170 to improve thermal stability over a single storage layer.
  • the separation layer 180 may be formed of a material having a bcc structure without magnetization.
  • the lower free layer 171 is vertically magnetized, the separation layer 180 is not magnetized, and the upper free layer 172 can be magnetized vertically or horizontally.
  • the lower free layer 171 and the upper free layer 172 may be formed of CoFeB, and the lower free layer 171 may be thinner or the same thickness as the upper free layer 172.
  • the isolation layer 180 may be formed to be thinner than the lower free layer 171 and the upper free layer 172.
  • the lower free layer 171 and the upper free layer 172 may be formed to a thickness of 0.5 nm to 1.5 nm using CoFeB, and the separation layer 180 may be formed of a material having a bcc structure, Nm to 0.5 nm in thickness.
  • the lower free layer 171 may further include Fe to further increase vertical magnetization. Therefore, the lower free layer 171 may be formed by laminating Fe and CoFeB. At this time, Fe may be formed to have a thickness smaller than that of CoFeB, for example, a thickness of 0.3 nm to 0.5 nm.
  • a memory device may further include a second bridge layer 142 between the magnetic tunnel junction and the upper exchange semiconductive layer 190.
  • the second connection layer 142 may include a first connection layer 141 and a first connection layer 141.
  • the thickness of the second connection layer 142 may be 0.3 nm to 0.5 nm.
  • the upper synthetic exchangeable semiconductive layer 190 is formed on the second connection layer 142.
  • the upper synthetic exchangeable semiconductive layer 190 can be changed in magnetization direction.
  • the upper synthetic exchange ferromagnetic layer 190 includes a first magnetic layer 191, a nonmagnetic layer 192, and a second magnetic layer 193. Therefore, the upper synthetic exchange ferromagnetic layer 190 can be formed such that the first magnetic layer 191 and the second magnetic layer 193 can be antiferromagnetically coupled via the nonmagnetic layer 192, and the first magnetic layer 191 and the second magnetic layer 193 can be anti-
  • the second magnetic layer 193 may have crystals in the FCC 111 direction or the HCP (001) direction.
  • the magnetization directions of the first and second magnetic layers 191 and 193 are arranged antiparallel to each other.
  • the first magnetic layer 191 is magnetized upward (i.e., in the direction of the upper electrode 210)
  • the second magnetic layer 193 may be magnetized in the downward direction (i.e., in the direction of the substrate 100).
  • the first magnetic layer 191 and the second magnetic layer 193 may be formed by alternately stacking a magnetic metal and a non-magnetic metal.
  • a magnetic metal a single metal selected from the group consisting of iron (Fe), cobalt (Co) and nickel (Ni), or an alloy thereof may be used.
  • chromium (Cr) platinum
  • a single metal selected from the group consisting of palladium (Pd), iridium (Ir), rhodium (Rh), ruthenium (Ru), osmium (Os), rhenium (Re), gold (Au) Can be used.
  • the first magnetic layer 191 and the second magnetic layer 193 may be formed of [Co / Pd] X , [Co / Pt] X or [CoFe / Pt] X (where X is an integer of 1 or more) And preferably, [Co / Pt] X (where X is an integer of 1 or more).
  • the number of [Co / Pt] layers of the first magnetic layer 191 of the upper synthetic exchange ferromagnetic layer 190 may be 3 to 6, and the number of [Co / Pt] layer may be 1 to 3. Therefore, the first magnetic layer 191 may be formed thicker than the second magnetic layer 193.
  • the first and second magnetic layers 191 and 193 may be stacked in a plurality of layers of the same material with the same thickness.
  • the first magnetic layer 191 may be formed in a larger number of layers than the second magnetic layer 193.
  • the first magnetic layer 191 may be formed of [Co / Pt] 6 in which Co and Pt are repeatedly laminated six times, and the second magnetic layer 193 may be formed of Co / Pt] < 3 > At this time, Co may be formed to a thickness of 0.3 nm to 0.5 nm, for example, and Pt may be formed to a thickness that is thinner or equal to Co, for example, a thickness of 0.2 nm to 0.4 nm.
  • the first magnetic layer 191 may be further formed with Co on the [Co / Pt], that is, [Co / Pt] 6 , which is repeatedly stacked. That is, the first magnetic layer 191 may be formed to have Co more than Pt, and the Co of the uppermost layer may be formed thicker than the Co below the Co. For example, the first magnetic layer 191 may be formed to have a thickness of 0.5 nm to 0.7 nm have.
  • the second magnetic layer 193 is further formed with Co and Pt on the lower side of [Co / Pt] 3 and further on the upper side. That is, Co, Pt, [Co / Pt] 3 and Co may be stacked on the non-magnetic layer 192 to form the second magnetic layer 193.
  • [Co / Pt] Co of 3 is equal to lower than a [Co / Pt] 3 Co or thickness, for example may be formed to a thickness of 0.5nm ⁇ 0.7nm, a [Co / Pt] 3 lower Pt may be formed to have the same thickness as Pt of [Co / Pt] 3 , and Co on the upper side may be formed to have the same thickness as Co of [Co / Pt] 3 .
  • the nonmagnetic layer 192 is formed between the first magnetic layer 191 and the second magnetic layer 193 and is made of a nonmagnetic material that allows the first magnetic layer 191 and the second magnetic layer 193 to perform a half- .
  • the nonmagnetic layer 192 may be formed of a single material selected from the group consisting of ruthenium (Ru), rhodium (Rh), osmium (Os), rhenium (Re), and chromium (Cr)
  • Ru ruthenium
  • Ru rhodium
  • Os osmium
  • Re rhenium
  • Cr chromium
  • it may be formed of ruthenium (Ru).
  • a memory device may further include a capping layer 200 between the upper composite exchangeable semi-magnetic layer 190 and the upper electrode 210.
  • the capping layer 200 is formed on the upper synthetic exchangeable semi-
  • the capping layer 200 is formed of a polycrystalline material, for example, a conductive material having a bcc structure.
  • the capping layer 200 may be formed of tungsten (W).
  • W tungsten
  • the crystallinity of the magnetic tunnel junction can be improved by forming the capping layer 200 from a polycrystalline material.
  • an amorphous magnetic tunnel junction is formed on the first first coupling layer 141 having a bcc structure, an amorphous magnetic tunnel junction is grown along the crystal direction of the first first coupling layer 141, The crystallinity of the magnetic tunnel junction can be further improved if the capping layer 200 having the bcc structure is formed on the substrate 200 and then the heat treatment is performed.
  • the capping layer 200 serves to prevent diffusion of the upper electrode 210.
  • the capping layer 200 may be formed to a thickness of, for example, 0.3 nm to 0.5 nm.
  • the upper electrode 210 is formed on the capping layer 200.
  • the upper electrode 210 may be formed using a conductive material, such as a metal, a metal oxide, a metal nitride, or the like.
  • the upper electrode 220 may be a single electrode selected from the group consisting of tantalum (Ta), ruthenium (Ru), titanium (Ti), palladium (Pd), platinum (Pt), magnesium (Mg) Metal, or an alloy thereof.
  • the memory device includes a lower pinning layer 151 to which magnetization is fixed, and a lower synthetic exchangeable semiconductive layer 130, and includes an upper pinning layer 152 in which magnetization is changed,
  • the semi-magnetic layer 190 By including the semi-magnetic layer 190, the resistance state is increased according to the magnetization direction of the upper pinned layer 152, and a multi-bit operation is possible.
  • 4A to 4D are schematic diagrams showing a parallel state and an anti-parallel state of a memory device according to an embodiment of the present invention.
  • the magnetization direction of the upper fixed layer 152 is changed according to the specific magnetic field value while the magnetization direction of the lower fixed layer 151 is fixed to the magnetization direction of the upper fixed layer 152 according to the embodiment of the present invention, Four resistance states can be maintained according to the magnetization direction of the double free layer 170, and multi-bit operation is possible, thereby facilitating high integration.
  • the memory device may exhibit perpendicular magnetic anisotropy characteristics and resistance in the range of -2 kOe to +2 kOe, which exhibit perpendicular magnetic properties in the double free layer 170 and the top pinned layer 152 have.
  • the memory device when the external magnetic field range is -2 kOe to +2 kOe, the memory device according to the embodiment of the present invention may have a structure in which the magnetization direction of the upper fixed layer 152 and the double- And four resistance states including three high resistance states (AP1 state, AP2 state, AP3 state) as in FIG. 4d and one low resistance state (P state) as shown in FIG. 4A.
  • AP1 state high resistance states
  • AP2 state AP2 state
  • AP3 state high resistance states
  • P state low resistance state
  • a memory device includes a double pinned layer structure including an upper pinned layer 152 and a upper composite exchangeable magnetic layer 190 in a free layer top 170, thereby achieving a high capacity, highly integrated memory device Speed rewriting is possible.
  • 5A is an exemplary view of a bottom pinned layer structure of a memory device according to an embodiment of the present invention.
  • the lower pinned layer structure of the memory device according to the embodiment of the present invention is designed such that the magnetization direction of the lower pinned layer is kept constant in a down-spin (up-spin) direction.
  • FIGS. 5B and 5C are graphs showing magnetic characteristics of the lower composite exchangeable semi-magnetic layer in the lower pinned layer structure of the memory device according to the embodiment of the present invention, according to the stacking ratio of the second magnetic layer and the first magnetic layer.
  • FIGS. 5B and 5C the perpendicular magnetic properties of the double free layer (information storage layer) in the "a" region (-500 Oe to 500 Oe) are shown in FIGS. 5B and 5C B "region (> 2 kOe or < -2 kOe) in which the perpendicular magnetic properties of a pinned layer and a lower SyAF layer appear, ≪ / RTI >
  • FIG. 6A is an illustration of a memory element of a conventional structure
  • FIG. 6B is an illustration of an upper pinned layer structure of a memory element according to an embodiment of the present invention.
  • FIG. 6A it has been designed to include a single composite exchangeable semi-magnetic layer and a pinned layer.
  • the upper pinned layer structure of the memory device includes an upper pinned layer, a lower pinned layer, and a lower pinned layer.
  • the upper pinned layer has a magnetization direction, (down-spin) direction.
  • the upper pinned layer structure of the memory device according to the embodiment of the present invention is different from the lower pinned layer structure of the memory device according to the embodiment of the present invention in that the upper magnetic pole layer of the upper magnetic pole layer (Top Upper SyAF MLs) / Pt] layer is decreased from the number of [Co / Pt] layers of the first magnetic layer (Top Lower SyAF MLs) of the upper synthetic exchange ferromagnetic layer and the saturation field is decreased to '0'
  • the upper pinned layer is designed to have a magnetization direction that is basically opposite to that of the lower pinned layer.
  • FIGS. 6C and 6D are graphs showing magnetic characteristics of the upper composite exchangeable semi-magnetic layer in the upper pinned layer structure of the memory device according to the embodiment of the present invention, according to the stacking ratio of the first magnetic layer and the second magnetic layer.
  • FIG. 6C and 6D are graphs showing magnetic characteristics of the upper composite exchangeable semi-magnetic layer in the upper pinned layer structure of the memory device according to the embodiment of the present invention, according to the stacking ratio of the first magnetic layer and the second magnetic layer.
  • the upper pinned layer when the magnetic field of the upper pinned layer is in the range of -15 kOe to 15 kOe and the external magnetic field is 0 Oe, the upper pinned layer is magnetized in the direction of the up- It can be seen that the magnetic field is maintained in the opposite direction (-) until it becomes a constant value (about -200 Oe to -1 kOe) or more.
  • the number of [Co / Pt] layers of the first magnetic layer (Top Lower SyAF MLs) of the upper synthetic exchange ferromagnetic layer is 3 to 6
  • the number of [Co / Pt] layers of the second magnetic layer (Top Upper SyAF MLs) of the upper synthetic exchange ferromagnetic layer can be increased to one to three.
  • FIG. 6D is an enlarged graph showing the area "a" of FIG. 6C.
  • the coercivity of the conventional dual free layer changes from Hc to 0.4 kOe in the (i) region, and the memory margin of the conventional structure increases (I) of the [Co / Pt] a or b of the upper synthetic exchange ferromagnetic layer (the (ii) region) of the upper synthetic exchange ferromagnetic layer (information storage layer).
  • 7A and 7B are graphs showing the magnetic properties of a memory element including a single pinned layer.
  • Figure 7a shows the magnetization curves of a memory element comprising a single pinned layer and Figure 7b shows the R-H curve of a memory element comprising a single pinned layer.
  • the memory element including a single pinned layer has a structure in which the magnetization direction of the pinned layer is fixed and the magnetization direction of the double free layer (information storage layer) is changed, so that the range of the external magnetic field is -500 Oe to + 100 Oe, the parallel state is obtained when the magnetization directions of the pinned layer and the double free layer (information storage layer) are parallel, and when the range of the external magnetic field is +500 Oe to -20 Oe, It can be seen that the magnetization direction of the layer (information storage layer) is anti-parallel and becomes anti-parallel state.
  • the memory element including a single fixed layer exists only in two resistance states including a low resistance state and a high resistance state.
  • FIGS. 8A and 8B are graphs showing the magnetic characteristics of a memory device according to an embodiment of the present invention.
  • FIG. 8A shows a magnetization curve of a memory device according to an embodiment of the present invention
  • FIG. 8B shows an R-H curve of a memory device according to an embodiment of the present invention.
  • a memory device includes a double free layer including an upper free layer (information storage layer), a separation layer and a lower free layer (information storage layer) ) And the perpendicular magnetic anisotropy characteristic and resistance in the range of -2 kOe to +2 kOe, which exhibit vertical magnetic properties in the upper fixed layer.
  • the memory device including two fixed layers has a magnetization direction of the top pinned layer and the double free layer (information storage layer) when the external magnetic field range is -2 kOe to +2 kOe It can be seen that there are four resistance states including three high resistance states AP1, AP2 and AP3 and one low resistance state P state.
  • TMR tunneling magnetic resistance
  • the Tunnel Magnetic Resistance (TMR) ratio can be calculated by the following equation (1).
  • Equation 1 R AP is the magnetoresistance value in the antiparallel state, and R P is the magnetoresistance value in the parallel state.
  • each of the antiparallel states (high resistance states AP1 to AP3) versus the parallel state (low resistance state) has a magnetoresistive (TMR) ratio of 152.6% (AP1-P state), 33.6% AP2-P state) and 166.5% (AP3-P state).
  • TMR magnetoresistive
  • the memory device has a total of four resistance states including one parallel state and three anti-parallel states.
  • FIG. 9 is a schematic block diagram illustrating an example of a memory system including a memory device according to an embodiment of the present invention.
  • the memory system 1100 may be a PDA, a portable computer, a web tablet, a wireless phone, a mobile phone, a digital music player, A memory card, or any device capable of transmitting and / or receiving information in a wireless environment.
  • the memory system 1100 includes an input / output device 1120 such as a controller 1110, a keypad, a keyboard and a display, a memory 1130, an interface 1140, and a bus 1150.
  • Memory 1130 and interface 1140 are in communication with one another via bus 1150.
  • the controller 1110 includes at least one microprocessor, digital signal processor, microcontroller, or other similar process device.
  • Memory 1130 may be used to store instructions executed by the controller.
  • the input / output device 1120 may receive data or signals from outside the memory system 1100, or may output data or signals outside the system 1100.
  • the input / output device 1120 may include a keyboard, a keypad, or a display device.
  • the memory 1130 includes a memory device according to an embodiment of the present invention.
  • Memory 1130 may also include other types of memory, volatile memory that may be accessed at any time, and various other types of memory.
  • the interface 1140 serves to transmit data to and receive data from the communication network.
  • FIG. 10 is a schematic block diagram showing an example of a memory card having a memory device according to an embodiment of the present invention.
  • a memory card 1200 for supporting a high capacity data storage capability mounts a memory device 1210 according to an embodiment of the present invention.
  • the memory card 1200 according to the present invention includes a memory controller 1220 that controls the overall data exchange between the host and the memory device 1210 according to an embodiment of the invention.
  • the SRAM 1221 is used as an operation memory of the central processing unit 1222.
  • the host interface 1223 has a data exchange protocol of a host connected to the memory card 1200.
  • Error correction block 1224 detects and corrects errors contained in data read from memory device 1210 in accordance with an embodiment of the invention.
  • Memory interface 1225 interfaces with memory device 1210 in accordance with an embodiment of the invention.
  • the central processing unit 1222 performs all control operations for data exchange of the memory controller 1220.
  • the memory card 1200 may be further provided with a ROM (not shown) or the like for storing code data for interfacing with a host, It is obvious to those who have acquired common knowledge.
  • FIG. 11 is a schematic block diagram showing an example of an information processing system equipped with a memory device according to an embodiment of the present invention.
  • an information processing system such as a mobile device or a desktop computer is equipped with a memory system 1310 according to an embodiment of the present invention.
  • An information processing system 1300 according to the present invention includes a memory system 1310 according to an embodiment of the present invention and a modem 1320, a central processing unit 1330, a RAM 1340, , And a user interface (1350).
  • the memory system 1310 according to an embodiment of the present invention may include a memory controller 1312 and a memory device 1311 according to an embodiment of the present invention.
  • the memory system 1310 according to the embodiment of the present invention stores data processed by the central processing unit 1330 or externally inputted data.
  • the memory system 1310 according to the embodiment of the present invention described above may be configured as a semiconductor disk device (SSD), in which case the information processing system 1300 may store a large amount of data in a memory And can be stably stored in the system 1310. As the reliability increases, the memory system 1310 according to the embodiment of the present invention can save resources required for error correction and provide a high-speed data exchange function to the information processing system 1300.
  • the information processing system 1300 according to the present invention can be provided with an application chipset, a camera image processor (CIS), an input / output device, and the like. It is clear to those who have learned.
  • the memory device or memory system according to the embodiment of the present invention can be mounted in various types of packages.
  • the memory device or memory system according to the embodiments may be implemented in a variety of memory devices such as a package on package (PoP), ball grid arrays (BGAs), chip scale packages (CSPs), plastic leaded chip carriers (PLCC) PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board (COB), Ceramic Dual In-Line Package (CERDIP), Plastic Metric Quad Flat Pack (MQFP), Thin Quad Flatpack (TQFP) ), Shrink Small Outline Package (SSOP), Thin Small Outline (TSOP), Thin Quad Flatpack (TQFP), System In Package (SIP), Multi Chip Package (MCP), Wafer-level Fabricated Package Processed Stack Package (WSP) or the like.
  • PoP package on package
  • BGAs ball grid arrays
  • CSPs chip scale packages
  • PLCC plastic leaded chip carriers
  • COB Chip On Board
  • CERDIP Ceramic Dual In

Landscapes

  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

본 발명은 메모리 소자를 개시한다. 본 발명의 실시예에 따른 메모리 소자는 기판 상에 형성되는 하부 전극, 시드층, 하부 합성 교환 반자성층, 자기 터널 접합, 상부 합성 교환 반자성층 및 상부 전극이 적층 되고, 상기 자기 터널 접합은, 하부 고정층, 하부 터널 배리어층, 하부 자유층, 분리층, 상부 자유층, 상부 터널 배리어층 및 상부 고정층이 순차적으로 적층된 것을 특징으로 한다.

Description

메모리 소자
본 발명은 메모리 소자에 관한 것으로, 보다 상세하게는, 두 개의 고정층을 포함하는 자기 터널 접합(Magnetic Tunnel Junction; MTJ)을 이용하는 자기 메모리 소자에 관한 것이다.
플래쉬 메모리 소자에 비해 소비 전력이 적고 집적도가 높은 차세대 비휘발성 메모리 소자에 대한 연구가 진행되고 있다. 이러한 차세대 비휘발성 메모리 소자로는 칼코게나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화를 이용하는 상변화 메모리(Phase change RAM; PRAM), 강자성체의 자화 상태에 따른 자기 터널 접합(Magnetic Tunnel Junction; MTJ)의 저항 변화를 이용하는 자기 메모리(Magnetic RAM; MRAM), 강유전체 물질의 분극 현상을 이용하는 강유전체 메모리(Ferroelectric RAM), 가변 저항 물질의 저항 변화를 이용하는 저항 변화 메모리(Resistance change RAM; ReRAM) 등이 있다.
자기 메모리로서 전자 주입에 의한 스핀 전달 토크(Spin-Transfer Torque; STT) 현상을 이용하여 자화를 반전시키고, 자화 반전 전후의 저항차를 판별하는 STT-MRAM(Spin-Transfer Torque Magnetic Random Access Memory) 소자가 있다. STT-MRAM 소자는 각각 강자성체로 형성된 고정층(pinned layer) 및 자유층(free layer)과, 이들 사이에 터널 배리어(tunnel barrier)가 형성된 자기 터널 접합을 포함한다.
자기 터널 접합은 자유층과 고정층의 자화 방향이 동일(즉 평행(parallel))하면 전류 흐름이 용이하여 저저항 상태를 갖고, 자화 방향이 다르면(즉 반평행(anti parallel)) 전류가 감소하여 고저항 상태를 나타낸다. 또한, 자기 터널 접합은 자화 방향이 기판에 수직 방향으로만 변화하여야 하기 때문에 자유층 및 고정층이 수직 자화값을 가져야 한다.
자기장의 세기 및 방향에 따라 수직 자화값이 0을 기준으로 대칭이 되고 스퀘어니스(squareness; S)의 모양이 뚜렷이 나오게 되면(S=1) 수직 자기 이방성(perpendicular magnetic anisotropy; PMA)이 우수하다고 할 수 있다. 이러한 STT-MRAM 소자는 이론적으로 1015 이상의 사이클링(cycling)이 가능하고, 나노초(ns) 정도의 빠른 속도로 스위칭이 가능하다.
특히, 수직 자화형 STT-MRAM 소자는 이론상 스케일링 한계(Scaling Limit)가 없고, 스케일링이 진행될수록 구동 전류의 전류 밀도를 낮출 수 있다는 장점으로 인해 DRAM 소자를 대체할 수 있는 차세대 메모리 소자로 연구가 활발하게 진행되고 있다. 한편, STT-MRAM 소자의 예가 한국등록특허 제10-1040163호에 제시되어 있다.
또한, STT-MRAM 소자는 자유층 하부에 시드층이 형성되고, 고정층 상부에 캐핑층이 형성되며, 캐핑층 상부에 합성 교환 반자성층 및 상부 전극이 형성된다. 그리고, STT-MRAM 소자는 실리콘 기판 상에 실리콘 산화막이 형성된 후 그 상부에 시드층 및 자기 터널 접합이 형성된다. 또한, 실리콘 기판 상에는 트랜지스터 등의 선택 소자가 형성될 수 있고, 실리콘 산화막은 선택 소자를 덮도록 형성될 수 있다.
따라서, STT-MRAM 소자는 선택 소자가 형성된 실리콘 기판 상에 실리콘 산화막, 시드층, 자유층, 터널 배리어, 고정층, 캐핑층, 합성 교환 반자성층 및 상부 전극의 적층 구조를 갖는다. 여기서, 시드층 및 캐핑층은 탄탈륨(Ta)를 이용하여 형성하고, 합성 교환 반자성층은 자성 금속과 비자성 금속이 교대로 적층된 하부 자성층 및 상부 자성층과, 이들 사이에 비자성층이 형성된 구조를 갖는다.
그런데, 현재 보고되는 자기 터널 접합은 SiO2 또는 MgO 기판을 기반으로, 하부 전극이 없거나, Ta/Ru 하부 전극을 이용한 구조가 주를 이룬다. 그런데, STT-MRAM 소자를 구현하기 위해 기존 DRAM의 1T1C 구조에서 캐패시터를 자기 터널 접합으로 대체해야 하며, 이때 트랜지스터의 저항 감소와 금속의 확산 방지를 위한 재료를 이용하여 하부 전극을 형성해야 한다. 그러나, 기존의 SiO2 또는 MgO 기판을 이용하여 제조한 자기 터널 접합의 경우 실제 셀 트랜지스터와의 접목을 고려할 때 메모리 제조에 바로 적용이 불가능하다.
또한, STT-MRAM 소자를 구현하기 위해서는 DRAM을 대처할 만큼 스위칭 에너지가 낮아야하지만, 자유층의 스핀을 회전시키는 에너지가 높은 단점이 있어 메모리 제조에 어려움이 있다.
또한, STT-MRAM 셀을 통한 높은 프로그래밍 전류 밀도는, 자성층을 통한 높은 전류 밀도가 셀의 에너지 소모와 층의 열 프로파일을 증가시켜 셀의 무결성과 신뢰성에 영향을 미치기 때문에 여전히 문제가 있다. 또한 자성층을 통한 전류 밀도가 높으면 각 셀의 실리콘 면적이 커질 수 있다.
따라서, 고집적 p-STT MRAM 실현하기 위해 MTJ 셀 사이즈(cell size)를 10 nm 급으로 스케일 다운(scaling down)이 진행되어야 하지만, 셀 사이즈(cell size)가 작아짐에 따라 열적 안정성이 감소하여 입력한 저장정보의 신뢰도가 감소하는 문제가 있다.
본 발명의 실시예의 목적은 자기 터널 접합에 하부 고정층 및 상부 고정층을 포함함으로써, 상부 고정층의 자화 방향에 따라 저항 상태가 증가하여 멀티 비트(multi-bit) 동작이 가능한 메모리 소자를 제공하기 위한 것이다.
본 발명의 실시예의 목적은 자기 터널 접합의 자화 방향의 변화를 급격하게 할 수 있어 동작 속도를 빠르게 할 수 있는 메모리 소자를 제공하기 위한 것이다.
본 발명의 실시예의 목적은 수직 자기 터널 접합을 이용하여 고속 재기록이 가능한 메모리 소자를 제공하기 위한 것이다.
본 발명의 실시예에 따른 메모리 소자는 기판 상에 형성되는 하부 전극, 시드층, 하부 합성 교환 반자성층, 자기 터널 접합, 상부 합성 교환 반자성층 및 상부 전극이 적층 되고, 상기 자기 터널 접합은, 하부 고정층, 하부 터널 배리어층, 하부 자유층, 분리층, 상부 자유층, 상부 터널 배리어층 및 상부 고정층이 순차적으로 적층된다.
상기 하부 고정층은 자화 방향이 고정되고, 상기 상부 고정층은 자화 방향이 변경 가능할 수 있다.
상기 하부 합성 교환 반자성층은 자화 방향이 고정되고, 상기 상부 합성 교환 반자성층은 자화 방향이 변경 가능할 수 있다.
상기 상부 합성 교환 반자성층 및 상기 하부 합성 교환 반자성층은 제1 자성층, 비자성층 및 제2 자성층의 적층 구조로 형성되고, 상기 제1 자성층 및 상기 제2 자성층은 [Co/Pt]를 포함할 수 있다.
상기 하부 합성 교환 반자성층의 제1 자성층의 [Co/Pt] 층 수는 3 내지 6이고, 상기 제2 자성층의 [Co/Pt] 층 수는 0 내지 3일 수 있다.
상기 상부 합성 교환 반자성층의 제1 자성층의 [Co/Pt] 층 수는 3 내지 6이고, 상기 제2 자성층의 [Co/Pt] 층 수는 1 내지 3일 수 있다.
상기 하부 전극은, 텅스텐을 포함하는 제1 하부 전극 및 TiN을 포함하는 제2 하부 전극의 적층 구조일 수 있다.
상기 하부 합성 교환 반자성층과 상기 자기 터널 접합 사이 및 상기 자기 터널 접합과 상기 상부 합성 교환 반자성층 사이에 연결층(bridge layer)을 더 포함할 수 있다.
상기 연결층의 두께는 0.3nm 내지 0.5nm일 수 있다.
상기 상부 합성 교환 반자성층 및 상기 상부 전극 사이에 캐핑층(capping layer)을 더 포함할 수 있다.
상기 캐핑층의 두께는 0.3nm 내지 0.5nm일 수 있다.
본 발명의 실시예에 따르면 자기 터널 접합에 하부 고정층 및 상부 고정층을 포함함으로써, 상부 고정층의 자화 방향에 따라 저항 상태가 증가하여 멀티 비트(multi-bit) 동작이 가능한 메모리 소자를 제공할 수 있다.
본 발명의 실시예에 따르면 자기 터널 접합의 자화 방향의 변화를 급격하게 할 수 있어 동작 속도를 빠르게 할 수 있는 메모리 소자를 제공할 수 있다.
본 발명의 실시예에 따르면 수직 자기 터널 접합을 이용하여 고속 재기록이 가능한 메모리 소자를 제공할 수 있다.
도 1은 종래 구조의 메모리 소자를 도시한 단면도이다.
도 2a 및 도 2b는 종래 구조의 메모리 소자의 평행 상태(parallel state) 및 반평행 상태(anti-parallel state)를 도시한 개략도 이다.
도 3은 본 발명의 실시예에 따른 메모리 소자를 도시한 단면도이다.
도 4a 내지 도 4d는 본 발명의 실시예에 따른 메모리 소자의 평행 상태(parallel state) 및 반평행 상태(anti-parallel state)를 도시한 개략도 이다.
도 5a는 본 발명의 실시예에 따른 메모리 소자의 하부 고정층 구조의 예시도이다.
도 5b 및 도 5c는 본 발명의 실시예에 따른 메모리 소자의 하부 고정층 구조에서 하부 합성 교환 반자성층의 제2 자성층 및 제1 자성층의 적층 비율에 따른 자성 특성을 도시한 그래프이다.
도 6a는 종래 구조의 메모리 소자의 예시도이고, 도 6b는 본 발명의 실시예에 따른 메모리 소자의 상부 고정층 구조의 예시도이다.
도 6c 및 도 6d는 본 발명의 실시예에 따른 메모리 소자의 상부 고정층 구조에서 상부 합성 교환 반자성층의 제1 자성층 및 제2 자성층의 적층 비율에 따른 자성 특성을 도시한 그래프이다.
도 7a 및 도 7b는 단일의 고정층을 포함하는 메모리 소자의 자성 특성을 도시한 그래프이다.
도 8a는 및 도 8b는 본 발명의 실시예에 따른 메모리 소자의 자성 특성을 도시한 그래프이다.
도 8c는 본 발명의 실시예에 따른 메모리 소자의 반평행 상태(AP1 내지 AP3)에 따른 자기 저항(Tunnel Magnetic Resistance; TMR)비를 도시한 그래프이다.
도 9는 본 발명의 실시예에 따른 메모리 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 10은 본 발명의 실시예에 따른 메모리 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 11은 본 발명의 실시예에 따른 메모리 소자를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
이하 첨부 도면들 및 첨부 도면들에 기재된 내용들을 참조하여 본 발명의 실시예를 상세하게 설명하지만, 본 발명이 실시예에 의해 제한되거나 한정되는 것은 아니다.
본 명세서에서 사용된 용어는 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 사용되는 "실시예", "예", "측면", "예시" 등은 기술된 임의의 양상(aspect) 또는 설계가 다른 양상 또는 설계들보다 양호하다거나, 이점이 있는 것으로 해석되어야 하는 것은 아니다.
또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or'이기보다는 포함적인 논리합 'inclusive or'를 의미한다. 즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다'라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.
또한, 본 명세서 및 청구항들에서 사용되는 단수 표현("a" 또는 "an")은, 달리 언급하지 않는 한 또는 단수 형태에 관한 것이라고 문맥으로부터 명확하지 않는 한, 일반적으로 "하나 이상"을 의미하는 것으로 해석되어야 한다.
아래 설명에서 사용되는 용어는, 연관되는 기술 분야에서 일반적이고 보편적인 것으로 선택되었으나, 기술의 발달 및/또는 변화, 관례, 기술자의 선호 등에 따라 다른 용어가 있을 수 있다. 따라서, 아래 설명에서 사용되는 용어는 기술적 사상을 한정하는 것으로 이해되어서는 안 되며, 실시예를 설명하기 위한 예시적 용어로 이해되어야 한다.
또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 설명 부분에서 상세한 그 의미를 기재할 것이다. 따라서 아래 설명에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미와 명세서 전반에 걸친 내용을 토대로 이해되어야 한다.
한편, 제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 구성 요소들은 용어들에 의하여 한정되지 않는다. 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다.
또한, 막, 층, 영역, 구성 요청 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 층, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
한편, 본 발명을 설명함에 있어서, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는, 그 상세한 설명을 생략할 것이다. 그리고, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1은 종래 구조의 메모리 소자를 도시한 단면도이다.
종래 구조의 메모리 소자는 기판(100) 상에 형성되는 하부 전극(110), 시드층(120), 합성 교환 반자성층(130), 자기 터널 접합 및 상부 전극(210)이 적층 되고, 자기 터널 접합은 고정층(150), 하부 터널 배리어층(161), 하부 자유층(171), 분리층(180), 상부 자유층(172) 및 제1 캐핑층(162)을 순차적으로 적층 된다.
그러나, 종래 구조의 메모리 소자는 단일의 고정층(150)을 포함하기 때문에 상부 자유층(172), 분리층(180) 및 하부 자유층(171)을 포함하는 이중 자유층(정보 저장층) 영역에서 수직자기특성을 나타내는 수직자기이방성 특성 및 저항을 나타낼 수 있다.
또한, 종래 구조의 메모리 소자는 고집적화를 실현하기 위해 자기 터널 접합의 셀 사이즈(cell size)를 10 nm 급으로 스케일 다운(scaling down)이 진행되어야 하나, 셀 사이즈가 작아짐에 따라 열적안정성이 감소하여 입력한 저장정보의 신뢰도가 감소하는 문제가 있다.
도 2a 및 도 2b는 종래 구조의 메모리 소자의 평행 상태(parallel state) 및 반평행 상태(anti-parallel state)를 도시한 개략도 이다.
도 2a 및 도 2b를 참조하면, 단일의 고정층(150)을 포함하는 종래 구조의 메모리 소자는 고정층(150)의 자화 방향은 고정되고, 상부 자유층(172), 분리층(180) 및 하부 자유층(171)을 포함하는 이중 자유층(170)의 자화 방향은 변화되는 구조를 가짐으로써, 고정층(150)과 이중 자유층(170)의 자화 방향이 평행하면 저저항 상태(parallel state)가 되고, 고정층(150)과 이중 자유층(170)의 자화 방향이 반평행하여 고저항 상태(anti-parallel state)가 된다.
따라서, 단일의 고정층을 포함하는 종래 구조의 메모리 소자는 저저항 상태와 고저항 상태를 포함하는 2개의 저항 상태만 존재하여 1비트(1bit) 동작만 가능하다.
도 3은 본 발명의 실시예에 따른 메모리 소자를 도시한 단면도이다.
본 발명의 실시예에 따른 메모리 소자는 기판(100) 상에 형성되는 하부 전극(110), 시드층(120), 하부 합성 교환 반자성층(130), 자기 터널 접합, 상부 합성 교환 반자성층(190) 및 상부 전극(210)이 적층 되고, 자기 터널 접합은, 하부 고정층(151), 하부 터널 배리어층(161), 하부 자유층(171), 분리층(180), 상부 자유층(172), 상부 터널 배리어층(162) 및 상부 고정층(151)이 순차적으로 적층된다.
기판(100)은 반도체 기판을 이용할 수 있다. 예를 들어, 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 실리콘 산화막 기판 등을 이용할 수 있는데, 본 발명의 실시예에 따른 메모리 소자는 실리콘 기판을 이용할 수 있다. 또한, 기판(100) 상에는 트랜지스터를 포함하는 선택 소자가 형성될 수 있다.
실시예에 따라, 기판(100) 상에는 절연층(105)이 형성될 수 있다. 절연층(105)은 선택 소자 등의 소정의 구조물을 덮도록 형성될 수 있고, 절연층(105)에는 선택 소자의 적어도 일부를 노출시키는 콘택홀이 형성될 수 있다. 절연층(105)은 비정질 구조의 실리콘 산화막(SiO2) 등을 이용하여 형성할 수 있다.
하부 전극(110)은 절연층(105) 상에 형성된다. 하부 전극(110)은 도전 물질을 이용하여 형성할 수 있는데, 금속, 금속 질화물 등으로 형성될 수 있다.
또한, 본 발명의 실시예에 따른 메모리 소자는 제1 및 제2 하부 전극(111, 112)의 이중 구조로 형성될 수 있다. 제1 하부 전극(111)은 절연층(105) 상에 형성되고, 제2 하부 전극(112)은 제1 하부 전극(111) 상에 형성될 수 있다. 또한, 제1 하부 전극(111)는 절연층(105) 내부에 형성될 수 있고, 그에 따라 기판(100) 상에 형성된 선택 소자와 연결될 수도 있다.
제1 및 제2 하부 전극(111, 112)은 다결정(polycrystal)의 물질로 형성될 수 있다. 따라서, 제1 및 제2 하부 전극(111, 112)는 bcc 구조의 도전 물질로 형성될 수 있다. 예를 들어, 제1 하부 전극(111)은 텅스텐(W) 등의 금속으로 형성될 수 있고, 제2 하부 전극(112)는 티타늄 질화막(TiN) 등의 금속 질화물로 형성될 수 있다.
바람직하게는, 본 발명의 실시예에 따른 메모리 소자는 하부 전극(110)이 텅스텐(W)을 포함하는 제1 하부 전극(111) 및 TiN을 포함하는 제2 하부 전극(112)의 적층 구조일 수 있다.
제1 및 제2 하부 전극(111, 112)은 다결정의 물질로 형성됨으로써 이후 형성되는 자기 터널 접합의 결정성을 향상시킬 수 있다. 따라서, 제1 및 제2 하부 전극(111, 112)이 형성되면 그 상부에 형성되는 비정질의 자기 터널 접합이 제1 하부 전극(111)의 결정 방향을 따라 성장되고, 이후 수직 이방성을 위해 열처리를 하게 되면 자기 터널 접합이 결정성이 종래보다 향상될 수 있다.
따라서, 종래에는 비정질의 절연층 상에 비정질의 시드층 및 비정질의 자기 터널 접합이 형성되므로 이후 열처리를 하더라도 결정성이 본 발명에 비해 향상되지 않는다. 자기 터널 접합의 결정성이 향상되면 자기장을 인가했을 때 자화가 더 크게 발생되고, 평행 상태에서 자기 터널 접합을 통해 흐르는 전류가 더 많아질 수 있다. 따라서, 이러한 자기 터널 접합을 메모리 소자에 적용하면 소자의 동작 속도 및 신뢰성을 향상시킬 수 있다.
시드층(120)은 하부 전극(110) 상에 형성된다. 시드층(120)은 하부 합성 교환 반자성층(130)이 결정 성장할 수 있도록 하는 물질로 형성될 수 있다. 따라서, 시드층(120)은 하부 합성 교환 반자성층(130)의 제1 및 제2 자성층(131, 133)이 원하는 결정 방향으로 성장할 수 있도록 할 수 있다. 예를 들어, 면심 입방 격자(Face Centered Cubic: FCC)의 (111) 방향 또는 육방 밀집 구조(Hexagonal Close-Packed Structure: HCP)의 (001) 방향으로 결정의 성장을 용이하게 하는 금속으로 형성될 수 있다.
시드층(120)은 탄탈륨(Ta), 루테늄(Ru), 티타늄(Ti), 팔라듐(Pd), 백금(Pt), 마그네슘(Mg), 코발트(Co), 알루미늄(Al) 및 텅스텐(W)으로 이루어진 군으로부터 선택된 금속 또는 이들의 합금을 포함할 수 있다. 바람직하게, 시드층(120)은 백금(Pt)으로 형성될 수 있고, 1㎚ 내지 3㎚의 두께로 형성될 수 있다.
하부 합성 교환 반자성층(130)은 시드층(120) 상에 형성된다. 하부 합성 교환 반자성층(130)은 자화 방향이 고정될 수 있고, 하부 합성 교환 반자성층(130)은 하부 고정층(151)의 자화를 고정시키는 역할을 한다.
하부 합성 교환 반자성층(130)은 제1 자성층(131), 비자성층(132) 및 제2 자성층(133)을 포함할 수 있다. 즉, 하부 합성 교환 반자성층(130)은 제1 자성층(131)과 제2 자성층(133)이 비자성층(132)을 매개로 반강자성적으로 결합된다. 또한, 제1 자성층(131)과 제2 자성층(133)은 FCC(111) 방향 또는 HCP(001) 방향의 결정을 가질 수 있다.
또한, 제1 및 제2 자성층(131, 133)의 자화 방향은 반평행하게 배열되는데, 예를 들어, 제1 자성층(131)은 상측 방향(즉, 상부 전극(210) 방향)으로 자화되고, 제2 자성층(133)은 하측 방향(즉, 기판(100) 방향)으로 자화될 수 있다.
제1 자성층(131) 및 제2 자성층(133)은 자성 금속과 비자성 금속이 교대로 적층된 구조로 형성될 수 있다. 자성 금속으로 철(Fe), 코발트(Co) 및 니켈(Ni) 등으로 이루어진 군으로부터 선택된 단일 금속 또는 이들의 합금이 이용될 수 있고, 비자성 금속으로 크롬(Cr), 백금(Pt), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 루테늄(Ru), 오스뮴(Os), 레늄(Re), 금(Au) 및 구리(Cu)로 이루어진 군으로부터 선택된 단일 금속 또는 이들의 합금이 이용될 수 있다. 예를 들어, 제1 자성층(131) 및 제2 자성층(133)은 [Co/Pd]X, [Co/Pt]X 또는 [CoFe/Pt]X (여기서, X은 1 이상의 정수)로 형성될 수 있고, 바람직하게는 [Co/Pt]X(여기서, X는 1 이상의 정수)으로 형성될 수 있다.
또한, 본 발명의 실시예에 따른 메모리 소자는 하부 합성 교환 반자성층(130)의 제1 자성층(131)의 [Co/Pt] 층 수는 3 내지 6일 수 있고, 제2 자성층(132)의 [Co/Pt] 층 수는 0 내지 3일 수 있다. 따라서, 제1 자성층(131)이 제2 자성층(133)보다 두껍게 형성될 수 있다.
예를 들어, 제1 및 제2 자성층(131, 133)이 동일 물질이 동일 두께로 복수 적층될 수 있는데, 제1 자성층(131)이 제2 자성층(133)보다 많은 적층 수로 형성될 수 있다. 예를 들어, 제1 자성층(131)은 Co 및 Pt가 6회 반복 적층된 [Co/Pt]6으로 형성될 수 있고, 제2 자성층(133)은 Co 및 Pt가 3회 반복 적층된 [Co/Pt]3으로 형성될 수 있다. 이때, Co는 예를 들어 0.3㎚∼0.5㎚의 두께로 형성될 수 있고, Pt는 Co보다 얇거나 같은 두께, 예를 들어 0.2㎚∼0.4㎚의 두께로 형성될 수 있다.
또한, 제1 자성층(131)은 반복 적층된 [Co/Pt], 즉 [Co/Pt]6 상에 Co가 더 형성될 수 있다. 즉, 제1 자성층(131)은 Co가 Pt보다 한층 더 형성될 수 있고, 최상층의 Co는 그 하측의 Co보다 두껍게 형성될 수 있는데, 예를 들어, 0.5㎚∼0.7㎚의 두께로 형성될 수 있다. 그리고, 제2 자성층(133)은 [Co/Pt]3 하측에 Co 및 Pt가 더 형성되고, 상측 Co가 더 형성될 수 있다. 즉, 비자성층(132) 상에 Co, Pt, [Co/Pt]3 및 Co가 적층되어 제2 자성층(133)이 형성될 수 있다. 이때, [Co/Pt]3 하측의 Co는 [Co/Pt]3의 Co보다 같거나 두꺼운 두께, 예를 들어 0.5㎚ 내지 0.7㎚의 두께로 형성될 수 있고, [Co/Pt]3 하측의 Pt는 [Co/Pt]3의 Pt와 동일 두께로 형성될 수 있으며, 상측의 Co는 [Co/Pt]3의 Co와 동일 두께로 형성될 수 있다.
비자성층(132)은 제1 자성층(131)과 제2 자성층(133)의 사이에 형성되며, 제1 자성층(131) 및 제2 자성층(133)이 반자성 결합을 할 수 있도록 하는 비자성 물질로 형성딜 수 있다. 예를 들어, 비자성층(132)은 루테늄(Ru), 로듐(Rh), 오스뮴(Os), 레늄(Re) 및 크롬(Cr)으로 이루어진 군으로부터 선택된 단독 또는 이들의 합금으로 형성될 수 있는데, 바람직하게는 루테늄(Ru)으로 형성될 수 있다.
실시예에 따라, 본 발명의 실시예에 따른 메모리 소자는 하부 합성 교환 반자성층(130)과 자기 터널 접합 사이에 제1 연결층(bridge layer; 141)을 더 포함할 수 있다.
제1 연결층(141)은 하부 합성 교환 반자성층(130) 상부에 형성된다. 제1 연결층(141)이 형성됨으로써 하부 합성 교환 반자성층(130)과 하부 고정층(151)의 자화는 서로 독립적으로 발생될 수 있다. 또한, 제1 연결층(141)은 자기 터널 접합의 결정성을 향상시킬 수 있는 물질로 형성될 수 있다. 따라서, 제1 연결층(141)은 다결정 물질, 예를 들어 bcc 구조의 도전 물질로 형성될 수 있는데, 바람직하게는, 텅스텐(W)으로 형성될 수 있다. 제1 연결층(141)은 다결정 물질로 형성됨으로써 그 상부에 형성되는 자기 터널 접합의 결정성을 향상시킬 수 있다.
다결정의 제1 연결층(141)이 형성되면 그 상부에 형성되는 비정질의 자기 터널 접합이 제1 연결층(141)의 결정 방향을 따라 성장되고, 이후 수직 자기 이방성을 위해 열처리를 하게 되면 자기 터널 접합이 결정성이 종래보다 향상될 수 있다. 특히, W을 제1 연결층(141)으로 이용하게 되면 400℃ 이상, 예를 들어 400℃ 내지 500℃의 고온 열처리 후에 결정화됨으로써 하부 및 상부 터널 배리어(161, 162) 안으로의 이종 물질의 확산을 억제하고 더 나아가 하부 및 상부 고정층(151, 152)과 하부 및 상부 자유층(171, 172)을 결정화시켜 자기 터널 접합의 수직 자기 이방성을 유지할 수 있다. 즉, 자기 터널 접합의 결정성이 향상되면 자기장을 인가했을 때 자화가 더 크게 발생되고, 평행 상태에서 자기 터널 접합을 통해 흐르는 전류가 더 많아질 수 있다.
따라서, 본 발명의 실시예에 따른 메모리 소자의 자기 터널 접합을 메모리 소자에 적용하면 소자의 동작 속도 및 신뢰성을 향상시킬 수 있다. 한편, 제1 연결층(141)은 예를 들어 0.3㎚ 내지 0.5㎚의 두께로 형성될 수 있다.
하부 합성 교환 반자성층(130)의 제2 자성층(133)과 하부 고정층(151)이 페로커플링(ferro coupling)되어야 하부 고정층(151)의 자화 방향이 고정되지만, W를 이용한 제1 연결층(141)이 0.5㎚를 초과하는 두께로 형성되면 제1 연결층(141)의 두께 증가로 인하여 하부 고정층(151)의 자화 방향이 고정되지 않고 하부 및 상부 자유층(171, 172)과 동일한 자화 방향을 가져 MRAM 소자에서 필요한 동일 자화 방향 및 다른 자화 방향이 발생하지 않아 메모리로 동작하지 않는다.
자기 터널 접합은 제1 연결층(141) 상에 형성되고, 자기 터널 접합은 하부 고정층(151), 하부 터널 배리어층(161), 하부 자유층(171), 분리층(180), 상부 자유층(172), 상부 터널 배리어층(162) 및 상부 고정층(151)이 순차적으로 적층된다.
따라서, 본 발명의 실시예에 따른 메모리 소자는 하부 고정층(151) 및 상부 고정층(151)을 포함하는 이중 고정층(150), 하부 터널 배리어층(161) 및 상부 터널 배리어층(162)을 포함하는 이중 터널 배리어층(160), 하부 자유층(171), 분리층(180) 및 상부 자유층(172)을 포함하는 이중 자유층(170)을 포함할 수 있다.
또한, 하부 고정층(151)은 자화 방향이 고정되고, 상부 고정층(152)은 자화가 한 방향으로 고정되지 않고 일 방향에서 이와 대향되는 타 방향으로 변화될 수 있다. 예를 들어, 하부 고정층(151)은 상부에서 하부로 향하는 방향으로 자화가 고정될 수 있고, 상부 고정층(152)은 상부에서 하부로 향하는 방향으로 자화가 변경될 수 있다. 따라서, 상부 고정층(152)의 자화 방향과 이중 자유층(170)의 자화 방향에 따라 네 가지의 저항 상태를 유지 할 수 있어, 멀티-비트(multi-bit) 동작이 가능하여 고집적화가 용이하다.
보다 구체적으로, 일반적으로 고정층은 자유층을 변화시켜 주기 위해 인가되는 동작에 영향을 받지 않고 자성 특성을 유지하는 층으로, 2비트 엠램 메모리 셀(2bit MRAM memory cell)은 고정층을 사용하여 자유층만 변화시켜 동작시킬 수 있다. 하지만, 고정층은 스위칭 시키기 위해 필요한 에너지를 소자에 인가하면 자화 방향이 변화될 수 있다.
따라서, 본 발명의 실시예에 따른 메모리 소자는 이중 자유층(170)의 자화 방향이 스위칭될 때에는 상부 고정층(152)의 자화 방향이 변화되지 않아, 상부 고정층(152)을 고정층으로 사용할 수 있다.
또한, 본 발명의 실시예에 따른 메모리 소자는 상부 고정층(152)의 보자력(coercivity) 값을 1 kOe 로 일반적으로 사용되는 고정층의 교환자장(Hex, exchange field)의 값 (>2kOe)보다 작게 하여 상부 고정층(152)의 자화 방향을 변화시킬 수 있어, 상부 고정층(152)의 자화 방향과 이중 자유층(170)의 자화 방향에 따라 네 가지의 저항 상태를 유지 할 수 있으므로, 멀티-비트(multi-bit) 동작이 가능하다.
하부 고정층(151) 및 상부 고정층(152)은 강자성체 물질로 형성될 수 있다. 하부 고정층(151) 및 상부 고정층(152)은 예를 들어 풀-호이슬러(Full-Heusler) 반금속 계열의 합금, 비정질계 희토류 원소 합금, 자성 금속(ferromagnetic metal)과 비자성 금속(nonmagnetic matal)이 교대로 적층된 다층 박막, L10형 결정 구조를 갖는 합금 또는 코발트계 합금 등의 강자성체 물질을 이용하여 형성할 수 있다.
풀-호이슬러 반금속 계열의 합금으로는 CoFeAl, CoFeAlSi 등이 있고, 비정질계 희토류 원소 합금으로는 TbFe, TbCo, TbFeCo, DyTbFeCo, GdTbCo 등의 합금이 있다. 또한, 비자성 금속과 자성 금속이 교대로 적층된 다층 박막으로는 [Co/Pt], Co/Pd, CoCr/Pt, Co/Ru, Co/Os, Co/Au, Ni/Cu, CoFeAl/Pd, CoFeAl/Pt, CoFeB/Pd, CoFeB/Pt 등이 있다. 그리고, L10형 결정 구조를 갖는 합금으로는 Fe50Pt50, Fe50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Ni20Pt50 등이 있다. 또한, 코발트계 합금으로는 CoCr, CoPt, CoCrPt, CoCrTa, CoCrPtTa, CoCrNb, CoFeB 등이 있다. 이러한 물질들 중에서 CoFeB 단일층은 CoFeB와 [Co/Pt] 또는 Co/Pd의 다층 구조에 비해 두껍게 형성될 수 있어 자기 저항비를 증가시킬 수 있다.
또한, CoFeB는 Pt 또는 Pd 등과 같은 금속보다 식각이 용이하므로 CoFeB 단일층은 Pt 또는 Pd 등이 함유된 다층 구조에 비해 제조 공정이 용이하다. 뿐만 아니라 CoFeB는 두께를 조절함으로써 수직 자화 뿐만 아니라 수평 자화를 가질 수 있다. 따라서, 본 발명의 실시예에 따른 메모리 소자는 CoFeB 단일층을 이용하여 하부 고정층(151) 및 상부 고정층(152)을 형성하며, CoFeB는 비정질로 형성된 후 열처리에 의해 BCC(100)으로 텍스처링(texturing)된다. 한편, 하부 고정층(151) 및 상부 고정층(152)은 예를 들어 0.5㎚∼1.5㎚의 두께로 형성될 수 있다.
하부 터널 배리어층(161)은 하부 고정층(151)과 하부 자유층(171)을 분리하고, 하부 고정층(151)과 하부 자유층(171) 사이에 양자 기계적 터널링(quantum mechanical tunneling)이 가능하며, 상부 터널 배리어층(162)는 상부 고정층(152)과 상부 자유층(172)을 분리하고, 상부 고정층(152)과 상부 자유층(172) 사이에 양자 기계적 터널링(quantum mechanical tunneling)이 가능하게 한다.
하부 터널 배리어층(161) 및 상부 터널 배리어층(162)는 마그네슘 산화물(MgO), 알루미늄 산화물(Al2O3), 실리콘 산화물(SiO2), 탄탈륨산화물(Ta2O5), 실리콘 질화물(SiNx) 또는 알루미늄 질화물(AlNx) 등으로 형성될 수 있다. 본 발명의 실시예에 따른 메모리 소자는 하부 터널 배리어층(161) 및 상부 터널 배리어층(162)으로 다결정의 마그네슘 산화물을 이용할 수 있다. 마그네슘 산화물은 이후 열처리에 의해 BCC(100)으로 텍스처링 된다. 한편, 하부 터널 배리어층(161) 및 상부 터널 배리어층(162)은 하부 고정층(151) 및 상부 고정층(152)과 동일하거나 두껍게 형성될 수 있는데, 예를 들어 0.5㎚ 내지 1.5㎚의 두께로 형성될 수 있다.
이중 자유층(180)은 하부 터널 배리어층(161) 상에 형성되어 하부 터널 배리어층(161) 및 상부 터널 배리어층(162) 사이에 배치된다. 이중 자유층(180)은 자화가 한 방향으로 고정되지 않고 일 방향에서 이와 대향되는 타 방향으로 변화될 수 있다. 이중 자유층(180)은 하부 고정층(151)과 자화 방향이 동일(즉 평행)할 수 있고, 반대(즉 반평행)일 수도 있다.
자기 터널 접합은 이중 자유층(180)과 하부 고정층(151) 및 상부 고정층(152)의 자화 배열에 따라 변하는 저항값에 정보를 대응시킴으로써 메모리 소자로 활용될 수 있다. 예를 들어, 이중 자유층(180)의 자화 방향이 하부 고정층(151)과 평행일 때, 자기 터널 접합의 저항값은 작아지고, 이중 자유층(180)의 자화 방향이 하부 고정층(151)과 반평행일 때, 자기 터널 접합의 저항값은 커질 수 있다.
이중 자유층(180)은 예를 들어 풀-호이슬러(Full-Heusler) 반금속 계열의 합금, 비정질계 희토류 원소 합금, 자성 금속과 비자성 금속이 교대로 적층된 다층 박막 또는 L10형 결정 구조를 갖는 합금 등의 강자성체 물질로 형성될 수 있다.
이중 자유층(180)은 하부 자유층(171), 분리층(180) 및 상부 자유층(172)의 적층 구조로 형성될 수 있다. 따라서, 이중 자유층(180)은 분리층(180)에 의해 상하 분리된 하부 자유층(171) 및 상부 자유층(172)의 구조로 형성될 수 있다. 하부 자유층(171) 및 상부 자유층(172)은 동일 방향의 자화를 가질 수 있고, 서로 다른 방향의 자화를 가질 수 있다. 예를 들어, 하부 자유층(171) 및 상부 자유층(172)은 수직 자화를 각각 가질 수 있고, 하부 자유층(171)이 수직 자화를 갖고 상부 자유층(172)이 수평 자화를 가질 수 있다.
따라서, 본 발명의 실시예에 따른 메모리 소자는 이중 자유층(170)을 포함함으로써, 단일의 저장층보다 열안정성을 향상시킬 수 있다.
또한, 분리층(180)은 자화를 갖지 않는 bcc 구조의 물질로 형성할 수 있다. 따라서, 하부 자유층(171)이 수직으로 자화되고, 분리층(180)이 자화되지 않으며, 상부 자유층(172)이 수직 또는 수평으로 자화될 수 있다. 이때, 하부 자유층(171) 및 상부 자유층(172)은 각각 CoFeB로 형성되며, 하부 자유층(171)이 상부 자유층(172)보다 얇거나 같은 두께로 형성될 수 있다. 또한, 분리층(180)은 하부 자유층(171) 및 상부 자유층(172)보다 얇은 두께로 형성될 수 있다. 예를 들어, 하부 자유층(171) 및 상부 자유층(172)은 CoFeB를 이용하여 0.5㎚ 내지 1.5㎚의 두께로 형성하고, 분리층(180)은 bcc 구조의 물질, 예를 들어 W을 0.2㎚ 내지 0.5㎚의 두께로 형성할 수 있다.
또한, 하부 자유층(171)은 수직 자화를 더 증대시키기 위해 Fe를 더 포함하여 형성될 수 있다. 따라서, 하부 자유층(171)은 Fe 및 CoFeB가 적층되어 형성될 수 있다. 이때, Fe는 CoFeB보다 얇은 두께로 형성될 수 있는데, 예를 들어 0.3㎚ 내지 0.5㎚의 두께로 형성될 수 있다.
실시예에 따라, 본 발명의 실시예에 따른 메모리 소자는 자기 터널 접합과 상부 교환 반자성층(190) 사이에 제2 연결층(bridge layer; 142)을 더 포함할 수 있다. 제2 연결층(142)은 제1 제1 연결층(141)과 구성을 포함할 수 있다. 제2 연결층(142)의 두께는 0.3nm 내지 0.5nm일 수 있다.
상부 합성 교환 반자성층(190)은 제2 연결층(142) 상에 형성된다. 상부 합성 교환 반자성층(190)은 자화 방향이 변경될 수 있다.
상부 합성 교환 반자성층(190)은 제1 자성층(191), 비자성층(192) 및 제2 자성층(193)을 포함한다. 따라서, 상부 합성 교환 반자성층(190)은 제1 자성층(191)과 제2 자성층(193)이 비자성층(192)을 매개로 반강자성적으로 결합될 수 있고, 제1 자성층(191)과 제2 자성층(193)은 FCC(111) 방향 또는 HCP(001) 방향의 결정을 가질 수 있다.
또한, 제1 및 제2 자성층(191, 193)의 자화 방향은 반평행하게 배열되는데, 예를 들어 제1 자성층(191)은 상측 방향(즉, 상부 전극(210) 방향)으로 자화되고, 제2 자성층(193)은 하측 방향(즉, 기판(100) 방향)으로 자화될 수 있다.
제1 자성층(191) 및 제2 자성층(193)은 자성 금속과 비자성 금속이 교대로 적층된 구조로 형성될 수 있다. 자성 금속으로 철(Fe), 코발트(Co) 및 니켈(Ni) 등으로 이루어진 군으로부터 선택된 단일 금속 또는 이들의 합금이 이용될 수 있고, 비자성 금속으로 크롬(Cr), 백금(Pt), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 루테늄(Ru), 오스뮴(Os), 레늄(Re), 금(Au) 및 구리(Cu)로 이루어진 군으로부터 선택된 단일 금속 또는 이들의 합금이 이용될 수 있다. 예를 들어, 제1 자성층(191) 및 제2 자성층(193)은 [Co/Pd]X, [Co/Pt]X 또는 [CoFe/Pt]X (여기서, X은 1 이상의 정수)로 형성될 수 있고, 바람직하게는 [Co/Pt]X(여기서, X는 1 이상의 정수)으로 형성될 수 있다.
본 발명의 실시예에 따른 메모리 소자는 상부 합성 교환 반자성층(190)의 제1 자성층(191)의 [Co/Pt] 층 수는 3 내지 6일 수 있고, 제2 자성층(132)의 [Co/Pt] 층 수는 1 내지 3일 수 있다. 따라서, 제1 자성층(191)이 제2 자성층(193)보다 두껍게 형성될 수 있다.
예를 들어, 제1 및 제2 자성층(191, 193)이 동일 물질이 동일 두께로 복수 적층될 수 있는데, 제1 자성층(191)이 제2 자성층(193)보다 많은 적층 수로 형성될 수 있다. 예를 들어, 제1 자성층(191)은 Co 및 Pt가 6회 반복 적층된 [Co/Pt]6으로 형성될 수 있고, 제2 자성층(193)은 Co 및 Pt가 3회 반복 적층된 [Co/Pt]3으로 형성될 수 있다. 이때, Co는 예를 들어 0.3㎚ 내지 0.5㎚의 두께로 형성될 수 있고, Pt는 Co보다 얇거나 같은 두께, 예를 들어 0.2㎚ 내지 0.4㎚의 두께로 형성될 수 있다.
또한, 제1 자성층(191)은 반복 적층된 [Co/Pt], 즉 [Co/Pt]6 상에 Co가 더 형성될 수 있다. 즉, 제1 자성층(191)은 Co가 Pt보다 한층 더 형성될 수 있고, 최상층의 Co는 그 하측의 Co보다 두껍게 형성될 수 있는데, 예를 들어, 0.5㎚ 내지 0.7㎚의 두께로 형성될 수 있다. 그리고, 제2 자성층(193)은 [Co/Pt]3 하측에 Co 및 Pt가 더 형성되고, 상측 Co가 더 형성될 수 있다. 즉, 비자성층(192) 상에 Co, Pt, [Co/Pt]3 및 Co가 적층되어 제2 자성층(193)이 형성될 수 있다. 이때, [Co/Pt]3 하측의 Co는 [Co/Pt]3의 Co보다 같거나 두꺼운 두께, 예를 들어 0.5㎚∼0.7㎚의 두께로 형성될 수 있고, [Co/Pt]3 하측의 Pt는 [Co/Pt]3의 Pt와 동일 두께로 형성될 수 있으며, 상측의 Co는 [Co/Pt]3의 Co와 동일 두께로 형성될 수 있다.
비자성층(192)은 제1 자성층(191)과 제2 자성층(193)의 사이에 형성되며, 제1 자성층(191) 및 제2 자성층(193)이 반자성 결합을 할 수 있도록 하는 비자성 물질로 형성된다. 예를 들어, 비자성층(192)은 루테늄(Ru), 로듐(Rh), 오스뮴(Os), 레늄(Re) 및 크롬(Cr)으로 이루어진 군으로부터 선택된 단독 또는 이들의 합금으로 형성될 수 있는데, 바람직하게는 루테늄(Ru)으로 형성될 수 있다.
실시예에 따라, 본 발명의 실시예에 따른 메모리 소자는 상부 합성 교환 반자성층(190) 및 상부 전극(210) 사이에 캐핑층(capping layer; 200)을 더 포함할 수 있다.
캐핑층(200)은 상부 합성 교환 반자성층(190) 상에 형성된다. 캐핑층(200)은 다결정 물질, 예를 들어 bcc 구조의 도전 물질로 형성된다. 예를 들어, 캐핑층(200)은 텅스텐(W)으로 형성될 수 있다. 캐핑층(200)이 다결정 물질로 형성됨으로써 자기 터널 접합의 결정성을 향상시킬 수 있다.
따라서, bcc 구조의 제1 제1 연결층(141) 상에 비정질의 자기 터널 접합이 형성되면 비정질의 자기 터널 접합이 제1 제1 연결층(141)의 결정 방향을 따라 성장되고, 자기 터널 접합 상에 bcc 구조의 캐핑층(200)이 형성되어 이후 열처리를 하게 되면 자기 터널 접합의 결정성이 더욱 향상될 수 있다. 또한, 캐핑층(200)은 상부 전극(210)의 확산을 방지하는 역할을 한다. 캐핑층(200)은 예를 들어 0.3nm 내지 0.5nm 의 두께로 형성될 수 있다.
상부 전극(210)은 캐핑층(200) 상에 형성된다. 상부 전극(210)은 도전 물질을 이용하여 형성할 수 있는데, 금속, 금속 산화물, 금속 질화물 등으로 형성될 수 있다. 예를 들어, 상부 전극(220)은 탄탈륨(Ta), 루테늄(Ru), 티타늄(Ti), 팔라듐(Pd), 백금(Pt), 마그네슘(Mg) 및 알루미늄(Al)으로 이루어진 군으로부터 선택된 단일 금속 또는 이들의 합금으로 형성될 수 있다.
상기한 바와 같이, 본 발명의 실시예에 따른 메모리 소자는 자화가 고정되는 하부 고정층(151) 및 하부 합성 교환 반자성층(130)을 포함하고, 자화가 변화되는 상부 고정층(152) 및 상부 합성 교환 반자성층(190)을 포함함으로써, 상부 고정층(152)의 자화 방향에 따라 저항 상태가 증가하여 멀티 비트(multi-bit) 동작이 가능하다.
본 발명의 실시예에 따른 메모리 소자의 멀티-비트 동장에 대해서는 도 4a 내지 도 4d에서 설명하기로 한다.
도 4a 내지 도 4d는 본 발명의 실시예에 따른 메모리 소자의 평행 상태(parallel state) 및 반평행 상태(anti-parallel state)를 도시한 개략도 이다.
본 발명의 실시예에 따른 메모리 소자는 하부 고정층(151)의 자화 방향은 일정하게 고정되는 반면, 상부 고정층(152)의 자화 방향은 특정 자기장 수치에 따라 변화되므로, 상부 고정층(152)의 자화 방향과 이중 자유층(170)의 자화 방향에 따라 네 가지의 저항 상태를 유지 할 수 있어, 멀티-비트(multi-bit) 동작이 가능하여 고집적화가 용이하다.
보다 구체적으로, 본 발명의 실시예에 따른 메모리 소자는 이중 자유층(170) 및 상부 고정층(152)에서 수직자기특성을 나타내는 -2 kOe 내지 +2 kOe 범위에서 수직자기이방성 특성 및 저항을 나타낼 수 있다.
예를 들어, 본 발명의 실시예에 따른 메모리 소자는 외부 자기장 범위가 -2 kOe에서 +2 kOe일 때, 상부 고정층(152)과 이중 자유층(170)의 자화 방향에 따라, 도 4b 내지 도 4d에서와 같은 3개의 고저항 상태(AP1 상태, AP2 상태, AP3 상태) 및 도 4a에서와 같은 1개의 저저항 상태(P 상태)를 포함하는 4개의 저항 상태를 가질 수 있다.
따라서, 본 발명의 실시예에 따른 메모리 소자는 자유층 상부(170)에 상부 고정층(152)과 상부 합성 교환 반자성층(190)을 포함하는 이중 고정층 구조를 포함함으로써, 고용량 고집적 메모리 소자 달성이 가능하므로, 고속 재기록이 가능하다.
도 5a는 본 발명의 실시예에 따른 메모리 소자의 하부 고정층 구조의 예시도이다.
본 발명의 실시예에 따른 메모리 소자의 하부 고정층 구조는 하부 고정층의 자화 방향이 다운 스핀(down-spin, 또는 업 스핀; up-spin) 방향으로 일정하게 유지되도록 설계 하였다.
도 5b 및 도 5c는 본 발명의 실시예에 따른 메모리 소자의 하부 고정층 구조에서 하부 합성 교환 반자성층의 제2 자성층 및 제1 자성층의 적층 비율에 따른 자성 특성을 도시한 그래프이다.
도 5b는 본 발명의 실시예에 따른 메모리 소자의 하부 고정층 구조에서 종래 구조의 메모리 소자와 동일한 제2 자성층 및 제1 자성층의 [Co/Pt] 층 수의 비율(m:n = 3:6)을 갖는 자화 곡선을 도시한 것이고, 본 발명의 실시예에 따른 메모리 소자의 하부 고정층 구조에서 하부 합성 교환 반자성층의 제2 자성층 및 제1 자성층의 [Co/Pt] 층 수의 비율이 m:n = 0:3인 자화 곡선을 도시한 것이다.
도 5b 및 도 5c를 참조하면, 본 발명의 실시예에 따른 메모리 소자는 "a"영역(-500 Oe 내지 500 Oe)에서 이중 자유층(정보 저장층)의 수직자기 특성은 도 5b 및 도 5c에서 거의 동일하지만, 하부 고정층(pinned layer)과 하부 합성 교환 반자성층(Lower SyAF layer)의 수직자기특성이 나타나는 "b" 영역(>2 kOe 또는 <-2 kOe)에서는 도 5b 및 도 5c가 차이를 나타내는 것을 알 수 있다.
도 5b를 참조하면, 제2 자성층 및 제1 자성층의 [Co/Pt] 층 수의 비율이 m:n = 3:6인 경우, 수직 특성을 나타내는 스퀘어니스(Squarenesss)가 나타나고, 교환 자장(Hex, exchange field)은 2.64 kOe 정도를 유지하는 것을 알 수 있다.
반면, 도 5c를 참조하면, 제2 자성층 및 제1 자성층의 [Co/Pt] 층 수의 비율이 m:n = 0:3인 경우, 스퀘어니스는 열화 되지만, 교환 자장은 3.44 kOe 정도로 증가하여 읽기 방해(Read disturb)가 발생하지 않을 정도로 증가하기 때문에 제2 자성층 및 제1 자성층의 [Co/Pt] 층 수의 비율이 m:n = 0:3로 감소되더라도 메모리로 동작할 수 있는 것을 알 수 있다.
또한, 기본적으로 제2 자성층 및 제1 자성층의 [Co/Pt] 층 수의 비율이 m:n = 3:6인 본 발명의 실시예에 따른 메모리 소자 및 제2 자성층 및 제1 자성층의 [Co/Pt] 층 수의 비율이 m:n = 0:3인 본 발명의 실시예에 따른 메모리 소자 모두 외부 포화자기장(saturation field)이 감소될 때, 하부 고정층(lower pinned layer)과 하부 합성 교환 반자성층의 제2 자성층(Bot Upper SyAF MLs)의 자화 방향이 반대가 되어 다운-스핀(down-spin)되는 것을 알 수 있다.
도 6a는 종래 구조의 메모리 소자의 예시도이고, 도 6b는 본 발명의 실시예에 따른 메모리 소자의 상부 고정층 구조의 예시도이다.
도 6a를 참조하면, 단일의 합성 교환 반자성층 및 고정층(pinned layer)을 포함하도록 설계되었다.
도 6b를 참조하면, 본 발명의 실시예에 따른 메모리 소자의 상부 고정층 구조는 상부 고정층의 자화 방향이 기본적으로 하부 고정층의 자화 방향과 반대 방향을 향하게 하기 위해 업-스핀(up-spin 또는 다운 스핀(down-spin)) 방향으로 설계하였다.
또한, 본 발명의 실시예에 따른 메모리 소자의 상부 고정층 구조는 본 발명의 실시예에 따른 메모리 소자의 하부 고정층 구조와는 반대로 상부 합성 교환 반자성층의 제2 자성층(Top Upper SyAF MLs)의 [Co/Pt] 층 수를 상부 합성 교환 반자성층의 제1 자성층(Top Lower SyAF MLs)의 [Co/Pt] 층 수 보다 감소시켜 외부 포화자기장(saturation field)이 '0'으로 감소될 때 상부 고정층(upper pinned layer)의 자화 방향이 하부 고정층 방향과 기본적으로 반대가 되도록 설계하였다.
도 6c 및 도 6d는 본 발명의 실시예에 따른 메모리 소자의 상부 고정층 구조에서 상부 합성 교환 반자성층의 제1 자성층 및 제2 자성층의 적층 비율에 따른 자성 특성을 도시한 그래프이다.
도 6c를 참조하면, 상부 고정층의 자기장 범위가 -15 kOe 내지 15 kOe이고, 외부 자기장이 0 Oe일 때, 상부 고정층(upper pinned layer)은 자화 방향이 업-스핀(up-spin)을 향하고 외부 자기장이 반대 방향(-)으로 일정 값(약 -200 Oe 내지 -1 kOe) 이상이 될 때까지 유지되는 것을 알 수 있다.
반대로, 상부 고정층의 자화 방향을 다운-스핀(down-spin)으로 스위칭 시키기 위해서는 외부 자기장을 (+) 방향으로 일정 값 이상을 인가하여야 한다.
따라서, 본 발명의 실시예에 따른 메모리 소자는 모든 구조에서 동일한 경향을 보이므로, 상부 합성 교환 반자성층의 제1 자성층(Top Lower SyAF MLs)의 [Co/Pt] 층 수는 3개 내지 6개까지 가능하고, 상부 합성 교환 반자성층의 제2 자성층(Top Upper SyAF MLs)의 [Co/Pt] 층 수는 1개 내지 3개까지 가능한 것을 알 수 있다.
도 6d는 도 6c의 "a" 영역을 확대하여 도시한 그래프이다.
도 6d를 참조하면, 종래 구조의 이중 자유층(정보저장층)의 보자력(coercivity)은 Hc ~0.4 kOe로 (i)영역에서 스위칭이 일어나고, 종래 구조의 메모리 마진(memory margin)은 이중 자유층(정보저장층)의 보자력 (i)과 상부 합성 교환 반자성층의 [Co/Pt]a 또는 b 의 보자력 차이((ii) 영역)로 결정되는 것을 알 수 있다.
상부 합성 교환 반자성층의 제1 자성층 및 제2 자성층의 [Co/Pt] 층 수의 비율이 a:b = 1:3인 경우, Hc ~0.4 kOe 로 이중 자유층(정보저장층)과 동일한 범위에서 스위칭이 일어나기 때문에 멀티-비트(multi-bit)의 가능성이 없고, 상부 합성 교환 반자성층의 제1 자성층 및 제2 자성층의 [Co/Pt] 층 수의 비율이 a:b = 2:3인 경우, Hc ~0.6 kOe 로 멀티-비트의 가능성은 보이나 보자력의 차이가 0.2 kOe 정도 밖에 나타나지 않아, 쓰기 에러(write error)가 발생한 문제가 있다.
그러나, 상부 합성 교환 반자성층의 제1 자성층 및 제2 자성층의 [Co/Pt] 층 수의 비율이 a:b = 3:3인 경우, Hc ~1.0 kOe 로 메모리 마진(memory margin)을 가장 크게 확보하여 멀티-비트가 적합한 것을 알 수 있다.
또한, 상부 합성 교환 반자성층의 제1 자성층 및 제2 자성층의 [Co/Pt] 층 수의 비율이 a:b = 3:6인 경우, Hc ~0.9 kOe 로 메모리 마진은 확보되나, 상부 합성 교환 반자성층의 제1 자성층 및 제2 자성층의 [Co/Pt] 층 수의 비율이 a:b = 3:3인 경우와 큰 차이가 없는 것을 알 수 있다.
따라서, 상부 합성 교환 반자성층의 제1 자성층 및 제2 자성층의 [Co/Pt] 층 수의 비율(a:b 비율)은 상부 합성 교환 반자성층의 제1 자성층(b)의 비율이 제2 자성층(a)읠 비율보다 크거나 같을 때(b=a) 종래 구조의 멀티-비트의 가능성이 나타나고, 메모리 마진을 위해 보자력의 차이가 0.5 kOe 이상으로 요구되는 것을 알 수 있다.
도 7a 및 도 7b는 단일의 고정층을 포함하는 메모리 소자의 자성 특성을 도시한 그래프이다.
도 7a는 단일의 고정층을 포함하는 메모리 소자의 자화 곡선을 도시한 것이고, 도 7b는 단일의 고정층을 포함하는 메모리 소자의 R-H 곡선을 도시한 것이다.
도 7a 및 도 7b를 참조하면, 단일의 고정층을 포함하는 메모리 소자는 상부 자유층 및 하부 자유층을 포함하는 이중 자유층(정보 저장층) 영역에서 수직자기특성을 나타내는 -500 Oe 내지 +500 Oe 범위에서 수직자기이방성 특성 및 저항을 나타내는 것을 알 수 있다.
단일의 고정층을 포함하는 메모리 소자는 고정층(pinned layer)의 자화 방향은 고정되고, 이중 자유층(정보 저장층)의 자화 방향은 변화되는 구조를 가짐으로, 외부 자기장의 범위가 -500 Oe 내지 +100 Oe일 경우, 고정층과 이중 자유층(정보저장층)의 자화 방향이 평행하면 저저항 상태(parallel state)가 되고, 외부 자기장의 범위가 +500 Oe 내지 -20 Oe 일 경우, 고정층과 이중 자유층(정보저장층)의 자화 방향이 반평행하여 고저항 상태(anti-parallel state)가 되는 것을 알 수 있다.
따라서, 단일의 고정층을 포함하는 메모리 소자은 저저항 상태와 고저항 상태를 포함하는 2개의 저항 상태만 존재 하는 것을 알 수 있다.
도 8a는 및 도 8b는 본 발명의 실시예에 따른 메모리 소자의 자성 특성을 도시한 그래프이다.
도 8a는 본 발명의 실시예에 따른 메모리 소자의 자화 곡선을 도시한 것이고, 도 8b는 본 발명의 실시예에 따른 메모리 소자의 R-H 곡선을 도시한 것이다.
도 8a는 및 도 8b를 참조하면, 본 발명의 실시예에 따른 메모리 소자는 상부 자유층(정보저장층), 분리층 및 하부 자유층(정보저장층)을 포함하는 이중 자유층(자유층 영역) 및 상부 고정층에서 수직자기특성을 나타내는 -2 kOe 내지 +2 kOe 범위에서 수직자기이방성 특성 및 저항을 나타내는 것을 알 수 있다.
두 개의 고정층을 포함하는 본 발명의 실시예에 따른 메모리 소자는 외부 자기장 범위가 -2 kOe에서 +2 kOe일 때 상부 고정층(top pinned layer)과 이중 자유층(정보저장층)의 자화 방향에 따라 3개의 고저항 상태(AP1, AP2, AP3)와 1개의 저저항 상태(P state)를 포함하는 4개의 저항 상태가 존재하는 것을 알 수 있다.
도 8c는 본 발명의 실시예에 따른 메모리 소자의 반평행 상태(AP1 내지 AP3)에 따른 자기 저항(Tunnel Magnetic Resistance; TMR)비를 도시한 그래프이다.
자기저항(Tunnel Magnetic Resistance; TMR)비는 하기 식 1로 계산될 수 있다.
[식 1]
Figure PCTKR2019000133-appb-I000001
식 1에서, RAP는 반평행 상태의 자기저항 값이고, RP는 평행 상태의 자기저항 값이다.
도 8c를 참조하면, 평행 상태(저저항 상태; P state) 대비 각각의 반평행 상태(고저항 상태; AP1 내지 AP3)는 자기저항(TMR) 비가 152.6% (AP1-P 상태), 33.6% (AP2-P 상태) 및 166.5% (AP3-P 상태)을 갖는 것을 알 수 있다.
따라서, 도 8a 내지 도 8c를 참조하면, 본 발명의 실시예에 따른 메모리 소자는 1개의 평행 상태 및 3개의 반 평행 상태를 포함하는 총 4가지의 저항 상태가 존재하는 것을 알 수 있다.
도 9는 본 발명의 실시예에 따른 메모리 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 9를 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 메모리 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예에 따른 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 10은 본 발명의 실시예에 따른 메모리 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 10을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 발명의 실시예에 따른 메모리 소자(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 발명의 실시예에 따른 메모리 소자 (1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 중앙 처리 장치(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 발명의 실시예에 따른 메모리 소자(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 발명의 실시예에 따른 메모리 소자(1210)와 인터페이싱 한다. 중앙 처리 장치(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명의 실시예에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 11은 본 발명의 실시예에 따른 메모리 소자를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 11을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 실시예에 따른 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 본 발명의 실시예에 따른 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 본 발명의 실시예에 따른 메모리 시스템(1310)은 메모리 컨트롤러(1312) 및 본 발명의 실시예에 따른 메모리 소자(1311)를 포함할 수 있다. 본 발명의 실시예에 따른 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다.
여기서, 상술한 본 발명의 실시예에 따른 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 본 발명의 실시예에 따른 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 본 발명의 실시예에 따른 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명의 실시예에 따른 메모리 소자 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들어, 실시예에 따른 메모리 소자 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (11)

  1. 기판 상에 형성되는 하부 전극, 시드층, 하부 합성 교환 반자성층, 자기 터널 접합, 상부 합성 교환 반자성층 및 상부 전극이 적층 되고,
    상기 자기 터널 접합은,
    하부 고정층, 하부 터널 배리어층, 하부 자유층, 분리층, 상부 자유층, 상부 터널 배리어층 및 상부 고정층이 순차적으로 적층된 것을 특징으로 하는 메모리 소자.
  2. 제1항에 있어서,
    상기 하부 고정층은 자화 방향이 고정되고, 상기 상부 고정층은 자화 방향이 변경 가능한 것을 특징으로 하는 메모리 소자.
  3. 제1항에 있어서,
    상기 하부 합성 교환 반자성층은 자화 방향이 고정되고, 상기 상부 합성 교환 반자성층은 자화 방향이 변경 가능한 것을 특징으로 하는 메모리 소자.
  4. 제1항에 있어서,
    상기 상부 합성 교환 반자성층 및 상기 하부 합성 교환 반자성층은 제1 자성층, 비자성층 및 제2 자성층의 적층 구조로 형성되고, 상기 제1 자성층 및 상기 제2 자성층은 [Co/Pt]를 포함하는 것을 특징으로 하는 메모리 소자.
  5. 제4항에 있어서,
    상기 하부 합성 교환 반자성층의 제1 자성층의 [Co/Pt] 층 수는 3 내지 6이고, 상기 제2 자성층의 [Co/Pt] 층 수는 0 내지 3인 것을 특징으로 하는 메모리 소자.
  6. 제4항에 있어서,
    상기 상부 합성 교환 반자성층의 제1 자성층의 [Co/Pt] 층 수는 3 내지 6이고, 상기 제2 자성층의 [Co/Pt] 층 수는 1 내지 3인 것을 특징으로 하는 메모리 소자.
  7. 제1항에 있어서,
    상기 하부 전극은,
    텅스텐을 포함하는 제1 하부 전극 및 TiN을 포함하는 제2 하부 전극의 적층 구조인 것을 특징으로 하는 메모리 소자.
  8. 제1항에 있어서,
    상기 하부 합성 교환 반자성층과 상기 자기 터널 접합 사이 및 상기 자기 터널 접합과 상기 상부 합성 교환 반자성층 사이에 연결층(bridge layer)을 더 포함하는 것을 특징으로 하는 메모리 소자.
  9. 제8항에 있어서,
    상기 연결층의 두께는 0.3nm 내지 0.5nm인 것을 특징으로 하는 메모리 소자.
  10. 제1항에 있어서,
    상기 상부 합성 교환 반자성층 및 상기 상부 전극 사이에 캐핑층(capping layer)을 더 포함하는 것을 특징으로 하는 메모리 소자.
  11. 제10항에 있어서,
    상기 캐핑층의 두께는 0.3nm 내지 0.5nm인 것을 특징으로 하는 메모리 소자.
PCT/KR2019/000133 2018-01-17 2019-01-04 메모리 소자 WO2019143052A1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US16/963,051 US11133458B2 (en) 2018-01-17 2019-01-04 Multi-bit magnetic memory device

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR10-2018-0006143 2018-01-17
KR20180006143 2018-01-17
KR10-2018-0114960 2018-09-27
KR1020180114960A KR102169622B1 (ko) 2018-01-17 2018-09-27 메모리 소자

Publications (1)

Publication Number Publication Date
WO2019143052A1 true WO2019143052A1 (ko) 2019-07-25

Family

ID=67302321

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2019/000133 WO2019143052A1 (ko) 2018-01-17 2019-01-04 메모리 소자

Country Status (1)

Country Link
WO (1) WO2019143052A1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112490353A (zh) * 2019-09-11 2021-03-12 上海磁宇信息科技有限公司 一种磁性随机存储器存储单元及磁性随机存储器
CN112490354A (zh) * 2019-09-11 2021-03-12 上海磁宇信息科技有限公司 一种磁性随机存储器存储单元及磁性随机存储器
CN112786779A (zh) * 2019-11-05 2021-05-11 汉阳大学校产学协力团 基于多位垂直磁隧道结的存储器件

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6593608B1 (en) * 2002-03-15 2003-07-15 Hewlett-Packard Development Company, L.P. Magneto resistive storage device having double tunnel junction
US20060017081A1 (en) * 2004-07-26 2006-01-26 Jijun Sun Magnetic tunnel junction element structures and methods for fabricating the same
US20120120720A1 (en) * 2010-10-26 2012-05-17 Crocus Technology Sa Multilevel magnetic element
US20140070341A1 (en) * 2012-09-11 2014-03-13 Headway Technologies, Inc. Minimal Thickness Synthetic Antiferromagnetic (SAF) Structure with Perpendicular Magnetic Anisotropy for STT-MRAM
US20150171316A1 (en) * 2013-12-17 2015-06-18 Qualcomm Incorporated Hybrid synthetic antiferromagnetic layer for perpendicular magnetic tunnel junction (mtj)
WO2016209257A1 (en) * 2015-06-26 2016-12-29 Intel Corporation Perpendicular magnetic memory with reduced switching current

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6593608B1 (en) * 2002-03-15 2003-07-15 Hewlett-Packard Development Company, L.P. Magneto resistive storage device having double tunnel junction
US20060017081A1 (en) * 2004-07-26 2006-01-26 Jijun Sun Magnetic tunnel junction element structures and methods for fabricating the same
US20120120720A1 (en) * 2010-10-26 2012-05-17 Crocus Technology Sa Multilevel magnetic element
US20140070341A1 (en) * 2012-09-11 2014-03-13 Headway Technologies, Inc. Minimal Thickness Synthetic Antiferromagnetic (SAF) Structure with Perpendicular Magnetic Anisotropy for STT-MRAM
US20150171316A1 (en) * 2013-12-17 2015-06-18 Qualcomm Incorporated Hybrid synthetic antiferromagnetic layer for perpendicular magnetic tunnel junction (mtj)
WO2016209257A1 (en) * 2015-06-26 2016-12-29 Intel Corporation Perpendicular magnetic memory with reduced switching current

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112490353A (zh) * 2019-09-11 2021-03-12 上海磁宇信息科技有限公司 一种磁性随机存储器存储单元及磁性随机存储器
CN112490354A (zh) * 2019-09-11 2021-03-12 上海磁宇信息科技有限公司 一种磁性随机存储器存储单元及磁性随机存储器
CN112786779A (zh) * 2019-11-05 2021-05-11 汉阳大学校产学协力团 基于多位垂直磁隧道结的存储器件

Similar Documents

Publication Publication Date Title
WO2017135767A1 (ko) 메모리 소자
WO2020105877A1 (ko) 메모리 소자
US8374025B1 (en) Spin-transfer torque magnetic random access memory (STTMRAM) with laminated free layer
US7352021B2 (en) Magnetic random access memory devices having titanium-rich lower electrodes with oxide layer and oriented tunneling barrier
US6977181B1 (en) MTJ stack with crystallization inhibiting layer
KR101658394B1 (ko) 자기터널접합 소자 및 그 제조방법과 자기터널접합 소자를 포함하는 전자소자
KR102169622B1 (ko) 메모리 소자
US6703654B1 (en) Bottom electrode for making a magnetic tunneling junction (MTJ)
WO2019143052A1 (ko) 메모리 소자
US7616475B2 (en) Memory element and memory
EP2873079A1 (en) Engineered magnetic layer with improved perpendicular anisotropy using glassing agents for spintronic applications
WO2016148391A1 (ko) 메모리 소자
WO2013130167A1 (en) Engineered magnetic layer with improved perpendicular anisotropy using glassing agents for spintronic applications
JP2007294737A (ja) トンネル磁気抵抗効果素子、それを用いた磁気メモリセル及びランダムアクセスメモリ
WO2015182889A1 (ko) 자기터널접합 소자 및 그 제조방법
WO2015160093A2 (ko) 메모리 소자
JPWO2020008853A1 (ja) 磁気トンネル接合素子及び半導体装置
WO2015160092A2 (ko) 메모리 소자
WO2016117853A1 (ko) 수직자기이방성을 갖는 mtj 구조 및 이를 포함하는 자성소자
WO2016148394A1 (ko) 메모리 소자
WO2015122639A1 (ko) 수직자기이방성을 갖는 mtj 구조
US20200220071A1 (en) Perpendicular magnetoresistive elements
KR20160113504A (ko) 메모리 소자
WO2016148392A1 (ko) 메모리 소자
WO2015160094A2 (ko) 메모리 소자

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 19740995

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 19740995

Country of ref document: EP

Kind code of ref document: A1