WO2016148391A1 - 메모리 소자 - Google Patents

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WO2016148391A1
WO2016148391A1 PCT/KR2016/001124 KR2016001124W WO2016148391A1 WO 2016148391 A1 WO2016148391 A1 WO 2016148391A1 KR 2016001124 W KR2016001124 W KR 2016001124W WO 2016148391 A1 WO2016148391 A1 WO 2016148391A1
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WO
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layer
seed layer
magnetic
memory device
lower electrode
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Application number
PCT/KR2016/001124
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English (en)
French (fr)
Inventor
박재근
이줜리
Original Assignee
한양대학교 산학협력단
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
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    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials

Definitions

  • the present invention relates to a memory device, and more particularly to a magnetic memory device using a magnetic tunnel junction (MTJ).
  • MTJ magnetic tunnel junction
  • next-generation nonvolatile memory devices which consume less power and have higher integration than flash memory devices.
  • Such next-generation nonvolatile memory devices include phase change RAM (PRAM) using a state change of a phase change material such as a chalcogenide alloy, and a magnetic tunnel junction according to the magnetization state of a ferromagnetic material.
  • PRAM phase change RAM
  • MRAM Magnetic RAM
  • Ferroelectric memory using polarization of ferroelectric material
  • ReRAM Resistance change RAM
  • STT-MRAM Spin-Transfer Torque Magnetic Random Access Memory
  • STT-MRAM devices each include a pinned layer and a free layer formed of ferromagnetic material, and a magnetic tunnel junction having a tunnel barrier formed therebetween.
  • the magnetic tunnel junction has a low resistance state because the magnetization directions of the free layer and the pinned layer are the same (i.e., parallel), so that the current flows easily, and when the magnetization directions are different (i.e., anti-parallel), the current decreases. Indicates the resistance state.
  • the magnetization direction should change only in the direction perpendicular to the substrate, so the free layer and the pinned layer should have the vertical magnetization value.
  • STT-MRAM devices can theoretically cycle beyond 10 15 and can switch at as fast as nanoseconds.
  • the vertical magnetization type STT-MRAM device has no scaling limit in theory, and research is being actively conducted as a next-generation memory device that can replace the DRAM device due to the advantage that the current density of the driving current can be lowered as the scaling progresses. Is going on.
  • An example of such an STT-MRAM device is shown in Korean Patent Registration No. 10-1040163.
  • a seed layer is formed below the free layer, a capping layer is formed on the fixed layer, and a synthetic exchange diamagnetic layer and an upper electrode are formed on the capping layer.
  • a silicon oxide film is formed on a silicon substrate, and a seed layer and a magnetic tunnel junction are formed thereon.
  • a selection element such as a transistor may be formed on the silicon substrate, and the silicon oxide film may be formed to cover the selection element.
  • the STT-MRAM device has a stacked structure of a silicon oxide film, a seed layer, a free layer, a tunnel barrier, a pinned layer, a capping layer, a synthetic exchange diamagnetic layer, and an upper electrode on a silicon substrate on which the selection element is formed.
  • the seed layer and the capping layer are formed using tantalum (Ta)
  • the synthetic exchange diamagnetic layer has a structure in which a lower magnetic layer and an upper magnetic layer in which magnetic metals and nonmagnetic metals are alternately stacked, and a nonmagnetic layer are formed therebetween.
  • the seed layer formed on the amorphous silicon oxide film is formed amorphous, so that the magnetic tunnel junction is also amorphous, thereby decreasing the crystallinity of the magnetic tunnel junction. That is, the pinned layer and the free layer are formed of amorphous CoFeB, and even if heat treatment is performed for vertical anisotropy, the crystallinity of the magnetic tunnel junction is not greatly improved. When the crystallinity of the magnetic tunnel junction is low, the perpendicular magnetic anisotropy is lowered. Therefore, even if the magnetic field is applied to change the magnetization direction, the magnetization direction does not change suddenly, and the amount of current flowing in the parallel state becomes small. Accordingly, the read / write time may be delayed, making it difficult to implement a high speed memory device, and an operation error of the read / write may occur.
  • a fixed layer and a free layer may be formed using CoFeAl or CoFeAlSi, which is a full-heusler semimetal magnetic layer having better properties than CoFeB.
  • the spin polarization rate of CoFeB magnetic material is 0.65, but the spin polarization rate of CoFeAl or CoFeAlSi is 1, so MTJ using CoFeAl or CoFeAlSi can expect infinite Tuning Magneto-Reistance ratio (TMR ratio), and CoFeB
  • TMR ratio Magneto-Reistance ratio
  • CoFeB The damping coefficient of is 0.005, but the damping coefficient of CoFeAl or CoFeAlSi is 0.001, so that the consumption of switching current that can change the electron spin direction of the free layer is low.
  • a seed layer should be formed of Cr or Ru and subjected to a high temperature heat treatment process of 700 ° C. or higher.
  • a metal line forming process and a passivation process should be performed, which is performed at a temperature of about 400 ° C.
  • the perpendicular magnetic anisotropy of the magnetic tunnel junction is lowered at a temperature of about 400 ° C. Therefore, the thermal stability of the perpendicular magnetic anisotropy of the magnetic tunnel junction should be improved.
  • the present invention provides a memory device capable of abruptly changing the magnetization direction of a magnetic tunnel junction, thereby increasing the operation speed of the read / write.
  • the present invention provides a memory device capable of improving the crystallinity of a magnetic tunnel junction and thereby rapidly changing the magnetization direction.
  • the present invention provides a memory device capable of improving the passion stability of the perpendicular magnetic anisotropy of the magnetic tunnel junction.
  • a lower electrode, a seed layer, and a magnetic tunnel junction are stacked on a substrate, and the seed layer is formed of at least a double structure, and at least one layer is a polycrystalline conductive material having a bcc structure. Is formed.
  • the lower electrode is made of a polycrystalline conductive material.
  • the lower electrode is formed in a stacked structure of a first lower electrode including tungsten and a second lower electrode including TiN.
  • the semiconductor device may further include a buffer layer formed between the lower electrode and the seed layer and formed of a material including tantalum.
  • the seed layer is formed of a stacked structure of a first seed layer capable of self crystallization with bcc and a second seed layer having a bcc structure.
  • the first seed layer comprises MgO and the second seed layer comprises W.
  • the first seed layer is formed to a thickness thinner than the tunnel barrier of the magnetic tunnel junction.
  • the first seed layer is formed to a thickness of 1nm to 1.5nm
  • the second seed layer is formed to a thickness of 1nm to 1.4nm.
  • the magnetic layer of the magnetic tunnel junction includes at least one of CoFeAl and CoFeAlSi.
  • the capping layer is formed of a material including at least one of tantalum and tungsten.
  • the synthetic exchange diamagnetic layer is formed of a material containing Pt.
  • a seed layer is formed in a stacked structure of a first seed layer and a bcc structured second seed layer capable of self-crystallization on a lower electrode of a polycrystalline structure, and CoFeAl or CoFeAlSi is used as a free layer and a fixed layer.
  • Vertical magnetic characteristics can be realized, and thus, a high TMR ratio can be realized compared to the TMR ratio of a conventional memory device using CoFeB, and a low power and low power switching driving current is possible.
  • the present invention can prevent diffusion of the buffer layer material into the magnetic tunnel junction and maintain the perpendicular magnetic properties of CoFeAl or CoFeAlSi at a temperature of about 350 ° C. by using a seed layer having a stacked structure. Therefore, the subsequent process temperature can be maintained at 350 ° C. during the production of the magnetic tunnel junction, thereby securing a process margin.
  • the present invention does not require a high temperature heat treatment process for bcc crystallization of the seed layer on which CoFeAl or CoFeAlSi is based, process cost and process time can be reduced.
  • the thickness of the second seed layer may be reduced to 2 nm or less through bcc self crystallization of the first seed layer, and thus, the thickness of the seed layer, which is about 40 nm thick, may be manufactured.
  • FIG. 1 is a cross-sectional view of a memory device according to an exemplary embodiment of the present invention.
  • 2 to 4 are graphs showing vertical magnetic characteristics according to a comparative example.
  • FIG. 5 is a graph showing the perpendicular magnetic characteristics according to an embodiment of the present invention.
  • FIG. 1 is a cross-sectional view of a memory device according to an exemplary embodiment of the present invention, and a cross-sectional view of an STT-MRAM device.
  • a memory device may include a lower electrode 110, a buffer layer 120, a seed layer 130, a free layer 140, and a tunnel barrier formed on a substrate 100.
  • 150 a pinned layer 160, a capping layer 170, a synthetic exchange diamagnetic layer 180, and an upper electrode 190.
  • the free layer 140, the tunnel barrier 150, and the pinned layer 160 form a magnetic tunnel junction.
  • the substrate 100 may use a semiconductor substrate.
  • the substrate 100 may use a silicon substrate, a gallium arsenide substrate, a silicon germanium substrate, a silicon oxide substrate, or the like.
  • a silicon substrate is used.
  • a selection device including a transistor may be formed on the substrate 100.
  • An insulating layer 105 may be formed on the substrate 100. That is, the insulating layer 105 may be formed to cover a predetermined structure such as a selection device, and a contact hole exposing at least a portion of the selection device may be formed in the insulating layer 105.
  • the insulating layer 105 may be formed using an amorphous silicon oxide film (SiO 2 ) or the like.
  • the lower electrode 110 is formed on the insulating layer 105.
  • the lower electrode 110 may be formed using a conductive material, and may be formed of metal, metal nitride, or the like.
  • the lower electrode 110 of the present invention may be formed in a double structure of the first and second lower electrodes 112 and 114.
  • the first lower electrode 112 may be formed on the insulating layer 105
  • the second lower electrode 114 may be formed on the first lower electrode 112.
  • the first lower electrode 112 may be formed in the insulating layer 105, and thus may be connected to a selection element formed on the substrate 100.
  • the first and second lower electrodes 112 and 114 may be formed of a polycrystal material.
  • the first and second lower electrodes 112 and 114 may be formed of a conductive material having a bcc structure.
  • the first lower electrode 112 may be formed of a metal such as tungsten (W)
  • the second lower electrode 114 may be formed of a metal nitride such as a titanium nitride film (TiN).
  • the buffer layer 120 is formed on the lower electrode 110. That is, the buffer layer 120 is formed on the second lower electrode 114.
  • the buffer layer 120 may be formed of a material having excellent conformity with the second lower electrode 114 in order to solve the lattice constant mismatch between the second lower electrode 114 and the seed layer 130.
  • the buffer layer 120 may be formed using tantalum (Ta) having excellent lattice matching with TiN.
  • Ta is amorphous, but since the second lower electrode 114 is polycrystalline, the amorphous buffer layer 120 may be grown along the crystal direction of the polycrystalline second lower electrode 114, and then crystalline by heat treatment. This can be improved.
  • the buffer layer 120 may be formed to have a thickness of, for example, 2 nm to 10 nm.
  • the seed layer 130 is formed on the buffer layer 120.
  • the seed layer 130 may be formed of at least two layers.
  • the seed layer 130 may be formed in a stacked structure of the first seed layer 132 and the second seed layer 134.
  • the first and second seed layers 132 and 134 may be formed of a polycrystalline material.
  • the first seed layer 132 is formed of a material capable of self crystallization by body centerd cubic (bcc)
  • the second seed layer 134 is formed of a material having a bcc structure.
  • the first seed layer 132 may include magnesium oxide (MgO), aluminum oxide (Al 2 O 3 ), silicon oxide (SiO 2 ), tantalum oxide (Ta 2 O 5 ), silicon nitride (SiNx), or aluminum. It may be formed of nitride (AlNx) or the like, preferably formed of magnesium oxide.
  • the second seed layer 134 may be formed of, for example, tungsten (W).
  • the first seed layer 132 may be formed, for example, in a thickness of 1 nm to 1.5 nm, and the second seed layer 134 may be formed in a thickness of 1 nm to 1.4 nm, for example.
  • the first seed layer 132 is formed to have a thickness thinner than the tunnel barrier 150, because when the thickness of the first seed layer 132 is thicker than the tunnel barrier 150, the TMR ratio may be reduced due to an increase in RA.
  • the second seed layer 134 has a bcc structure and exhibits vertical magnetic properties when it is 1 nm to 1.4 nm.
  • the seed layer 130 is formed in a stacked structure of the first and second seed layers 132 and 134, for example, MgO and W, thereby forming a free layer 140, a tunnel barrier 150, and a fixed layer thereon. It is possible to improve the crystallinity of the magnetic tunnel junction including the (160).
  • the polycrystalline seed layer 130 when the polycrystalline seed layer 130 is formed, an amorphous magnetic tunnel junction formed on the top thereof is grown along the crystal direction of the seed layer 130, and when the heat treatment is performed for vertical magnetic anisotropy, the magnetic tunnel junction is formed. Crystallinity can be improved than before.
  • the seed layer 130 is formed of a stacked structure of MgO and W, vertical magnetic properties may be maintained even when the free layer 140 is formed of a full-hoisler semimetal alloy such as CoFeAl, CoFeAlSi.
  • MgO and W are used as the seed layer 130, crystallization is performed after the high temperature heat treatment of 350 ° C. or higher, for example, 350 ° C.
  • the free layer ( 140 and the pinned layer 160 may be crystallized to maintain the perpendicular magnetic anisotropy of the magnetic tunnel junction. That is, conventionally, in order to use CoFeAl or CoFeAlSi as the free layer 140, Cr or Ru should be formed thick as about 40 nm as a seed layer, and Cr or Ru may be seeded to secure bcc or bct crystallinity of Cr or Ru. After forming a layer, a heat treatment process of 700 ° C. or higher was performed, and then CoFeAl or CoFeAlSi was deposited to secure vertical magnetic properties.
  • the first seed layer 132 is formed by using MgO capable of self-crystallization by bcc, and the free layer 140 is formed by forming the second seed layer 134 using W of the bcc structure thereon.
  • MgO capable of self-crystallization by bcc
  • the free layer 140 is formed by forming the second seed layer 134 using W of the bcc structure thereon.
  • CoFeAl or CoFeAlSi it is possible to obtain vertical magnetic properties without a separate heat treatment process. Therefore, applying the magnetic tunnel junction to the memory device can improve the operation speed and reliability of the device.
  • the free layer 140 is formed on the seed layer 130 and is formed of a ferromagnetic material.
  • the free layer 140 may be changed from one direction to another direction in which magnetization is not fixed in one direction. That is, the free layer 140 may have the same magnetization direction as that of the pinned layer 160 (ie, parallel), or may be opposite (ie, anti-parallel).
  • the magnetic tunnel junction may be used as a memory device by mapping information of '0' or '1' to resistance values that vary depending on the magnetization arrangement of the free layer 140 and the pinned layer 160. For example, when the magnetization direction of the free layer 140 is parallel to the pinned layer 160, the resistance value of the magnetic tunnel junction becomes small, and this case may be defined as data '0'.
  • the free layer 140 may be formed by alternately stacking a full-heusler semimetal alloy, an amorphous rare earth element alloy, a ferromagnetic metal, and a nonmagnetic metal. It can be formed using a ferromagnetic material such as a multilayer thin film, an alloy having an L10 type crystal structure, or a cobalt-based alloy.
  • the full-heussler semimetal-based alloys include CoFeAl, CoFeAlSi and the like, and amorphous rare earth element alloys include alloys such as TbFe, TbCo, TbFeCo, DyTbFeCo, and GdTbCo.
  • amorphous rare earth element alloys include alloys such as TbFe, TbCo, TbFeCo, DyTbFeCo, and GdTbCo.
  • the alloy having a L10 type crystal structure includes Fe 50 Pt 50, Fe 50 Pd 50, Co 50 Pt 50, Fe 30 Ni 20 Pt 50, Co 30 Ni 20 Pt 50, and the like.
  • Cobalt-based alloys include CoCr, CoPt, CoCrPt, CoCrTa, CoCrPtTa, CoCrNb, CoFeB and the like.
  • CoFeAl or CoFeAlSi a full-Hoisler semimetal-based magnetic layer, has superior spin-coupling and low damping coefficients.
  • an embodiment of the present invention forms a free layer 140 using a single layer of CoFeAl or CoFeAlSi or at least a double layer in which they are stacked, and CoFeAl or CoFeAlSi is formed of crystalline and then heat treated to form a bcc (100) crystal structure. Texturing with one L21 or B2 crystal structure.
  • the tunnel barrier 150 is formed on the free layer 140 to separate the free layer 140 and the pinned layer 160.
  • Tunnel barrier 150 enables quantum mechanical tunneling between free layer 140 and pinned layer 160.
  • the tunnel barrier 150 may include magnesium oxide (MgO), aluminum oxide (Al 2 O 3 ), silicon oxide (SiO 2 ), tantalum oxide (Ta 2 O 5 ), silicon nitride (SiNx), aluminum nitride (AlNx), or the like. It can be formed as.
  • polycrystalline magnesium oxide is used as the tunnel barrier 150.
  • the magnesium oxide is then textured into bcc 100 by heat treatment.
  • the tunnel barrier 150 may be formed, for example, in a thickness of 1.5 nm to 5 nm.
  • the pinned layer 160 is formed on the tunnel barrier 150.
  • the pinned layer 160 is fixed in one direction in a magnetic field within a predetermined range, and may be formed of a ferromagnetic material.
  • magnetization may be fixed in a direction from top to bottom.
  • the pinned layer 160 has, for example, a full-heusler semimetal alloy, an amorphous rare earth element alloy, a multilayer thin film in which magnetic metals and nonmagnetic metals are alternately stacked, or an L10 type crystal structure. It may be formed of a ferromagnetic material such as an alloy.
  • the pinned layer 160 may be formed of the same ferromagnetic material as the free layer 140, and specifically, may be formed of a CoFeAl or CoFeAlSi single layer or at least a double layer in which they are stacked. CoFeAl or CoFeAlSi is formed into a crystalline and then textured into an L21 or B2 crystal structure by heat treatment.
  • the capping layer 170 is formed on the pinned layer 160 to magnetically separate the pinned layer 160 and the synthetic exchange diamagnetic layer 180 from each other. As the capping layer 170 is formed, the magnetization of the synthetic exchange diamagnetic layer 180 and the pinned layer 160 is generated independently of each other. In addition, the capping layer 170 may be formed in consideration of the magnetoresistance ratio of the free layer 140 and the pinned layer 160 for the operation of the magnetic tunnel junction. The capping layer 170 may be formed of a material that allows the synthetic exchange diamagnetic layer 180 to grow crystals. That is, the capping layer 170 allows the first and second magnetic layers 181 and 183 of the synthetic exchange diamagnetic layer 180 to grow in a desired crystal direction.
  • the capping layer 170 includes tantalum (Ta), ruthenium (Ru), titanium (Ti), palladium (Pd), platinum (Pt), magnesium (Mg), cobalt (Co), aluminum (Al), and tungsten (W). It may include a metal or an alloy thereof selected from the group consisting of. Preferably, the capping layer 170 may be formed of at least one of tantalum (Ta) and tungsten (W).
  • the capping layer 170 may be formed of tantalum (Ta) or tungsten (W), or may be formed in a stacked structure of Ta / W. Meanwhile, the capping layer 170 may be formed to a thickness of 0.3 nm to 0.6 nm, but may be formed to a thickness of 0.4 nm to 0.6 nm when using Ta, and 0.35 nm to 0.55 nm when using W. It can be formed as.
  • the magnetization direction of the pinned layer 160 is fixed only when the first magnetic layer 181 of the pinned layer 160 and the synthetic exchange diamagnetic layer 180 is ferrocoupled, but the capping layer 170 using W is When formed to a thickness of 0.55 nm or more, the magnetization direction of the pinned layer 170 is not fixed due to an increase in the thickness of the capping layer 170, and has the same magnetization direction as that of the free layer 150. This does not happen and does not work with memory.
  • the synthetic exchange diamagnetic layer 180 is formed on the capping layer 170.
  • the synthetic exchange diamagnetic layer 180 serves to fix the magnetization of the pinned layer 160.
  • the synthetic exchange diamagnetic layer 180 includes a first magnetic layer 181, a nonmagnetic layer 182, and a second magnetic layer 183. That is, in the synthetic exchange diamagnetic layer 180, the first magnetic layer 181 and the second magnetic layer 183 are antiferromagnetically coupled to each other through the nonmagnetic layer 182. At this time, the magnetization directions of the first magnetic layer 181 and the second magnetic layer 183 are antiparallel to each other.
  • the first magnetic layer 181 may be magnetized in an upward direction (ie, the upper electrode 190 direction), and the second magnetic layer 183 may be magnetized in a downward direction (ie, the magnetic tunnel junction direction).
  • the first magnetic layer 181 and the second magnetic layer 183 may have a structure in which magnetic metals and nonmagnetic metals are alternately stacked.
  • a magnetic metal a single metal or an alloy thereof selected from the group consisting of iron (Fe), cobalt (Co), nickel (Ni), and the like may be used, and chromium (Cr), platinum (Pt), palladium as a nonmagnetic metal may be used.
  • a single metal or alloy thereof selected from the group consisting of (Pd), iridium (Ir), rhodium (Rh), ruthenium (Ru), osmium (Os), rhenium (Re), gold (Au) and copper (Cu) can be used.
  • the first magnetic layer 181 and the second magnetic layer 183 may be formed of [Co / Pd] n, [Co / Pt] n or [CoFe / Pt] n (where n is an integer of 1 or more).
  • the first and second magnetic layers 181 and 183 may be formed by alternately stacking at least two materials.
  • the first magnetic layer 181 may be formed of [Co / Pt] 5 and the second magnetic layer 183 may be formed of [Co / Pt] 6.
  • the nonmagnetic layer 182 is formed between the first magnetic layer 181 and the first magnetic layer 183, and is a nonmagnetic material for allowing the first magnetic layer 181 and the second magnetic layer 183 to perform semimagnetic coupling. Is formed.
  • the nonmagnetic layer 182 may be formed of a single or alloy thereof selected from the group consisting of ruthenium (Ru), rhodium (Rh), osmium (Os), rhenium (Re), and chromium (Cr).
  • the upper electrode 190 is formed on the synthetic exchange diamagnetic layer 180.
  • the upper electrode 180 may be formed using a conductive material, and may be formed of metal, metal oxide, metal nitride, or the like.
  • the upper electrode 170 is a single selected from the group consisting of tantalum (Ta), ruthenium (Ru), titanium (Ti), palladium (Pd), platinum (Pt), magnesium (Mg) and aluminum (Al). It may be formed of a metal or an alloy thereof.
  • the lower electrode 110 may be formed of a polycrystalline material, and the seed layer 130 of the polycrystalline material may be formed in a stacked structure of, for example, MgO / W.
  • the buffer layer 120 is formed therebetween to improve the matching between the lower electrode 110 and the seed layer 130.
  • an amorphous magnetic tunnel junction formed thereon is formed along the crystal structure of the seed layer 130 and then further improved by conventional heat treatment. You have a structure.
  • the present invention is free by forming the seed layer 130 by forming MgO capable of self-crystallization with bcc as the first seed layer 132 and the W of the bcc structure as the second seed layer 134 thereon. Even when CoFeAl or CoFeAlSi is formed as the layer 140, the free layer 140 may obtain vertical magnetic properties without a separate heat treatment process. Therefore, a high TMR ratio can be realized compared to the TMR ratio of a conventional memory device using CoFeB, and a low power switching driving can be performed.
  • the present invention can prevent the diffusion of the Ta buffer layer and maintain the vertical magnetic properties of CoFeAl or CoFeAlSi at a high temperature of 350 °C by using the seed layer of the MgO / W structure, and thus the subsequent process temperature during the fabrication of the magnetic tunnel junction 350 It can be maintained to °C.
  • the present invention can reduce the process cost and processing time by eliminating the need for a high temperature heat treatment process for bcc crystallization of the seed layer on which CoFeAl or CoFeAlSi is based.
  • the thickness of the upper second seed layer 134 can be reduced to 2 nm or less through the bcc self crystallization of the MgO first seed layer 132, compared with the conventional seed layer having a thickness of about 40 nm.
  • the thickness of the seed layer 130 may be formed very thin.
  • FIG. 2 is a graph of the perpendicular magnetization characteristics of a CoFeB magnetic layer when using a conventional Ta seed layer. That is, after forming the TiN lower electrode / Ta seed layer / CoFeB magnetic layer / MgO tunnel barrier structure on the silicon substrate, the vertical magnetization characteristics of CoFeB was evaluated. At this time, the Ta seed layer was formed to a thickness of 5nm, 7nm and 10nm, respectively, the CoFeB magnetic layer was formed to a thickness of 1nm, MgO tunnel barrier was formed to a thickness of 2nm. In addition, heat treatment was performed at temperatures of 300 ° C, 325 ° C and 350 ° C, respectively. As shown in FIG.
  • the CoFeB magnetic layer may have a high vertical magnetization value at a temperature of 300 ° C., but since the CoFeB magnetic layer has low thermal stability, at a temperature above 300 ° C., the vertical magnetization value of the CoFeB magnetic layer is gradually reduced to 350. At °C °C, the CoFeB magnetic layer reduced the coercivity and the squareness disappeared, resulting in deterioration of the perpendicular magnetic properties.
  • FIG. 3 is a graph of the perpendicular magnetization characteristics of a CoFeAl magnetic layer when using a conventional Ta seed layer. That is, after forming the TiN lower electrode / Ta seed layer / CoFeAl magnetic layer / MgO tunnel barrier structure on the silicon substrate, the vertical magnetization characteristics of CoFeAl was evaluated.
  • the Ta seed layer was formed to have a thickness of 5 nm, 7 nm, and 10 nm, respectively, and the CoFeAl magnetic layer was formed to a thickness of 1 nm, and the MgO tunnel barrier was formed to a thickness of 2 nm.
  • the amorphous Ta seed layer does not show bcc crystal properties even when its thickness is increased from 5 nm to 10 nm. Therefore, it is understood that the CoFeAl magnetic layer cannot be grown to the L21 or B2 crystal structure, so that the vertical magnetic properties are not expressed. have.
  • FIG. 4 is a graph of the perpendicular magnetization characteristics of a CoFeAl magnetic layer when using a Ta buffer layer and a W seed layer. That is, after forming the TiN lower electrode / Ta buffer layer / W seed layer / CoFeAl magnetic layer / MgO tunnel barrier structure on the silicon substrate, the vertical magnetization characteristics of CoFeAl was evaluated.
  • the Ta buffer layer was formed to a thickness of 5 nm
  • the W seed layer was formed to a thickness of 2 nm, 2.5 nm, 3 nm and 5 nm
  • the CoFeAl magnetic layer was formed to a thickness of 1 nm
  • MgO tunnel barrier is 2 It was formed to a thickness of nm.
  • the CoFeAl magnetic layer cannot be grown to an L21 or B2 crystal structure because the bcc crystal characteristics do not appear in the seed layer. It can be seen that magnetic properties are not expressed.
  • FIG. 5 is a graph of vertical magnetization characteristics of a CoFeAl magnetic layer according to the thickness of W in a structure in which a Ta buffer layer and an MgO / W seed layer are formed according to an embodiment of the present invention.
  • the Ta buffer layer was formed to a thickness of 5 nm
  • the MgO seed layer was formed to a thickness of 1.2 nm
  • the W seed layer was formed to a thickness of 0.8 nm to 1.4 nm.
  • the CoFeAl magnetic layer was formed to a thickness of 1nm
  • MgO tunnel barrier was formed to a thickness of 2nm.
  • the MgO layer When the thickness of the MgO layer is 1 nm or more, since the bcc crystallization is achieved, the MgO layer was used as the first seed layer.
  • the MgO seed layer may be formed with a thickness of 1nm to 1.5nm, and when the thickness is thicker than the tunnel barrier, the TMR ratio, which is an important requirement of the p-STT MRAM, is reduced due to the increase of RA.
  • the W seed layer formed on the MgO seed layer is formed in a bcc structure, and exhibits perpendicular magnetic properties at 1 nm to 1.4 nm.
  • unlike conventional Cr and Ru seed layers it is not necessary to crystallize bcc through a separate high temperature heat treatment. Since the CoFeAl magnetic layer formed on the W seed layer was formed in the B2 structure, which is a kind of bcc crystal structure, along the W bcc crystal structure, vertical magnetic properties were expressed.

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Abstract

본 발명은 기판 상에 하부 전극, 시드층, 자기 터널 접합, 캐핑층, 합성 교환 반자성층 및 상부 전극이 적층 형성되고, 상기 시드층은 적어도 이중 구조로 형성되며, 적어도 일층이 bcc 구조를 갖는 다결정의 도전 물질로 형성된 메모리 소자가 제시된다.

Description

메모리 소자
본 발명은 메모리 소자에 관한 것으로, 특히 자기 터널 접합(Magnetic Tunnel Junction; MTJ)을 이용하는 자기 메모리 소자에 관한 것이다.
플래쉬 메모리 소자에 비해 소비 전력이 적고 집적도가 높은 차세대 비휘발성 메모리 소자에 대한 연구가 진행되고 있다. 이러한 차세대 비휘발성 메모리 소자로는 칼코게나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화를 이용하는 상변화 메모리(Phase change RAM; PRAM), 강자성체의 자화 상태에 따른 자기 터널 접합(Magnetic Tunnel Junction; MTJ)의 저항 변화를 이용하는 자기 메모리(Magnetic RAM; MRAM), 강유전체 물질의 분극 현상을 이용하는 강유전체 메모리(Ferroelectric RAM), 가변 저항 물질의 저항 변화를 이용하는 저항 변화 메모리(Resistance change RAM; ReRAM) 등이 있다.
자기 메모리로서 전자 주입에 의한 스핀 전달 토크(Spin-Transfer Torque; STT) 현상을 이용하여 자화를 반전시키고, 자화 반전 전후의 저항차를 판별하는 STT-MRAM(Spin-Transfer Torque Magnetic Random Access Memory) 소자가 있다. STT-MRAM 소자는 각각 강자성체로 형성된 고정층(pinned layer) 및 자유층(free layer)과, 이들 사이에 터널 배리어(tunnel barrier)가 형성된 자기 터널 접합을 포함한다. 자기 터널 접합은 자유층과 고정층의 자화 방향이 동일(즉 평행(parallel))하면 전류 흐름이 용이하여 저저항 상태를 갖고, 자화 방향이 다르면(즉 반평행(anti parallel)) 전류가 감소하여 고저항 상태를 나타낸다. 또한, 자기 터널 접합은 자화 방향이 기판에 수직 방향으로만 변화하여야 하기 때문에 자유층 및 고정층이 수직 자화값을 가져야 한다. 자기장의 세기 및 방향에 따라 수직 자화값이 0을 기준으로 대칭이 되고 스퀘어니스(squareness; S)의 모양이 뚜렷이 나오게 되면(S=1) 수직 자기 이방성(perpendicular magnetic anisotropy; PMA)이 우수하다고 할 수 있다. 이러한 STT-MRAM 소자는 이론적으로 1015 이상의 사이클링(cycling)이 가능하고, 나노초(ns) 정도의 빠른 속도로 스위칭이 가능하다. 특히, 수직 자화형 STT-MRAM 소자는 이론상 스케일링 한계(Scaling Limit)가 없고, 스케일링이 진행될수록 구동 전류의 전류 밀도를 낮출 수 있다는 장점으로 인해 DRAM 소자를 대체할 수 있는 차세대 메모리 소자로 연구가 활발하게 진행되고 있다. 이러한 STT-MRAM 소자의 예가 한국등록특허 제10-1040163호에 제시되어 있다.
또한, STT-MRAM 소자는 자유층 하부에 시드층이 형성되고, 고정층 상부에 캐핑층이 형성되며, 캐핑층 상부에 합성 교환 반자성층 및 상부 전극이 형성된다. 그리고, STT-MRAM 소자는 실리콘 기판 상에 실리콘 산화막이 형성된 후 그 상부에 시드층 및 자기 터널 접합이 형성된다. 또한, 실리콘 기판 상에는 트랜지스터 등의 선택 소자가 형성될 수 있고, 실리콘 산화막은 선택 소자를 덮도록 형성될 수 있다. 따라서, STT-MRAM 소자는 선택 소자가 형성된 실리콘 기판 상에 실리콘 산화막, 시드층, 자유층, 터널 배리어, 고정층, 캐핑층, 합성 교환 반자성층 및 상부 전극의 적층 구조를 갖는다. 여기서, 시드층 및 캐핑층은 탄탈륨(Ta)를 이용하여 형성하고, 합성 교환 반자성층은 자성 금속과 비자성 금속이 교대로 적층된 하부 자성층 및 상부 자성층과, 이들 사이에 비자성층이 형성된 구조를 갖는다.
그런데, 비정질의 실리콘 산화막 상부에 형성되는 시드층은 비정질로 형성되고, 그에 따라 자기 터널 접합 또한 비정질로 형성되므로 자기 터널 접합의 결정성이 저하된다. 즉, 고정층 및 자유층은 비정질의 CoFeB로 형성되는데, 수직 이방성 특성을 위해 열처리를 실시하더라도 자기 터널 접합의 결정성이 크게 향상되지 않는다. 자기 터널 접합의 결정성이 낮으면 수직 자기 이방성이 저하된다. 따라서, 자화 방향을 변화시키기 위해 자기장을 인가하더라도 자화 방향이 급격하게 변화하지 않고, 평행 상태에서 흐르는 전류의 양이 작아진다. 그에 따라, 리드/라이트의 시간이 지연될 수 있어 고속 메모리 소자를 구현하기 어렵고, 리드/라이트의 동작 오류가 발생될 수 있다.
이러한 CoFeB의 문제를 해결하기 위해 CoFeB 보다 특성이 우수한 풀-호이슬러(Full-Heusler) 반금속 계열의 자성층인 CoFeAl 또는 CoFeAlSi를 이용하여 고정층 및 자유층을 형성할 수 있다. 이론적으로 CoFeB 자성체의 스핀 분극률은 0.65이지만 CoFeAl 또는 CoFeAlSi의 스핀 분극률은 1이기 때문에 CoFeAl 또는 CoFeAlSi를 이용하는 MTJ는 무한대의 자기저항비(Tunneling Magneto-Reistance ratio; TMR비)를 기대할 수 있고, CoFeB의 댐핑 계수가 0.005이지만 CoFeAl 또는 CoFeAlSi의 댐핑 계수는 0.001이기 때문에 자유층의 전자 스핀 방향을 변화할 수 있는 스위칭 전류의 소모가 적다.
그러나, 시드층으로 Ta를 이용하는 경우 CoFeAl 또는 CoFeAlSi의 수직 이방성 특성이 나타나지 않는다. 즉, CoFeAl 또는 CoFeAlSi가 비정질이 아닌 결정질이기 때문에 MgO 터널 배리어의 자기 결정화(self-crystallization)로 인해 CoFeAl 또는 CoFeAlSi와 MgO는 bcc(100)로 텍스처링(texturing)이 어렵다. 또한, CoFeAl 또는 CoFeAlSi을 bcc(100)으로 텍스처링하기 위해서는 Cr 또는 Ru로 시드층을 형성하고 700℃ 이상의 고온 열처리 공정을 실시해야 한다.
한편, 합성 교환 반자성층 및 상부 전극을 형성한 후 메탈 라인 형성 공정 및 패시베이션 공정을 실시해야 하는데, 이러한 공정은 약 400℃의 온도에서 실시된다. 그런데, Ta를 시드층으로 이용하는 경우 400℃ 정도의 온도에서 자기 터널 접합의 수직 자기 이방성이 저하된다. 따라서, 자기 터널 접합의 수직 자기 이방성의 열적 안정성을 향상시켜야 한다.
(선행기술문헌)
한국등록특허 제10-1040163호
본 발명은 자기 터널 접합의 자화 방향의 변화를 급격하게 할 수 있어 리드/라이트의 동작 속도를 빠르게 할 수 있는 메모리 소자를 제공한다.
본 발명은 자기 터널 접합의 결정성을 향상시킬 수 있고, 그에 따라 자화 방향의 변화를 급격하게 할 수 있는 메모리 소자를 제공한다.
본 발명은 자기 터널 접합의 수직 자기 이방성의 열정 안정성을 향상시킬 수 있는 메모리 소자를 제공한다.
본 발명의 일 양태에 따른 메모리 소자는 기판 상에 하부 전극, 시드층 및 자기 터널 접합이 적층 형성되고, 상기 시드층은 적어도 이중 구조로 형성되며, 적어도 일층이 bcc 구조를 갖는 다결정의 도전 물질로 형성된다.
상기 하부 전극은 다결정의 도전 물질로 형성된다.
상기 하부 전극은 텅스텐을 포함하는 제 1 하부 전극과, TiN을 포함하는 제 2 하부 전극의 적층 구조로 형성된다.
상기 하부 전극과 상기 시드층 사이에 형성되며, 탄탈륨을 포함하는 물질로 형성된 버퍼층을 더 포함한다.
상기 시드층은 bcc로 자기 결정화가 가능한 제 1 시드층 및 bcc 구조의 제 2 시드층의 적층 구조로 형성된다.
상기 제 1 시드층은 MgO를 포함하고, 상기 제 2 시드층은 W를 포함한다.
상기 제 1 시드층은 상기 자기 터널 접합의 터널 배리어보다 얇은 두께로 형성된다.
상기 제 1 시드층은 1㎚ 내지 1.5㎚의 두께로 형성되며, 상기 제 2 시드층은 1㎚ 내지 1.4㎚의 두께로 형성된다.
상기 자기 터널 접합의 자성층은 CoFeAl 및 CoFeAlSi중 적어도 어느 하나를 포함한다.
상기 자기 터널 접합 상에 적층 형성된 캐핑층, 합성 교환 반자성층 및 상부 전극을 더 포함한다.
상기 캐핑층은 탄탈륨 및 텅스텐의 적어도 어느 하나를 포함하는 물질로 형성된다.
상기 합성 교환 반자성층은 Pt를 포함하는 물질로 형성된다.
본 발명은 다결정 구조의 하부 전극 상에 자기 결정화가 가능한 제 1 시드층 및 bcc 구조의 제 2 시드층의 적층 구조로 시드층을 형성하고 자유층 및 고정층으로 CoFeAl 또는 CoFeAlSi을 이용함으로써 CoFeAl 또는 CoFeAlSi의 수직 자기 특성을 구현할 수 있고, 그에 따라 기존의 CoFeB를 이용하는 메모리 소자의 TMR비에 비해 높은 TMR비를 구현할 수 있으며 저전력 저전력의 스위칭 구동 전류가 가능하다.
또한, 본 발명은 적층 구조의 시드층을 이용함으로써 350℃ 정도의 온도에서 버퍼층 물질의 자기 터널 접합으로의 확산을 방지하고 CoFeAl 또는 CoFeAlSi의 수직 자기 특성을 유지할 수 있다. 따라서, 자기 터널 접합 제작 시 후속 공정 온도를 350℃까지 유지할 수 있어 공정 마진을 확보할 수 있다.
그리고, 본 발명은 CoFeAl 또는 CoFeAlSi의 기반이 되는 시드층의 bcc 결정화를 위한 고온 열처리 공정이 필요 없기 때문에 공정 비용 및 공정 시간을 줄일 수 있다. 특히, 제 1 시드층의 bcc 자기 결정화를 통해 제 2 시드층의 두께를 2㎚ 이하로 줄일 수 있어 기존의 약 40㎚정도 되는 시드층의 두께보다 매우 얇게 제작할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 메모리 소자의 단면도.
도 2 내지 도 4는 비교 예에 따른 수직 자기 특성을 도시한 그래프.
도 5는 본 발명의 일 실시 예에 따른 수직 자기 특성을 도시한 그래프.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한 다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 일 실시 예에 따른 메모리 소자의 단면도로서, STT-MRAM 소자의 단면도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 메모리 소자는 기판(100) 상에 형성된 하부 전극(110), 버퍼층(120), 시드층(130), 자유층(140), 터널 배리어(150), 고정층(160), 캐핑층(170), 합성 교환 반자성층(180) 및 상부 전극(190)을 포함한다. 여기서, 자유층(140), 터널 배리어(150) 및 고정층(160)은 자기 터널 접합을 이룬다.
기판(100)은 반도체 기판을 이용할 수 있다. 예를 들어, 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 실리콘 산화막 기판 등을 이용할 수 있는데, 본 실시 예에서는 실리콘 기판을 이용한다. 또한, 기판(100) 상에는 트랜지스터를 포함하는 선택 소자가 형성될 수 있다. 이러한 기판(100) 상에는 절연층(105)이 형성될 수 있다. 즉, 절연층(105)은 선택 소자 등의 소정의 구조물을 덮도록 형성될 수 있고, 절연층(105)에는 선택 소자의 적어도 일부를 노출시키는 콘택홀이 형성될 수 있다. 이러한 절연층(105)은 비정질 구조의 실리콘 산화막(SiO2) 등을 이용하여 형성할 수 있다.
하부 전극(110)은 절연층(105) 상에 형성된다. 이러한 하부 전극(110)은 도전 물질을 이용하여 형성할 수 있는데, 금속, 금속 질화물 등으로 형성될 수 있다. 또한, 본 발명의 하부 전극(110)은 제 1 및 제 2 하부 전극(112, 114)의 이중 구조로 형성될 수 있다. 여기서, 제 1 하부 전극(112)은 절연층(105) 상에 형성되고, 제 2 하부 전극(114)은 제 1 하부 전극(112) 상에 형성될 수 있다. 또한, 제 1 하부 전극(112)는 절연층(105) 내부에 형성될 수 있고, 그에 따라 기판(100) 상에 형성된 선택 소자와 연결될 수도 있다. 이러한 제 1 및 제 2 하부 전극(112, 114)은 다결정(polycrystal)의 물질로 형성될 수 있다. 즉, 제 1 및 제 2 하부 전극(112, 114)는 bcc 구조의 도전 물질로 형성될 수 있다. 예를 들어, 제 1 하부 전극(112)은 텅스텐(W) 등의 금속으로 형성될 수 있고, 제 2 하부 전극(114)는 티타늄 질화막(TiN) 등의 금속 질화물로 형성될 수 있다.
버퍼층(120)은 하부 전극(110) 상부에 형성된다. 즉, 버퍼층(120)은 제 2 하부 전극(114) 상에 형성된다. 버퍼층(120)은 제 2 하부 전극(114)과 시드층(130)의 격자 상수 불일치를 해소하기 위해 제 2 하부 전극(114)과 정합성이 우수한 물질로 형성할 수 있다. 예를 들어, 제 2 하부 전극(114)이 TiN으로 형성되는 경우 버퍼층(120)은 TiN과 격자 정합성이 우수한 탄탈륨(Ta)을 이용하여 형성할 수 있다. 여기서, Ta는 비정질이지만, 제 2 하부 전극(114)이 다결정이기 때문에 비정질의 버퍼층(120)은 다결정의 제 2 하부 전극(114)의 결정 방향을 따라 성장될 수 있고, 이후 열처리에 의해 결정성이 향상될 수 있다. 한편, 버퍼층(120)은 예를 들어 2㎚∼10㎚의 두께로 형성될 수 있다.
시드층(130)은 버퍼층(120) 상부에 형성된다. 시드층(130)은 적어도 두층으로 형성할 수 있는데, 예를 들어 제 1 시드층(132) 및 제 2 시드층(134)의 적층 구조로 형성할 수 있다. 여기서, 제 1 및 제 2 시드층(132, 134)는 다결정 물질로 형성할 수 있다. 또한, 제 1 시드층(132)는 bcc(body centerd cubic)로 자기 결정화(Self crystallization)가 가능한 물질로 형성되고, 제 2 시드층(134)는 bcc 구조의 물질로 형성된다. 예를 들어, 제 1 시드층(132)은 마그네슘 산화물(MgO), 알루미늄 산화물(Al2O3), 실리콘 산화물(SiO2), 탄탈륨산화물(Ta2O5), 실리콘 질화물(SiNx) 또는 알루미늄 질화물(AlNx) 등으로 형성될 수 있으며, 바람직하게는 마그네슘 산화물로 형성할 수 있다. 또한, 제 2 시드층(134)은 예를 들어 텅스텐(W)으로 형성될 수 있다. 여기서, 제 1 시드층(132)은 예를 들어 1㎚∼1.5㎚의 두께로 형성할 수 있고, 제 2 시드층(134)은 예를 들어 1㎚∼1.4㎚의 두께로 형성할 수 있다. 즉, 제 1 시드층(132)는 터널 배리어(150)보다 얇은 두께로 형성되는데, 터널 배리어(150)보다 두꺼울 경우 RA 증가로 인해 TMR비가 감소될 수 있기 때문이다. 또한, 제 2 시드층(134)은 bcc 구조로 형성되며, 1㎚∼1.4㎚일 때 수직 자기 특성이 발현된다. 이렇게 시드층(130)이 제 1 및 제 2 시드층(132, 134), 예를 들어 MgO 및 W의 적층 구조로 형성됨으로써 그 상부에 형성되는 자유층(140), 터널 배리어(150) 및 고정층(160)을 포함하는 자기 터널 접합의 결정성을 향상시킬 수 있다. 즉, 다결정의 시드층(130)이 형성되면 그 상부에 형성되는 비정질의 자기 터널 접합이 시드층(130)의 결정 방향을 따라 성장되고, 이후 수직 자기 이방성을 위해 열처리를 하게 되면 자기 터널 접합이 결정성이 종래보다 향상될 수 있다. 또한, 시드층(130)이 MgO 및 W의 적층 구조로 형성됨으로써 자유층(140)을 CoFeAl, CoFeAlSi 등의 풀-호이슬러 반금속 계열의 합금으로 형성하는 경우에도 수직 자기 특성을 유지할 수 있다. 특히, MgO 및 W을 시드층(130)으로 이용하게 되면 350℃ 이상, 예를 들어 350℃∼500℃의 고온 열처리 후에 결정화됨으로써 터널 배리어(150) 안으로의 Ta 확산을 억제하고 더 나아가 자유층(140) 및 고정층(160)을 결정화시켜 자기 터널 접합의 수직 자기 이방성을 유지할 수 있다. 즉, 종래에는 CoFeAl 또는 CoFeAlSi를 자유층(140)으로 이용하기 위해 시드층으로 Cr 또는 Ru를 40㎚ 정도로 두껍게 형성해야 하고, Cr 또는 Ru의 bcc 또는 bct 결정성을 확보하기 위해 Cr 또는 Ru를 시드층으로 형성한 후 700℃ 이상의 열처리 공정을 실시한 후 CoFeAl 또는 CoFeAlSi를 증착하여 수직 자기 특성을 확보하였다. 그러나, 본 발명은 bcc로 자기 결정화가 가능한 MgO를 이용하여 제 1 시드층(132)을 형성하고, 그 상에 bcc 구조의 W를 이용하여 제 2 시드층(134)을 형성함으로써 자유층(140)으로 CoFeAl 또는 CoFeAlSi를 형성하는 경우에도 별도의 열처리 공정 없이 수직 자기 특성을 얻을 수 있다. 따라서, 이러한 자기 터널 접합을 메모리 소자에 적용하면 소자의 동작 속도 및 신뢰성을 향상시킬 수 있다.
자유층(140)은 시드층(130) 상에 형성되고, 강자성체 물질로 형성된다. 이러한 자유층(140)은 자화가 한 방향으로 고정되지 않고 일 방향에서 이와 대향되는 타 방향으로 변화될 수 있다. 즉, 자유층(140)은 고정층(160)과 자화 방향이 동일(즉 평행)할 수 있고, 반대(즉 반평행)일 수도 있다. 자기 터널 접합은 자유층(140)과 고정층(160)의 자화 배열에 따라 변하는 저항값에 '0' 또는 '1'의 정보를 대응시킴으로써 메모리 소자로 활용될 수 있다. 예를 들어, 자유층(140)의 자화 방향이 고정층(160)과 평행일 때, 자기 터널 접합의 저항값은 작아지고, 이 경우를 데이터 '0' 이라 규정할 수 있다. 또한, 자유층(140)의 자화 방향이 고정층(160)과 반평행일 때, 자기 터널 접합의 저항값은 커지고, 이 경우를 데이터 '1'이라 규정할 수 있다. 이러한 자유층(140)은 예를 들어 풀-호이슬러(Full-Heusler) 반금속 계열의 합금, 비정질계 희토류 원소 합금, 자성 금속(ferromagnetic metal)과 비자성 금속(nonmagnetic matal)이 교대로 적층된 다층 박막, L10형 결정 구조를 갖는 합금 또는 코발트계 합금 등의 강자성체 물질을 이용하여 형성할 수 있다. 풀-호이슬러 반금속 계열의 합금으로는 CoFeAl, CoFeAlSi 등이 있고, 비정질계 희토류 원소 합금으로는 TbFe, TbCo, TbFeCo, DyTbFeCo, GdTbCo 등의 합금이 있다. 또한, 비자성 금속과 자성 금속이 교대로 적층된 다층 박막으로는 Co/Pt, Co/Pd, CoCr/Pt, Co/Ru, Co/Os, Co/Au, Ni/Cu, CoFeAl/Pd, CoFeAl/Pt, CoFeB/Pd, CoFeB/Pt 등이 있다. 그리고, L10형 결정 구조를 갖는 합금으로는 Fe50Pt50, Fe50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Ni20Pt50 등이 있다. 또한, 코발트계 합금으로는 CoCr, CoPt, CoCrPt, CoCrTa, CoCrPtTa, CoCrNb, CoFeB 등이 있다. 이러한 물질들 중에서 풀-호이슬러 반금속 계열의 자성층인 CoFeAl 또는 CoFeAlSi는 스핀 분극률이 높고 댐핑계수가 낮기 때문에 CoFeB보다 우수한 특성을 갖는다. 즉, 이론적으로 CoFeB 자성체의 스핀 분극률은 0.65이지만 CoFeAl 또는 CoFeAlSi의 스핀 분극률은 1이기 때문에 CoFeAl 또는 CoFeAlSi를 이용하는 MTJ는 무한대의 TMR비를 기대할 수 있고, CoFeB의 댐핑계수가 0.005이지만 CoFeAl 또는 CoFeAlSi의 댐핑계수는 0.001이기 때문에 자유층의 전자 스핀 방향을 변화할수 있는 스위칭 전류의 소모가 적다. 따라서, 본 발명의 실시 예는 CoFeAl 또는 CoFeAlSi의 단일층 또는 이들이 적층된 적어도 이중층을 이용하여 자유층(140)을 형성하며, CoFeAl 또는 CoFeAlSi는 결정질로 형성된 후 열처리에 의해 bcc(100) 결정 구조의 하나인 L21 또는 B2 결정 구조로 텍스처링(texturing)된다.
터널 배리어(150)는 자유층(140) 상에 형성되어 자유층(140)과 고정층(160)을 분리한다. 터널 배리어(150)는 자유층(140)과 고정층(160) 사이에 양자 기계적 터널링(quantum mechanical tunneling)이 가능하게 한다. 이러한 터널 배리어(150)는 마그네슘 산화물(MgO), 알루미늄 산화물(Al2O3), 실리콘 산화물(SiO2), 탄탈륨산화물(Ta2O5), 실리콘 질화물(SiNx) 또는 알루미늄 질화물(AlNx) 등으로 형성될 수 있다. 본 발명의 실시 예에서는 터널 배리어(150)로 다결정의 마그네슘 산화물을 이용한다. 마그네슘 산화물은 이후 열처리에 의해 bcc(100)으로 텍스처링된다. 터널 배리어(150)는 예를 들어 1.5㎚∼5㎚의 두께로 형성될 수 있다.
고정층(160)은 터널 배리어(150) 상에 형성된다. 고정층(160)은 소정 범위 내의 자기장에서 자화가 한 방향으로 고정되며, 강자성체 물질로 형성될 수 있다. 예를 들어, 상부에서 하부로 향하는 방향으로 자화가 고정될 수 있다. 이러한 고정층(160)은 예를 들어 풀-호이슬러(Full-Heusler) 반금속 계열의 합금, 비정질계 희토류 원소 합금, 자성 금속과 비자성 금속이 교대로 적층된 다층 박막 또는 L10형 결정 구조를 갖는 합금 등의 강자성체 물질로 형성될 수 있다. 이때, 고정층(160)은 자유층(140)과 동일한 강자성체로 형성될 수 있으며, 구체적으로 CoFeAl 또는 CoFeAlSi 단일층 또는 이들이 적층된 적어도 이중층으로 형성될 수 있다. CoFeAl 또는 CoFeAlSi는 결정질로 형성된 후 열처리에 의해 L21 또는 B2 결정 구조로 텍스처링(texturing)된다.
캐핑층(170)은 고정층(160) 상에 형성되어 고정층(160)과 합성 교환 반자성층(180)을 자기적으로 상호 분리시킨다. 캐핑층(170)이 형성됨으로써 합성 교환 반자성층(180)과 고정층(160)의 자화는 서로 독립적으로 발생된다. 또한, 캐핑층(170)은 자기 터널 접합의 동작을 위해 자유층(140)과 고정층(160)의 자기 저항비를 고려하여 형성할 수 있다. 이러한 캐핑층(170)은 합성 교환 반자성층(180)이 결정 성장할 수 있도록 하는 물질로 형성될 수 있다. 즉, 캐핑층(170)은 합성 교환 반자성층(180)의 제 1 및 제 2 자성층(181, 183)이 원하는 결정 방향으로 성장할 수 있도록 한다. 예를 들어, 면심 입방 격자(Face Centered Cubic: FCC)의 (111) 방향 또는 육방 밀집 구조(Hexagonal Close-Packed Structure: HCP)의 (001) 방향으로 결정의 성장을 용이하게 하는 금속으로 형성될 수 있다. 이러한 캐핑층(170)은 탄탈륨(Ta), 루테늄(Ru), 티타늄(Ti), 팔라듐(Pd), 백금(Pt), 마그네슘(Mg), 코발트(Co), 알루미늄(Al) 및 텅스텐(W)으로 이루어진 군으로부터 선택된 금속 또는 이들의 합금을 포함할 수 있다. 바람직하게, 캐핑층(170)은 탄탈륨(Ta) 및 텅스텐(W)의 적어도 어느 하나로 형성할 수 있다. 즉, 캐핑층(170)은 탄탈륨(Ta) 또는 텅스텐(W)으로 형성될 수도 있으며, Ta/W의 적층 구조로 형성할 수도 있다. 한편, 이러한 캐핑층(170)은 0.3㎚∼0.6㎚의 두께로 형성할 수 있는데, Ta를 이용하는 경우 0.4㎚∼0.6㎚의 두께로 형성할 수 있고, W을 이용하는 경우 0.35㎚∼0.55㎚의 두께로 형성할 수 있다. 여기서, 고정층(160)과 합성 교환 반자성층(180)의 제 1 자성층(181)이 페로커플링(ferro coupling)되어야 고정층(160)의 자화 방향이 고정되지만, W를 이용한 캐핑층(170)이 0.55㎚ 이상의 두께로 형성되면 캐핑층(170)의 두께 증가로 인하여 고정층(170)의 자화 방향이 고정되지 않고 자유층(150)과 동일한 자화 방향을 가져 MRAM 소자에서 필요한 동일 자화 방향 및 다른 자화 방향이 발생하지 않아 메모리로 동작하지 않는다.
합성 교환 반자성층(180)은 캐핑층(170) 상에 형성된다. 합성 교환 반자성층(180)은 고정층(160)의 자화를 고정시키는 역할을 한다. 합성 교환 반자성층(180)은 제 1 자성층(181), 비자성층(182) 및 제 2 자성층(183)을 포함한다. 즉, 합성 교환 반자성층(180)은 제 1 자성층(181)과 제 2 자성층(183)이 비자성층(182)을 매개로 반강자성적으로 결합된다. 이때, 제 1 자성층(181)과 제 2 자성층(183)의 자화 방향은 반평행하게 배열된다. 예를 들어, 제 1 자성층(181)은 상측 방향(즉, 상부 전극(190) 방향)으로 자회되고, 제 2 자성층(183)은 하측 방향(즉, 자기 터널 접합 방향)으로 자화될 수 있다. 제 1 자성층(181) 및 제 2 자성층(183)은 자성 금속과 비자성 금속이 교대로 적층된 구조로 형성될 수 있다. 자성 금속으로 철(Fe), 코발트(Co) 및 니켈(Ni) 등으로 이루어진 군으로부터 선택된 단일 금속 또는 이들의 합금이 이용될 수 있고, 비자성 금속으로 크롬(Cr), 백금(Pt), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 루테늄(Ru), 오스뮴(Os), 레늄(Re), 금(Au) 및 구리(Cu)로 이루어진 군으로부터 선택된 단일 금속 또는 이들의 합금이 이용될 수 있다. 예를 들어, 제 1 자성층(181) 및 제 2 자성층(183)은 [Co/Pd]n, [Co/Pt]n 또는 [CoFe/Pt]n (여기서, n은 1 이상의 정수)로 형성될 수 있다. 즉, 제 1 및 제 2 자성층(181, 183)은 적어도 두 물질이 교대로 복수회 적층되어 형성될 수 있다. 예를 들어, 제 1 자성층(181)은 [Co/Pt]5로 형성되고, 제 2 자성층(183)은 [Co/Pt]6으로 형성될 수 있다. 비자성층(182)은 제 1 자성층(181)과 제 1 자성층(183)의 사이에 형성되며, 제 1 자성층(181) 및 제 2 자성층(183)이 반자성 결합을 할 수 있도록 하는 비자성 물질로 형성된다. 예를 들어, 비자성층(182)은 루테늄(Ru), 로듐(Rh), 오스뮴(Os), 레늄(Re) 및 크롬(Cr)으로 이루어진 군으로부터 선택된 단독 또는 이들의 합금으로 형성될 수 있다.
상부 전극(190)은 합성 교환 반자성층(180) 상에 형성된다.이러한 상부 전극(180)은 도전 물질을 이용하여 형성할 수 있는데, 금속, 금속 산화물, 금속 질화물 등으로 형성될 수 있다. 예를 들어, 상부 전극(170)은 탄탈륨(Ta), 루테늄(Ru), 티타늄(Ti), 팔라듐(Pd), 백금(Pt), 마그네슘(Mg) 및 알루미늄(Al)으로 이루어진 군으로부터 선택된 단일 금속 또는 이들의 합금으로 형성될 수 있다.
상기한 바와 같이 본 발명의 실시 예들에 따른 메모리 소자는 하부 전극(110)을 다결정 물질로 형성하고, 그 상부에 다결정 물질의 시드층(130)을 예를 들어 MgO/W의 적층 구조로 형성하며, 하부 전극(110)과 시드층(130)의 정합성을 향상시키기 위해 그 사이에 버퍼층(120)을 형성한다. 하부 전극(110) 및 시드층(130)이 다결정 물질로 형성됨으로써 그 상부에 형성되는 비정질의 자기 터널 접합이 시드층(130)의 결정 구조를 따라 형성되고, 이후 열처리에 의해 종래보다 더욱 향상된 결정 구조를 갖게 된다. 또한, 본 발명은 bcc로 자기 결정화가 가능한 MgO를 제 1 시드층(132)으로 형성하고 그 상에 bcc 구조의 W를 제 2 시드층(134)으로 형성하여 시드층(130)을 형성함으로써 자유층(140)으로 CoFeAl 또는 CoFeAlSi를 형성하는 경우에도 별도의 열처리 공정 없이 자유층(140)이 수직 자기 특성을 얻을 수 있다. 따라서, 기존의 CoFeB를 이용하는 메모리 소자의 TMR비에 비해 높은 TMR비를 구현할 수 있으며 저전력의 스위칭 구동이 가능하다. 그리고, 본 발명은 MgO/W 구조의 시드층를 이용함으로써 350℃의 고온에서 Ta 버퍼층의 확산을 방지하고 CoFeAl 또는 CoFeAlSi의 수직 자기 특성을 유지할 수 있고, 그에 따라 자기 터널 접합 제작 시 후속 공정 온도를 350℃까지 유지할 수 있다. 또한, 본 발명은 종래의 CoFeAl 또는 CoFeAlSi의 기반이 되는 시드층의 bcc 결정화를 위한 고온 열처리 공정이 필요 없음으로 공정 비용 및 공정 시간을 줄일 수 있다. 특히 MgO 제 1 시드층(132)의 bcc 자기 결정화를 통해 상부의 제 2 시드층(134)의 두께를 2㎚ 이하로 줄일 수 있어 기존의 시드층을 약 40㎚ 정도의 두께로 형성하는 것에 비해 시드층(130)의 두께를 매우 얇게 형성할 수 있다.
비교 예
도 2는 종래의 Ta 시드층 이용할 때 CoFeB 자성층의 수직 자화 특성의 그래프이다. 즉, 실리콘 기판 상에 TiN 하부 전극/Ta 시드층/CoFeB 자성층/MgO 터널 배리어 구조를 형성한 후 CoFeB의 수직 자화 특성을 평가하였다. 이때, Ta 시드층은 5㎚, 7㎚ 및 10㎚의 두께로 각각 형성하였고, CoFeB 자성층은 1㎚의 두께로 형성하였으며, MgO 터널 배리어는 2㎚의 두께로 형성하였다. 또한, 300℃, 325℃ 및 350℃의 온도에서 각각 열처리하였다. 도 2에 도시된 바와 같이 CoFeB 자성층은 300℃의 온도에서 높은 수직 자화값을 가질 수 있지만, CoFeB 자성층은 열적 안정성이 낮기 때문에 300℃를 초과하는 온도에서는 CoFeB 자성층의 수직 자화값이 점차 감소하여 350℃에서는 CoFeB 자성층이 보자력(Coercivity)가 감소하고 스퀘어니스(Squareness)가 사라져 수직 자기 특성이 열화되었다.
도 3은 종래의 Ta 시드층 이용할 때 CoFeAl 자성층의 수직 자화 특성의 그래프이다. 즉, 실리콘 기판 상에 TiN 하부 전극/Ta 시드층/CoFeAl 자성층/MgO 터널 배리어 구조를 형성한 후 CoFeAl의 수직 자화 특성을 평가하였다. 이때, 도 2의 예와 마찬가지로 Ta 시드층은 5㎚, 7㎚ 및 10㎚의 두께로 각각 형성하였고, CoFeAl 자성층은 1㎚의 두께로 형성하였으며, MgO 터널 배리어는 2㎚의 두께로 형성하였다. 도시된 바와 같이 비정질 Ta 시드층은 그 두께가 5㎚∼10㎚로 증가되어도 bcc 결정 특성이 나타나지 않기 때문에 CoFeAl 자성층을 L21 또는 B2 결정 구조로 성장시킬 수 없어 수직 자기 특성이 발현되지 않음을 알 수 있다.
도 4는 Ta 버퍼층과 W 시드층을 이용할 때 CoFeAl 자성층의 수직 자화 특성의 그래프이다. 즉, 실리콘 기판 상에 TiN 하부 전극/Ta 버퍼층/W 시드층/CoFeAl 자성층/MgO 터널 배리어 구조를 형성한 후 CoFeAl의 수직 자화 특성을 평가하였다. 이때, Ta 버퍼층은 5㎚의 두께로 형성하였고, W 시드층은 2㎚, 2.5㎚, 3㎚ 및 5㎚의 두께로 형성하였으며, CoFeAl 자성층은 1㎚의 두께로 형성하였으며, MgO 터널 배리어는 2㎚의 두께로 형성하였다. 도시된 바와 같이 비정질 Ta 버퍼층 위에 bcc 구조의 W 시드층을 2㎚ 내지 5㎚의 두께로 형성하여도 시드층에 bcc 결정 특성이 나타나지 않기 때문에 CoFeAl 자성층을 L21 또는 B2 결정 구조로 성장시킬 수 없어 수직 자기 특성이 발현되지 않음을 알 수 있다.
실시 예
도 5는 본 발명의 실시 예에 따른 Ta 버퍼층과 MgO/W 시드층을 형성한 구조에서 W의 두께에 따른 CoFeAl 자성층의 수직 자화 특성의 그래프이다. 여기서, Ta 버퍼층은 5㎚의 두께로 형성하였고, MgO 시드층은 1.2㎚의 두께로 형성하였으며, W 시드층는 0.8㎚ 내지 1.4㎚의 두께로 형성하였다. 또한, CoFeAl 자성층은 1㎚의 두께로 형성하였고, MgO 터널 배리어는 2㎚의 두께로 형성하였다. MgO층의 두께가 1㎚ 이상이면 자체 bcc 결정화가 이루어지기 때문에 MgO층을 제 1 시드층으로 이용하였다. 이때, MgO 시드층은 1㎚∼1.5㎚로 형성될 수 있으며, 터널 배리어보다 두꺼울 경우 RA 증가로 인해 p-STT MRAM의 중요 요건인 TMR비가 감소된다. MgO 시드층 상에 형성된 W 시드층은 bcc 구조로 형성되며, 1㎚∼1.4㎚일 때 수직 자기 특성이 발현된다. 또한, 종래의 Cr, Ru 시드층과는 달리 별도의 고온 열처리를 통해 bcc 결정화할 필요가 없다. W 시드층 위에 형성된 CoFeAl 자성층은 W bcc 결정 구조를 따라 bcc 결정 구조의 일종인 B2 구조로 형성되었기 때문에 수직 자기 특성이 발현되었다.
한편, 본 발명의 기술적 사상은 상기 실시 예에 따라 구체적으로 기술되었으나, 상기 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지해야 한다. 또한, 본 발명의 기술분야에서 당업자는 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.

Claims (12)

  1. 기판 상에 하부 전극, 시드층 및 자기 터널 접합이 적층 형성되고,
    상기 시드층은 적어도 이중 구조로 형성되며, 적어도 일층이 bcc 구조를 갖는 다결정의 도전 물질로 형성된 메모리 소자.
  2. 청구항 1에 있어서, 상기 하부 전극은 다결정의 도전 물질로 형성되는 메모리 소자.
  3. 청구항 2에 있어서, 상기 하부 전극은 텅스텐을 포함하는 제 1 하부 전극과, TiN을 포함하는 제 2 하부 전극의 적층 구조로 형성된 메모리 소자.
  4. 청구항 3에 있어서, 상기 하부 전극과 상기 시드층 사이에 형성되며, 탄탈륨을 포함하는 물질로 형성된 버퍼층을 더 포함하는 메모리 소자.
  5. 청구항 1 또는 청구항 4에 있어서, 상기 시드층은 bcc로 자기 결정화가 가능한 제 1 시드층 및 bcc 구조의 제 2 시드층의 적층 구조로 형성된 메모리 소자.
  6. 청구항 5에 있어서, 상기 제 1 시드층은 MgO를 포함하고, 상기 제 2 시드층은 W를 포함하는 메모리 소자.
  7. 청구항 6에 있어서, 상기 제 1 시드층은 상기 자기 터널 접합의 터널 배리어보다 얇은 두께로 형성되는 메모리 소자.
  8. 청구항 7에 있어서, 상기 제 1 시드층은 1㎚ 내지 1.5㎚의 두께로 형성되며, 상기 제 2 시드층은 1㎚ 내지 1.4㎚의 두께로 형성되는 메모리 소자.
  9. 청구항 7에 있어서, 상기 자기 터널 접합의 자성층은 CoFeAl 및 CoFeAlSi중 적어도 어느 하나를 포함하는 메모리 소자.
  10. 청구항 5에 있어서, 상기 자기 터널 접합 상에 적층 형성된 캐핑층, 합성 교환 반자성층 및 상부 전극을 더 포함하는 메모리 소자.
  11. 청구항 10에 있어서, 상기 캐핑층은 탄탈륨 및 텅스텐의 적어도 어느 하나를 포함하는 물질로 형성된 메모리 소자.
  12. 청구항 11에 있어서, 상기 합성 교환 반자성층은 Pt를 포함하는 물질로 형성된 메모리 소자.
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