KR100320008B1 - 스핀 의존 전도 소자 - Google Patents

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Abstract

본 발명은 스핀 의존 전도 소자에 관한 것으로서, 자기 장치의 강자성층 내에 불연속 에너지 준위가 안내되고, 복수의 터널 접합을 통해 터널 전류가 흐르며, 이 터널 접합은 제 1 및 제 2 전극 사이에 배치되며, 상기 제 1 강자성층은 상기 두 터널 접합 사이에 배치되고, 상기 터널 전류의 변동은 상기 강자성층 및 다른 강자성층의 자화 방향간의 관계에 따라 달라지며, 터널 전류는 평행한 관계 및 반평행 관계 사이에서 변화하는 것을 특징으로 한다.

Description

스핀 의존 전도 소자{A SPIN DEPENDENT CONDUCTION DEVICE}
본 발명은 스핀 의존 전도 소자에 관한 것으로, 특히 복수의 강자성 터널 접합을 포함하고, 이 강자성 터널 접합간의 강자성층의 불연속 에너지 준위를 사용하는 스핀 의존 전도 소자에 관한 것이다.
자기 저항 효과(MR)는 NiFe 합금과 같은 강자성 재료의 저항이 인가된 자기장의 세기에 따라 변화하는 현상이다. MR 소자는 이러한 현상을 사용하며 자기 센서(magnetic sensor) 또는 자기 헤드(magnetic head)로 사용된다. NiFe 합금의 MR 변화율은 약 2 내지 3% 이지만, 더 높은 밀도의 자기 리코딩을 얻기 위해서는 더 큰 값이 요구된다.
거대 자기 저항 효과(GMR)를 나타내는 금속 인공 격자막이 Phys. Lett. 61, 2472(1998), J.Mag. Mater. 94, L1(1991), 및 Phys. Rev. Lett. 66, 2152(1991)에 보고되었다. 이 막은 복수의 강자성층과 이 강자성층의 각각의 사이에 놓여지는 비자성층을 포함한다. 이 막의 전자 산란 특성은 막의 강자성층의 스핀 방향에 따라 다르다. 이 막은 약 10 내지 20%의 MR 변화율을 갖는다. 높은 MR 변화율을 얻기 위해서 많은 층이 필요하고, 포화 자계(saturation magnetization)는 수 테슬라(T)에 이른다. 이러한 특성은 상기 막을 자기 헤드에 적용하는데 적절하지 않다.
다른 메카니즘은 결합되지 않은 두 강자성층 사이의 저항이 이 두 층의 자계간의 각도의 코사인 만큼 변화하고, 전류 흐름 방향에는 무관한 것으로 확인되었다. 이것은 미국 특허 출원 제 5,206,590호에서 스핀 밸브(SV) 자기 저항으로 불리운다. 이 메카니즘의 MR 변화율은 약 4 내지 8% 이며, 고유 저항은 수 십 마이크로 Ω-cm 이다. 그러므로, 약하게 인가된 자기장을 감지하기 위해서는 큰 전류가 필요하다.
Phys. Rev. Lett. 66, 3060(1991)에는 인공 격자 다중층의 막 표면의 수직 방향으로 전류가 흐를 때 수직 자기 저항 효과가 얻어진다는 사실도 보고되었다. 상기 막의 저항은 금속 다중층의 사용과 짧은 전류 경로로 인해 매우 작다. 또한, 실온에서 이 효과를 얻기 위해서, 서브미크론 패턴(submicron pattern)을 갖는 막을 형성할 필요가 있다.
GMR은 입상 강자성 막을 사용하여 얻어질 수 있다고 보고되어 있다. 상기 막은 Phys. Rev. Lett. 68, 3745(1992)에 보고된 바와 같이 비자성 금속층 내에 분산된 자성 미립자로 구성되어 있다.
상기 미립자의 스핀은 서로 불규칙한 방향을 가지며, 상기 막은 어떠한 장이 인가되지 않은 경우 높은 저항을 나타낸다. 자기장이 가해지면, 이 막의 저항은 감소한다. 상기 미립자는 초상자성과 거대 포화 자계를 갖는다.
GMR의 다른 메카니즘은 스핀 의존 산란과는 다르다. 상기 메카니즘은 강자성층/절연층/강자성층을 포함하는 구조에 의해 얻어진다. 하나의 강자성층의 보자력(coercive force)은 다른 층의 보자력보다 크며, 특정 전압에서 터널 전류(tunnel current)가 얻어진다. 두 개의 강자성층의 스핀 방향이 나란한지 나란하지 않은 지에 따라 저항값이 변화한다. 작은 보자력 층의 스핀 방향은 인가된 자기장에 의해 제어된다. 상기 막 구조 및 메카니즘은 매우 간단하며, 실온에서 약 20%의 MR 변화율을 나타낼 수 있다. 그러나, 절연층의 막 두께는 수 나노미터 이하이어서, 안정적인 얇은 절연층을 형성하는 것이 어렵다. 또한, 수 제곱 마이크로미터 면적의 저항은 메가옴 단위의 크기가 되고, 높은 저항의 절연층이 사용되는 경우 저속 성능 및 잡음 증가가 문제가 된다(Phys. Rev. Lett. 74, 3273(1995) 참조).
이론적인 계산으로 Fe/Ge/Fe/Ge 강자성체의 이중 터널 접합이 스핀 편극 공명 터널 효과에 기인한 큰 MR 변화율을 나타낼 것으로 예상된다(Phys. Rev. B56, 5484(1997) 참조). 그러나, 이 MR 변화율은 8˚K의 온도에서 계산된 것이고, 소자는 이때 실제로 형성되지 않았다.
Phys. Rev. R56, R5747(1997)에는 Al2O3/입상층/Al2O3을 갖는 다른 터널 접합도 보고되어 있다. 상기 입상층은 Al2O3재료 내에 형성된 Co 입자들을 포함하고 있다. 상기 Co 입자의 각각은 수 나노미터의 지름을 갖고, 일정한 방향을 갖지 않으며, 120˚K에서 상자성을 나타낸다. 따라서, 상기 입상층은 0.5 테슬라 이상의 큰 자기장이 제공된 경우에도 낮은 온도에서 스핀이 전환되지 않고, 상기 소자는 스핀 공명 터널 효과를 나타내지 않는다.
강자성 금속층, 비자성 금속층, 및 다른 강자성 금속층을 포함하는 스핀 트랜지스터와 같은 3단자 소자도 보고되어 있다. 상기 강자성 금속층 중의 하나와 비자성 금속층 사이에 전압이 인가될 때, 상기 층들 사이에서 출력 전압이 얻어지고, 출력 전압의 양/음 특성은 상기 두 강자성 금속층의 스핀 방향이 나란한지 나란하지 않은지에 따라 달라진다는 것이 J. Appl. Phys. 79, 4724(1996)에 보고되어 있다. 그러나, 이 트랜지스터의 금속층은 나노볼트 이상 출력되는 것을 방해하여 이득 전류를 얻을 수 없다.
J. Phys. Soc. Jpn. 66, 1261(1997)에는 MR을 나타내는 쿨롱 봉쇄 효과(Coulomb Blockade effect)도 보고되어 있다. 상기 용어, 즉 쿨롱 봉쇄는 용량이 작은 커패시터(C)에서 전자가 터널링될 때 에너지가 약 Ec = e2/2C 증가하는 현상을 말한다. 용량이 작은 커패시터에서, Ec의 증가는 전자의 터널링을 방해한다. 그러나, 고차의 터널 전류(공명 터널 전류)가 흐르고, 두 터널 접합의 저항의 곱에 비례하는 소자의 저항은 증가한다. 따라서, MR 변화율은 증가한다.
적층된 강자성층/비자성층/강자성층 중 하나의 강자성층이 리코딩을 위해 사용되고, 다른 강자성층이 재생층에 사용되는 자기 랜덤 액세스 메모리(MRAM)도 보고되었다. 이 소자에는 리코딩과 재생시 모두에서 상기 소자에 자기장을 제공하는 전류원이 필요하다.
종래의 반도체 소자는 전자 또는 홀의 전하를 사용하고, 상기 전자의 스핀은 사용하지 않았다.
종래의 반도체 소자 및 공명 터널 소자는 상기 전자 또는 홀의 전하를 사용하고, 상기 전자의 스핀을 사용하지 않았다.
자기 스핀을 사용하는 종래의 스핀 의존 전도 소자로는 스핀 밸브(SV) 소자와 강유전성 터널 접합 소자가 있다. 이러한 스핀 전도 소자의 MR 변화율은 20% 이하이다. 그 결과, 재생 감도 및 출력 전압이 낮아진다. MRAM에는 자기장을 제공하기 위한 전류원이 제공되어야 한다.
종래의 스핀 트랜지스터는 출력 전압이 작고, 전류 이득이 불충분하다.
본 발명의 목적은 종래 기술의 상기 문제점들을 해결하고, MR 변화율이 큰 스핀 의존 전도를 갖는 전도 소자를 제공하는 것이다. 본 발명의 또 다른 목적은 전류 이득 특성을 갖는 자기 소자를 제공하는 것이다. 본 발명의 세 번째 목적은 자기 헤드, 스핀 트랜지스터, 자기 메모리 소자, 및 스핀 의존 전도 특성을 갖는 집적된 메모리 소자와 같은 자기 소자를 제공하는 것이다.
도 1 및 도 2는 본 발명에서 사용하는 스핀 전도 메카니즘을 설명하기 위한 스핀 방향의 기본적인 구성 및 개략적인 다이어그램으로서, 두 개의 강자성 터널 접합에서의 개략적 밴드 다이어그램,
도 3은 본 발명의 제 1 실시예에 따른 자기 소자를 보여주는 개략적 단면도,
도 4는 본 발명의 제 2 실시예에 따른 입상층이 있는 자기 소자를 보여주는 개락적 단면도,
도 5는 본 발명의 제 2 실시예에 따른 다중 입상층 구조를 가지는 자기 소자를 보여주는 개략적 단면도,
도 6은 본 발명의 제 2 실시예에 따른 다중 입상층이 있는 다른 자기 소자를 보여주는 개락적 단면도,
도 7은 본 발명의 제 3 실시예에 따른 자기 재생 헤드를 보여주는 개략적 단면도,
도 8은 본 발명의 제 3 실시예에 따른 변형된 자기 재생 헤드를 보여주는 개략적 단면도,
도 9는 본 발명의 제 3 실시예에 따른 또 다른 변형된 재생 헤드를 보여주는 개략적 단면도,
도 10은 본 발명의 제 4 실시예에 따른 자기 메모리 소자를 보여주는 개략적 단면도,
도 11은 본 발명의 제 4 실시예에 따른 변형된 제 1 자기 메모리 소자를 보여주는 개략적 단면도,
도 12는 본 발명의 제 4 실시예에 따른 변형된 제 2 자기 메모리 소자를 보여주는 개략적 단면도,
도 13은 본 발명의 제 4 실시예에 따른 변형된 제 3 자기 메모리 소자를 보여주는 개략적 단면도,
도 14는 본 발명의 제 4 실시예에 따른 변형된 제 4 자기 메모리 소자를 보여주는 개략적 단면도,
도 15는 본 발명의 제 4 실시예에 따른 복수의 자기 메모리 소자를 구비하는 집적된 자기 메모리 소자를 보여주는 회로 다이어그램,
도 16은 본 발명의 제 5 실시예에 따른 자기 소자의 전압-전류 특성 및 전압-자기 저항(MR) 특성의 실험적 데이터를 설명하는 그래프,
도 17은 본 발명의 제 5 실시예에 따른 도 16의 자기 소자의 자기장-자기 저항 특성의 실험적 데이터를 설명하는 그래프,
도 18은 본 발명의 제 6 실시예에 따른 자기 소자의 전압-전류 특성 및 전압-자기 저항 특성의 실험적 데이터를 설명하는 그래프,
도 19는 본 발명의 제 6 실시예에 따른 도 18의 자기 소자의 저항 특성의 전압-변화 및 전압 특성의 전압-변화의 실험적 데이터를 설명하는 그래프,
도 20은 본 발명의 제 6 실시예에 따른 도 18의 자기 소자의 자기장-저항 특성의 실험적 데이터를 설명하는 그래프,
도 21은 본 발명의 제 7 실시예에 따른 자기 소자의 전압-전류 특성 및 전압-자기 저항 특성의 실험적 데이터를 설명하는 그래프,
도 22는 본 발명의 제 7 실시예에 따른 도 21의 자기 소자의 자기장-자기 저항 특성의 실험적 데이터를 설명하는 그래프,
도 23은 본 발명의 제 8 실시에에 따른 자기 소자의 전압-전류 특성 및 전압-자기 저항 특성의 실험적 데이터를 설명하는 그래프,
도 24는 본 발명의 제 8 실시예에 따른 도 23의 자기 소자의 자기장-자기 저항 특성의 실험적 데이터를 설명하는 그래프,
도 25a는 본 발명의 제 10 실시예에 따른 스핀 의존 전도 자기 소자를 보여주는 개략적 단면도,
도 25b는 본 발명의 제 10 실시예에 따른 도 25a의 자기 소자의 스핀 방향을 보여주는 것으로서, 두 개의 강자성 터널 접합에서의 개략적 밴드 다이어그램,
도 26은 본 발명의 제 11 실시예에 따른 자기 소자를 보여주는 개략적 단면도,
도 27은 본 발명의 제 11 실시예에 따른 변형된 자기 소자를 보여주는 개략적 단면도,
도 28a는 본 발명의 제 12 실시예에 따른 자기 소자를 보여주는 개략적 단면도,
도 28b는 본 발명의 제 12 실시예에 따른 도 28a의 자기 소자의 스핀 방향을 보여주는 것으로서, 자기 소자의 두 개의 강자성 터널 접합에서의 개략적 에너지 밴드 다이어그램,
도 29는 본 발명의 제 12 실시예에 따른 변형된 자기 소자를 보여주는 개략적 단면도,
도 30은 본 발명의 제 12 실시예에 따른 변형된 또 다른 자기 소자를 보여주는 개략적 단면도,
도 31은 본 발명의 제 13 실시예에 따른 3단자 자기 소자를 보여주는 개략적 단면도,
도 32는 본 발명의 제 14 실시예에 따른 3단자 자기 소자를 보여주는 개략적 단면도,
도 33은 본 발명의 제 13 실시예에 따른 도 31의 자기 소자의 게이트 전압-콜렉터 전류의 실험적 데이터를 설명하는 그래프,
도 34는 본 발명의 제 13 실시예에 따른 도 31의 자기 소자의 자기장-자기 저항의 실험적 데이터를 설명하는 그래프이고,
도 35는 본 발명의 한 실시예에 따른 하드 디스크 드라이브의 개략도이다.
* 도면의 주요 부분의 부호에 대한 설명
1,21 : 제 1 강자성층 2,12 : 제 1 유전체층
3,13,22 : 제 2 강자성층 4,14 : 제 2 유전체층
5,23 : 제 3 강자성층 11 : 제 1 금속층
15 : 제 2 금속층 16 : 입상층
18 : 강자성 입자 19 : 전압원
20 : 전류 검출기 24 : 유전체층
25 : 강자성층 26 : 반강자성층
제 1 측면에서, 본 발명은 제 1 및 제 2 터널 배리어층, 상기 제 1 및 제 2 터널 배리어층 사이에 배치되고 불연속 에너지 준위를 갖는 제 1 강자성층, 상기 제 1 및 제 2 터널 배리어층 중 하나에 인접하여 배치되어, 상기 제 1 및 제 2 터널 배리어층 중 하나가 제 1 및 제 2 강자성층 사이에 있도록 하는 제 2 강자성층, 및 상기 제 1 및 제 2 터널 배리어층 중 다른 하나와 상기 제 2 강자성층에 각각 결합된 제 1 및 제 2 전극을 포함하는 자기 소자를 제공한다.
본 발명에서, 상기 자기 소자는 터널 전류의 변동을 검출하는 전류 검출기를 추가로 구비하기도 한다. 상기 터널 전류는 불연속 에너지 준위를 통해 흐르고, 터널 전류의 변동은 상기 제 1 강자성층 또는 상기 제 2 강자성층의 자화 방향의 변화에 기인한다.
본 발명에서, 상기 제 1 강자성층은 비자성 재료 내에 하나 이상의 입자를 가질 수 있다.
본 발명에서, 상기 자기 소자는 스핀 편극 터널 효과를 가지기도 한다.
본 발명에서, 상기 제 2 강자성층은 제 2 전극 중 하나와 통합되기도 한다. 본 발명에서, 터널 배리어층의 쌍은 유전체 재료 또는 반도체 재료로 형성되기도 한다.
본 발명에서, 상기 자기 소자는 스핀 의존 공명 터널 효과를 가지기도 한다.
본 발명에서, 상기 제 1 및 제 2 강자성층 중 하나의 자화 방향은 고정되고, 상기 제 1 및 제 2 강자성층 중 다른 하나의 자화 방향은 충분히 회전 가능하다.
본 발명에서, 상기 자기 소자는 제 3 터널 배리어층, 및 상기 제 3 터널 배리어층에 인접하여 배치되어서 상기 제 3 터널 배리어층을 상기 제 1 강자성층과 샌드위치시키는 제 3 강자성층을 추가로 구비하기도 한다.
본 발명에서, 상기 자기 소자는 상기 제 1 강자성층에 결합된 제 3 전극을 추가로 구비하기도 한다. 본 발명에서, 상기 제 3 전극은 상기 불연속 에너지 준위를 제어하기도 한다. 본 발명에서, 상기 자기 소자는 전류 이득 함수를 가지기도 한다.
본 발명에서, 상기 자기 소자는 실온에서 30% 이상의 MR 변화율을 가지며, 상기 MR 변화율은 ΔR/Rs로 정의되고, 여기서 ΔR은 소자의 저항 변화량이고, Rs는 포화 자계에서의 소자 저항값이다.
제 2 측면에서, 본 발명은 복수의 워드 라인, 복수의 데이터 라인, 및 복수의 메모리 셀을 구비하는 집적화된 메모리 소자를 제공한다. 상기 메모리 셀의 각각은 복수의 워드 라인 중 대응하는 하나, 및 복수의 데이터 라인 중 대응하는 하나에 결합된다. 상기 메모리 셀의 각각은 제 1 및 제 2 터널 배리어층, 및 상기 제 1 및 제 2 터널 배리어층 사이에 배치되고 불연속 에너지 준위를 갖는 제 1 강자성층을 갖는다. 또한, 각각의 메모리 셀은 상기 제 1 및 제 2 터널 배리어층 중 하나에 인접하여 배치되어 상기 제 1 및 제 2 터널 배리어층 중 하나가 제 1 및 제 2 강자성층 사이에 있도록 하는 제 2 강자성층을 가질 수 있다. 각각의 메모리 셀은 상기 제 1 및 제 2 터널 배리어층 중 다른 하나와 상기 제 2 강자성층에 각각 결합되는 제 1 및 제 2 전극을 추가로 갖는다. 상기 복수의 데이터 라인의 각각은 메모리 셀의 대응 부분의 제 1 및 제 2 전극 중 하나를, 상기 제 1 강자성층 내의 불연속 에너지 준위를 통해 흐르는 터널 전류의 변화를 검출하는 전류 검출기에 연결한다. 터널 전류의 변화는 상기 제 1 및 제 2 강자성층 중 하나의 자화 방향의 변화에 기인한다.
본 발명에서, 상기 집적화된 메모리 소자는 절연층을 통해 상기 제 1 및 제 2 강자성층 중 하나에 인접한 전도층을 추가로 구비하여 상기 제 1 및 제 2 강자성층 중 하나로 전류 자기장을 제공한다.
본 발명에서, 상기 제 2 강자성층은 상기 제 1 및 제 2 전극 중 하나와 통합되기도 한다.
제 3 측면에서, 본 발명은 제 1 및 제 2 터널 배리어층, 상기 제 1 및 제 2 터널 배리어층 사이에 배치되고 불연속 에너지 준위를 갖는 제 1 강자성층을 구비하는 자기 센서를 제공한다. 제 2 및 제 3 강자성층이 상기 제 1 및 제 2 터널 배리어층에 각각 인접하여 배치되어, 상기 제 1 및 제 2 터널 배리어층이 각각 상기 제 1 강자성층과 상기 제 2 강자성층 사이, 및 상기 제 1 강자성층과 제 3 강자성층 사이에 놓이도록 한다. 한 쌍의 전극이 상기 제 2 강자성층과 상기 제 3 강자성층에 각각 연결되고, 터널 전류 흐름의 변화를 검출하는 전류 검출기와 연결된다. 상기 터널 전류는 상기 제 1 강자성층 내의 불연속 에너지 준위를 통해 흐른다. 터널 전류의 변동은 제 1 및 제 2 강자성층 중 하나의 자화 방향의 변화에 기인한다.
본 발명에서, 상기 제 2 강자성층은 상기 제 1 및 제 2 전극 중 하나와 통합되기도 한다.
제 4 측면에서, 본 발명은 제 1 및 제 2 터널 배리어층, 상기 제 1 및 제 2 터널 배리어층 사이에 배치되고 불연속 에너지 준위를 가지는 제 1 강자성층을 구비하는 자기 헤드를 제공한다. 제 2 및 제 3 강자성층이 상기 제 1 및 제 2 터널 배리어층에 인접하여 배치되어 터널 배리어층 쌍 중 하나가 상기 제 1 및 제 2 강자성층 사이에 놓이도록 한다. 반강자성층이 제 3 강자성층에 결합된다.
본 발명에서, 상기 자기 헤드는 터널 전류 흐름의 변화를 검출하는 전류 검출기를 추가로 구비하는데, 터널 전류는 상기 제 1 강자성층 내의 불연속 에너지 준위를 통해 흐른다. 상기 터널 전류의 변화는 상기 제 1 및 제 2 강자성층 중 하나의 자화 방향의 변화에 기인한다.
본 발명에서, 상기 제 2 강자성층은 상기 제 1 및 제 2 전극 중 하나와 통합되기도 한다.
제 5 측면에서, 본 발명은 기록된 정보가 자기 헤드에 의해 감지되는 자기 디스크를 구비하는 자기 디스크 시스템을 제공한다. 상기 자기 헤드는 제 1 및 제 2 터널 배리어층, 상기 제 1 및 제 2 터널 배리어층 사이에 배치되고 불연속 에너지 준위를 갖는 제 1 강자성층, 상기 터널 배리어층 중 하나에 인접하게 배치되어 상기 제 1 및 제 2 터널 배리어층 중 하나가 제 1 및 제 2 강자성층 사이에 있도록 하는 제 2 강자성층, 및 상기 제 1 및 제 2 터널 배리어층 중 다른 하나와 상기 제 2 강자성층에 각각 결합되는 제 1 및 제 2 전극을 구비하고 있다. 상기 자기 디스크 시스템은 터널 전류 흐름의 변화를 검출하는 전류 검출기를 구비하는데, 이 터널 전류는 상기 제 1 강자성층 내의 불연속 에너지 준위를 통해 흐른다. 상기 터널 전류의 변화는 상기 제 1 및 제 2 강자성층 중 하나의 자화 방향의 변화에 기인한다.
본 발명에서, 상기 제 2 강자성층은 제 1 및 제 2 전극 중 하나와 통합되기도 한다.
본 발명에 따른 자기 소자는 전기 저항이 광범위하게 변하는 실온에서 30% 이상의 MR 변화율을 얻을 수 있다. 상기 소자의 MR 변화율은 상기 구조에 인가된 전류 또는 전압이 감소하는 경우에도 높은 값을 유지할 수 있다. 따라서, 헤드, 및 상기 헤드를 갖는 자기 디스크 시스템은 큰 출력 전압 및 출력 전류를 얻을 수 있다.
본 발명에 따른 자기 소자는 전류 이득 함수를 나타내기도 한다.
본 발명의 소자는 자기 저항 효과 소자, 자기 디스크 시스템 내의 자기 센서, 자기 메모리 소자 및 스핀 다이오드로 사용되기도 한다.
상기 스핀 다이오드는 본 발명의 자기 소자의 부 저항(negative resistance)을 사용한다. 본 발명의 소자는 트랜지스터와 같은 반도체 소자와 결합되기도 하며, 반도체 집적 메모리 소자에 사용되기도 한다.
본 발명에 따른 소자 또는 헤드에는 강자성층 또는 비자성층의 기층 또는 강자성층 또는 비자성층의 표층이 제공되기도 한다.
본 발명에 따른 소자 또는 헤드는 분자 빔 에피텍시 방법, 스퍼터(sputter) 방법, 증착 방법으로 형성되기도 한다.
본 발명에 따른 소자 또는 헤드는 유리, 세라믹, 금속, 단결정 또는 다결정 반도체 기판 상 또는 그 위에 제공되기도 한다. Si 기판이 적절하게 사용되어 종래의 반도체 처리 기술과 통합될 수 있다.
첨부된 도면을 참고로 이하 상세한 설명을 통해 본 발명을 더욱 분명히 이해할 수 있을 것이며, 동시에 그에 따른 장점도 쉽게 이해할 수 있을 것이다.
다양한 측면에서, 본 발명은 강자성층 내의 불연속 에너지 준위를 이용하고, 전압을 인가함으로써 이 불연속 에너지 준위를 제어하여 높은 MR 변화율을 갖는 스핀 의존 전도를 나타내는 스핀 의존 전도 소자에 관한 것이다.
도 1과 도 2는 본 발명에서 사용되는 메카니즘을 설명하기 위해 스핀 방향 및 이중 강자성 터널 접합에서의 밴드 다이어그램을 보여주는 개략적 단면도이다.
도 1에 나타낸 소자의 구조는 제 1 강자성층(제 1 금속층)(1), 제 1 유전체층(2), 제 2 강자성층(3), 제 2 유전체층(4), 및 제 3 강자성층(제 2 금속층)(5)으로 구성되어 있다. 상기 구조는 이중 강자성 터널 접합을 갖는다.
도 2에 나타낸 소자의 구조는 제 1 강자성층(제 1 금속층)(1), 제 1 유전체층(2), 제 2 강자성층(3), 제 2 유전체층(4), 및 비자성 금속층(제 2 금속층)(6)으로 구성되어 있으며, 또한 이중 강자성 터널 접합을 포함한다.
얇은 제 2 강자성층(3)은 불연속 에너지 준위를 갖는다. 이 불연속 에너지 준위의 각각은, 도 1 에 도시된 바와 같이, 양자 효과에 의해 서로 스핀이 분리되고, 상향 스핀(↑)과 하향 스핀(↓)의 준위 사이에 각각 에너지 갭(γ) 있다. 제 1 강자성층(1)과 제 2 강자성층(3)의 스핀 방향이 동일할 때 어떤 값 이상의 전압이 상기 이중 접합에 가해지면, 상기 불연속 준위를 통한 전도가 나타나고, 상기 접합의 저항은 감소한다. 이 전도는 스핀 편극 터널 효과(spin polarization tunnel effect)에 의한 것이다. 상기 강자성층(1, 3) 중 하나의 스핀 방향이 바뀌면, 투과율은 더 낮아지고, 소자의 저항은 높아진다. 이 소자는 실온에서 30%의 MR 변화율을 갖는다.
인가된 전압이 어떤 임계값 이상이 되면, 스핀 의존 공명 터널 효과 때문에 소자의 저항은 감소한다. 이 터널 전류는 상기 인가된 전압에서 상기 제 1 강자성층(1)과 상기 제 3 강자성층(5) 사이에 흐르기 시작한다. 상기 제 2 강자성층(3)의 불연속 준위 중 하나는 상기 임계값의 전압이 인가될 때 공명 상태로서 상기 제 1 강자성층(1)의 전도 전자의 에너지 준위와 같게 된다. 제 1 및 제 2 금속층(1, 5)의 전도 전자는 유전체층(2, 4)에서 반사되지 않고, 상기 제 1 및 제 2 금속층(1, 5)의 다른 두 접합을 통해 터널링된다. 앞서 설명한 바와 같이, 스핀 의존 공명 터널 효과에 기초한 높은 MR 변화율이 상기 제 2 강자성층(3)의 불연속 에너지 준위를 제어함으로써 얻어진다.
스핀 편극 터널 효과에 기초하여 흐르는 터널 전류도 강자성 입상층에 형성된 불연속 에너지 준위를 통해 얻어진다. 상기 입상층은 비자성 재료 내에 하나의 입자 또는 복수의 입자들을 갖는다. 상기 입자의 크기는 본질적으로 스핀이 분리된 불연속 에너지 준위를 가질 수 있을 정도로 작다. 실온에서 입상층을 사용하여 상기 스핀 편극 터널 효과에 기초한 약 30% 이상의 MR 변화율이 얻어진다.
본 발명의 제 1 실시예를 도 3에 도시된 단면도를 참고하여 설명하도록 하겠다.
본 발명의 제 1 실시예에 따른 자기 소자는, 도 3에 도시된 바와 같이, 제 1 금속층(11), 제 1 터널 배리어층(12), 제 2 강자성층(13), 제 2 터널 배리어층(14) 및 제 2 금속층(15)으로 구성되어 있다. 전압원(19)은 상기 제 1 및 제 2 금속층(11, 15)에 각각 연결되어 자기 소자에 전압을 인가한다. 전류 검출기(20)는 상기 제 1 및 제 2 금속층(11, 15)에 각각 결합되어 자기 소자를 통해 흐르는 전류를 검출한다. 상기 제 1 및 제 2 터널 배리어층(12, 14)은 유전체로 형성되기도 하며, 이후 각각 제 1 및 제 2 유전체층(12, 14)으로 언급하도록 한다. 상기 제 1 금속층(11)은 제 1 전극이며, 강자성 특성을 갖는다. 상기 제 2 금속층(15)은 제 2 전극이며, 강자성 또는 비자성 특성 중 한 특성을 갖는다. 강자성층(13)은 얇은 유전체층(12, 14) 사이에 놓인다. 유전체층(12)은 상기 강자성층(13)과 상기 제 1 금속층(11) 사이에 놓인다. 유전체층(14)는 상기 강자성층(13)과 상기 제 2 금속층(15) 사이에 놓인다. 제 1 금속층(11), 제 1 유전체층(12) 및 제 2 강자성층(13)에서의 제 1 접합, 그리고, 제 2 강자성층(13), 제 2 유전체층(14) 및 제 2 금속층(15)에서의 제 2 접합의 터널 접합에서 각각 터널 전류가 흐른다. 상기 강자성층(13)은 강자성층(13)의 스핀 방향에서 발생된 불연속 에너지 준위가 양자 효과에 의해 형성되도록 충분히 얇은 두께를 갖는다. 상기 불연속 에너지 준위(E)는 제어되고, 상기 스핀 편극 터널 효과는 상기 제 1 금속층(11) 및 제 2 금속층(15)에 걸쳐 전압(V)를 인가함으로써 일어난다.
상기 강자성층(13)은 복수의 강자성층, 또는 상기 복수의 강자성층 사이에 유전체층이 끼워진 복수의 강자성층 중 하나로 대체되어 3중 또는 그 이상의 터널 접합을 형성하기도 한다. 후자의 경우의 구조는 제 1 강자성층(11), 제 1 유전체층(12), 강자성층(13)과 유전체층의 N개의 세트, 및 제 2 금속층(15)으로 구성되기도 하며, 여기서 N은 1 이상이다.
강자성층(13)과 제 1 금속층(11)의 강자성 재료는 Ni-Fe 합금(퍼멀로이 등), 강자성 재료(Fe, Co, Ni, 그들의 합금 등), 반금속 재료(호이슬러 합금, 즉, NiMnSb 및 PtMnSb), 산화 페로브스카이트(perovskite oxide) 반금속(CrO2, 마그네타이트, Mn 페로브스카이트 등), 및 비결정질 합금 등일 수 있다. 상기에 언급한 원소 또는 합금은 연질 자성 재료로서 그룹화될 수도 있다. 경질 자성 재료(CoPt 합금, FePt 합금, 및 전이 금속 및 희토류 금속으로 이루어진 합금 등)가 강자성층(13)의 강자성 재료로서 도입되기도 한다.
제 1 금속층(11)과 강자성층(13)의 그룹 중 하나의 스핀 방향(자화 방향)은 강자성층의 보자력 간의 차이를 이용하거나, 상기 강자성층 중 하나에 바이어스층(반강자성층 또는 경질 자성층 등)을 배치함으로써 바뀌게 되어, 강자성층 중 하나의 자화 방향이 결합력 또는 표유 필드의 교환에 의해 고정될 수 있다. 상기 강자성층(13)의 막 두께는 막 내에 불연속 에너지 준위를 가지기 위해 충분히 얇다. 두께는 10nm 이하일 수 있고, 더욱 적절하게는 0.1nm 이상 5nm 이하이다. 상기 제 1 및 제 2 금속층(11, 15)의 막 두께는 제한되지는 않으나, 0.1nm 내지 100㎜ 범위가 적절하다.
도 4는 본 발명의 제 2 실시예에 따른 입상층을 갖는 자기 소자의 개략적 단면도를 보여주고 있다.
자기 소자는 제 1 금속층(11), 제 1 유전체층(12), 입상층(16), 제 2 유전체층(14) 및 제 2 금속층(15)을 포함한다. 제 1 금속층(11)은 강자성 재료로 형성될 수 있다. 제 2 금속층(15)은 강자성 재료 또는 비자성 재료로 형성될 수 있다. 입상층(16)은 유전체 재료(17) 내에 분산된 복수의 강자성 입자(18)를 포함한다. 간단하게 하기 위해, 도 4에는 단지 두 개의 강자성 입자(18)만을 도시하였다. 대안으로, 입상층(16)은 하나의 강자성 입자(18)를 가지기도 한다. 상기 강자성 입자(18)는 초상자성(super-paramagnetism)을 갖지 않고, 유한한 보자력을 갖는다. 상기 강자성 입자(18)의 입자 크기는 서로 다를 수 있다. 이 입자들은 유전체층(12, 14)에 의해 분리되고, 작은 입자 크기를 갖는 것이 바람직하다.
터널 전류는 두 개의 전극(11, 15) 사이의 소자의 두 터널 접합에서 흐른다. 이 접합 중 하나는 제 1 금속층(11), 제 1 유전체층(12), 및 상기 층(16) 내의 강자성 입자(18)로 형성된다. 다른 접합은 강자성 입자(18), 제 2 유전체층(14), 및 제 2 금속층(15)으로 형성된다.
상기 강자성 입자(18)의 입자 지름은 충분히 작아서 강자성 입자(18)의 에너지 준위가 양자화되고 분산되어 스핀이 분리된다. 스핀 편극 터널 효과는 불연속 에너지 준위를 제어함으로써 얻어진다. 그리고, 상기 불연속 에너지 준위는, 제 1 실시예에서 설명한 바와 같이, 제 1 금속층(11)과 제 2 금속층(15) 사이에 전압을 인가함으로써 제어될 수 있다. 실온에서 상기 강자성층(11) 또는 복수의 강자성 입자(18)의 스핀 방향을 바꿈으로써 약 30% 이상의 MR 변화율이 얻어진다.
도 5는 본 발명의 제 2 실시예에 따른 다중 입상층 구조를 가지는 자기 소자를 보여주는 개략적 단면도이다. 자성층(16)은, 도 5에 도시된 바와 같이, 다중 터널 접합을 형성하기 위해 자성층 사이에 끼어있는 복수의 유전체층(14a, 14b, 14c) 및 복수의 강자성층(16a, 16b, 16c)으로 대체되기도 한다. 상기 강자성층(16a, 16b, 16c)의 각각은, 도 5에 도시된 바와 같이, 유전체 재료(17)내에 분산된 강자성 입자(18)를 포함한다.
도 6은 본 발명의 제 2 실시예의 변형에 따른 다중 입상층 구조를 가지는 또 다른 자기 소자의 개략적 단면도를 나타낸다.
이 변형된 소자는, 도 6에 도시된 바와 같이, 지지판 상에 형성된 평면 구조를 가지고 있으며, 복수의 유전체층(14a, 14b, 14c), 복수의 강자성층(16a, 16b) 및 복수의 전극(11, 15)을 포함한다. 상기 전극(11, 15)중 하나는 강자성 재료로 구성되고, 다른 하나는 강자성 또는 비자성 금속으로 구성된다. 상기 평면 자기 소자는 미세한 패턴 리소그래피(lithography)로 형성되기도 한다. 상기 강자성층(16a, 16b)의 각각은 비자성 재료(17) 내에 분산된 강자성 입자(18)들을 포함한다.
상기 강자성 입자(18)는 이방성(異方性)이 큰 특성을 갖도록 CoPt 합금, Co, FePt 합금, 및 전이 금속 또는 희토류 금속을 포함하는 합금 등의 자기 이방성이 큰 자성 재료 중 하나로 구성되어, 상기 강자성층(16)이 단축 자화(uniaxial magnetization)를 갖도록 한다. 이 입자들은 연질 자기 특성을 나타내도록 Fe, Co, Ni, 이들의 합금, 마그네타이트, 산화 자성 물질, 또는 호이슬러(Heusler) 합금 중 하나를 포함하기도 한다. 상기 산화 자성 물질은 CrO2, RXMn3-y(R은 희토류 금속, X는 Ba, Ca 및 Sr로 구성된 그룹에서 선택한 적어도 하나의 금속, 그리고, Y는 0에 가까운 수치)로 구성되는 그룹 중 하나일 수 있다. 상기 호이슬러 합금은 NiMnSb 또는 PtMnSb 중 하나일 수 있다.
FeMn, PtMn, IrMn, PtCrMn, NiMo, 및 NiO 등의 재료를 포함하는 반강자성층은 상기 강자성층(16)의 자화 방향을 고정시키는데 사용되기도 한다. 반면, 상기 반강자성층 또는 경질 자성층이 상기 강자성층에 인접하여 배치되는 경우, 상기 층(16)에 대해 다양한 강자성 재료가 선택될 수 있다. 자화 방향은 경질 자성층을 상기 강자성층(16) 위에 또는 인접하여 배치함으로써 생성된 바이어스 자기장에 의해 단일 방향으로 고정되기도 한다.
상기 유전체층(17)은 Al2O3, SiO2, MgO, AlN, Bi2O3, MgF2, 및 CaF2를 포함하기도 한다. 산화, 플루오르화, 및 질화 재료는 대개 본질적인 원소 결함을 가지고 있다. 그러나, 이 결함은 소자의 기능에 문제를 일으키지는 않는다.
상기 강자성층(11)은 층(11)이 강자성 특성을 잃어버리지 않을 정도로 적은 양의 Ag, Cu, Au, Ta, B, C, Pd, Pt, Zr, Ir, W, Mo 또는 Nb 등의 비자성 재료를 포함할 수 있다.
제 1 및 제 2 금속층(11, 15)은 동일한 재료로 구성될 필요는 없다. 이들 강자성층들은 이들 사이에 개재되는 비자성층을 가진 복수의 강자성층으로 구성될 수 있고, 서로 인접한 강자성층의 각각은 표유 자계를 가지지 않고 자기 반평행(反平行) 관계를 갖도록 결합될 수 있다.
복수의 강자성층과 이 강자성층 사이에 끼여있는 복수의 반도체층으로 구성된 적층막이 상기 제 1 금속층(11)으로 사용되기도 한다. 이 적층막의 스핀 방향은 자기장을 인가하지 않고 열 어닐링(thermal annealing) 또는 빛을 가함으로써 바뀌기도 한다.
강자성층(11, 16)은 자기 상태의 즉각적인 반전 및 보존을 얻기 위해 상기 막 표면 내에 단축 자기 이방성을 가지는 것이 바람직하다.
강자성층(16), 제 1 금속층(11) 및 제 2 금속층(15)의 막 두께는 0.1 내지 200nm의 범위가 적절하다. 상기 강자성층(16)의 막 두께는 가능한 한 얇은 것이 적절한데, 예를 들어 10nm 이하이다. 상기 유전체층(12, 14)의 막 두께는 소자 특성을 결정하기 위해서 1nm 내지 수 nm 범위가 적절하고, 수율을 위해서는 10nm 이하가 적절하다.
상기 막 구조는 분자 빔 에피텍시(MBE), 스퍼터링 및 진공 증착과 같은 공지된 박막 제조 방법으로 형성될 수 있다. 상기 지지대는 결정상(相) 또는 비정질상(相)일 수 있다. 이 지지대는 자성 또는 비자성 특성을 포함할 수 있다. 지지대는 Si, SiO2, Al2O3, 스피넬, MgO, 또는 AlN으로 형성되기도 한다.
도 7은 본 발명의 제 3 실시예에 따른 자기 헤드의 개략적 단면도이다.
헤드는, 도 7에 도시되어 있는 바와 같이, 제 1 강자성층(21), 제 2 강자성층(제 1 금속층)(22), 제 3 강자성층(제 2 금속층)(23), 유전체층(24) 및 복수의 반강자성층(26)으로 구성되어 있다. 상기 제 1 강자성층(21)은 실질적으로 균일한 조성을 가지며, 인접한 강자성층 사이에 개재(介在)되는 비자성층을 가진 복수의 강자성층, 또는 비자성 재료 내에 흩어져 있는 강자성 입자들이 있다.
상기 반강자성층(26)은 FeMn, PtMn, IrMn, PtCrMn, NiMn, NiO 및 Fe2O3로 구성되며, 상기 제 2 강자성층(21)과 제 3 강자성층(23) 상에 배치되어 도 7에 도시되어 있는 바와 같이, 대응하는 강자성층(21, 23)의 각각에 교환 바이어스 필드를 제공한다. 대안으로, 상기 강자성층(21)은 연질 자성 재료로 구성되기도 하며, 상기 제 2 및 제 3 강자성층(22, 23)은 경질 자성 재료로 형성되기도 한다.
도 8은 본 발명의 제 3 실시예의 변형된 자기 헤드의 개략적 단면도이다.
강자성층(22)은 연질 자성 재료로 구성되어, 도 8에 도시된 바와 같이 강자성층(23)과는 다른 보자력을 가지게 된다. 도 7의 자기 헤드와 대조적으로, 도 8의 자기 헤드는 제 1 자성층(22) 상에 반강자성층(26)이 배치되지 않는다. 강자성층(21, 23)은 경질 자성 재료로 구성되어 경질 자기 특성을 갖는다.
도 9는 본 발명의 제 3 실시예의 변형된 또 다른 헤드의 개략적 단면도를 보여주고 있다.
강자성층(22)은 연질 강자성 특성을 갖는다. 강자성층(25)은 복수의 강자성층(도시하지 않음)과 복수의 유전체층(터널 배리어층)(도시하지 않음)으로 구성되어 있다. 각각의 유전체층은 복수의 강자성층 사이에 놓이게 되어 인접한 강자성층이 분리되도록 한다. 강자성층(25)은 경질 자기 특성을 갖는다.
도 7 내지 도 9에 도시된 자기 헤드에서, 인접한 강자성층의 각각의 스핀 방향은 거의 수직이 되어 자기 기록 매체에 대한 선형 응답을 얻게 한다. 서로 인접한 강자성층의 스핀 방향은 자기장에서의 열 어닐링 및/또는 자기장에서의 퇴적에 의해 제공된다.
도 10 내지 도 14는 본 발명의 제 4 실시예에 따른 자기 메모리 소자를 보여주는 단면도이다.
도 10과 도 11은 파괴성 판독(destructive read out)을 상정한 경우의 자기 메모리 소자를 나타낸다. 도 10과 도 11에 도시되어 있듯이, 반강자성층(26)이 강자성층(23, 25) 상에 배치되어 있고, 앞서 언급한 본 발명의 제 3 실시예의 재료로 구성되어 있다. 도 11에 도시된 바와 같이, 강자성층(25)은 비자성층에 의해 인접한 강자성층으로부터 각각 분리된 복수의 강자성층으로 이루어질 수 있다. 반강자성층이 강자성층(21, 22)에 적층되어 고정된 자화를 제공할 수 있다.
도 10의 강자성층(22)은 연질 자기 특성을 가질 수 있다. 도 10의 강자성층(21) 및 강자성층(23)은 경질 자기 특성을 가질 수 있다.
도 11의 강자성층(22)은 연질 자기 특성을 가질 수 있다. 도 11의 다중층(25)은 경질 자기 특성을 가질 수 있다.
도 12와 도 13은 비파괴성 판독(nondestructive read out)을 상정한 경우의 자기 메모리 소자를 나타낸다. 이 소자는 자기 정보를 리코딩하기 위한 연질 자성층과 정보를 기록하기 위한 경질 자성층으로 구성된다. 연질 자성층에 기록된 정보는 기록된 자기 정보의 파괴 없이 연질 자성층의 자화 방향을 바꿈으로써 판독된다.
도 11의 강자성층(22)은 경질 자기 특성을 갖고, 도 11의 강자성층(21, 23)은 경질 자기 특성을 갖는다. 상기 강자성층(21)은 경질 자기 특성을 갖고, 제 2 금속층(27)은 비자성 금속으로 구성될 수 있다.
도 14에 도시된 바와 같이, 적층된 막은 강자성층(21, 22)으로 사용될 수 있는 자성층(30), 비자성층(29) 및 자성층(28)을 포함한다. 반도체층을 비자성층으로 사용할 수 있고, 스핀 전환(스핀 방향을 반전시키는 것)은 자성층에 빛을 가함으로써 실행될 수 있다.
도 15는 본 발명의 제 4 실시예에 따른 집적된 메모리 소자의 자기 메모리 셀 매트릭스를 나타낸다. 집적된 메모리 소자는 복수의 메모리 소자(31), 복수의 트랜지스터(32), 복수의 데이터 라인(33), 복수의 비트 라인(34) 및 복수의 워드 라인(35)으로 구성되어 있다. 복수의 메모리 소자(31)의 각각은 상기에 설명한 자기 메모리 소자 중 하나로 구성된다. 복수의 메모리 소자(31)는 메모리 셀 매트릭스로 배열된다. 복수의 메모리 소자(31)의 각각은 복수의 트랜지스터(32) 중 대응하는 하나, 및 복수의 비트 라인(34) 중 대응하는 하나에 결합되어 있다. 복수의 워드 라인(35)의 각각은 트랜지스터(32)의 하나의 열(列)에 결합되어 있다. 메모리 소자(31), 복수의 트랜지스터(32), 복수의 워드 라인(WL)(35), 복수의 데이터 라인(DL)(33), 및 복수의 비트 라인(BL)(34)이 기판 상에 미세한 패턴 리소그래피로 형성된다.
도 16은 본 발명의 제 5 실시예에 따른 자기 소자의 전압(mV)-전류(I)(mA) 특성 및 전압(mV)-자기 저항(MR)(%) 특성의 측정 결과를 보여주는 그래프이다.
제 5 실시예의 자기 헤드는, 도 3에 도시된 바와 같이, 제 1 금속층(제 1 Au층, Fe 층, 제 1 CoFePt 층을 포함하고 있음), 제 1 터널 배리어층(12)(제 1 Al2O3층을 포함하고 있음), 제 2 강자성층(13)(제 2 CoFePt 층을 포함하고 있음), 제 2 터널 배리어층(14)(제 2 Al2O3층을 포함하고 있음), 및 제 2 금속층(15)(Co9Fe 층과 제 2 Au 층을 포함하고 있음)으로 구성된 적층된 막을 가지고 있다. 이 적층된 막은 다음과 같은 단계에 의해 형성된다.
200nm 두께의 제 1 Au 층, 50nm 두께의 Fe 층, 및 0.5nm 두께의 제 1 CoFePt층이 Si 기판의 주표면 상에 전극으로서 형성되고, 상기 기판의 주표면은 자기장 내에서 제 1 Al2O3층으로 덮여져 상기 Fe 및 제 1 CoFePt 층에 단축의 이방성을 제공한다. 이 층들은 트리 타겟(tree target)을 사용하여 스퍼터링 소자에서 형성된다. 각각의 Fe 층, CoFePt 층 및 Al 층을 형성하기 위한 각각의 스퍼터 타겟은 Fe, Co5Fe3Pt2및 Al로 이루어지며, 1 ×10-3Torr의 Ar 가스 압력에서 사용된다. 상기 전극 형성을 위해 금속 마스크가 사용되고, 상기 전극 상에 형성되는 1nm의 Al 층의 표면은 진공에서 상기 금속 마스크를 교체한 다음 플라즈마 산화된다.
상기 제 2 CoFePt 층은 2nm의 두께를 갖고, 제 1 Al2O3층 상에 형성되며, 상기 제 2 CoFePt 층 상에 Al 층을 침적시키고 상기 Al 층 표면을 플라즈마 산화시킴으로써 상기 제 2 Al2O3층이 제 2 CoFePt 층 상에 형성된다.
두께가 40nm인 Co9Fe 층과 두께가 200nm인 제 2 Au 층을 포함하는 다른 전극이 네가티브 레지스터 층을 층간 절연체로서 사용하여 상기 제 2 Al2O3층 상에 형성된다.
제 1 CoFePt 층/제 1 Al2O3층/제 2 CoFePt 층과 제 2 CoFePt 층/제 2 Al2O3층/Co9Fe 층을 포함하는 인터페이스에 두 개의 터널 접합이 제공된다.
상기 적층된 막의 커 효과(Kerr effect) 측정 결과는 상대적으로 큰 보자력의 CoFePt와 상대적으로 작은 보자력의 Co9Fe를 더한 Fe/CoFePt 사이의 보자력 차이에서 두 단계의 자기 히스테리시스가 유래한다는 것을 나타낸다.
인가된 전압이 증가하여 어떤 임계 전압 이상이 되면, 상기 소자의 저항값은 감소하고 MR 변화율은 증가한다. 이러한 양태는 스핀 의존 터널 효과에서 유래한다. 상기 터널 전도는 CoFePt 층에 형성된 양자 효과 불연속 에너지 준위를 통해서 일어난다.
도 17은 본 발명의 제 5 실시예에 따른 도 16의 자기 소자의 자기장-자기 저항 특성의 실험적 데이터를 설명하는 그래프이다. 도 17에 도시된 MR 변화율 특성은 Fe와 Co9Fe의 변화율이 급격히 변화하고, 자기 저항 효과 헤드, 자기 센서 및 자기 메모리 소자로서 적절한 특성을 보여주고 있음을 나타낸다.
도 18은 본 발명의 제 6 실시예에 따른 자기 소자의 전류(I)(mA)-전압(mV) 특성과 자기 저항(MR)(%)-전압(mV) 특성을 나타내는 그래프이다. 인가된 전압이 임계 전압 이상 증가하면, 스핀 의존 터널 효과에 의해 소자의 저항은 감소하고, MR 변화율은 증가한다. 도 19는 두 스핀 방향이 평행하거나 평행하지 않은 두 상태 간의 저항 차이인 ΔR이 인가된 전압(Vs)의 증가에 따라 증가하는 것을 나타낸다. 자기장{H(G)}-저항{R(Ω)}의 다이어그램인 도 20에 도시된 바와 같이, 이 결과는 MR 변화율이 크고 저항이 낮은 자기 소자를 얻는데 사용될 수 있다.
본 실시예의 자기 소자는 제 1 금속층(11)(제 1 Au 층/Fe 층/제 1 Co8Pt2층을 포함함), 제 1 유전체층(12)(제 1 SiO2층을 포함함), 입상층(16)(제 2 Co8Pt2층/층내에 Co8Pt2입자가 있는 SiO2재료층을 포함함), 제 2 유전체층(14)(제 2 SiO2층을 포함함), 및 제 2 금속층(15)(제 3 Co8Pt2층/Co9Fe 층/제 2 Au 층을 포함함)으로 구성되어 있고, 또한 도 4에 도시된 바와 같은 두 개의 터널 접합을 포함하며, 100 × 100의 제곱 미크론 면적을 갖는다. 상기 구조는 다음 단계에 의해 형성된다.
제 1 Au 층(200nm의 두께가 적절함), 제 1 Fe 층(40nm의 두께가 적절함), 및 제 1 Co8Pt2층(10nm의 두께가 적절함)이 스퍼터링 소자에서 금속 마스크를 사용하여 열 산화된 Si 기판의 주 표면 상에 형성된다. 이 층들은 1 × 10-3Torr의 As 가스 환경에서 형성되고, 단축의 이방성을 제공하도록 자기장 내에서 형성된다. 동일한 부피의 Co8Pt2및 SiO2을 얻고 상기 SiO2재료 내에 Co8Pt2입자를 형성하기 위하여, 상기 제 2 Co8Pt2층과 SiO2층이 Co8Pt2와 SiO2타겟을 사용하여 스퍼터링에 의해 교대로 형성된다. 이러한 단계 중에, 기판에는 400W의 바이어스 전력이 제공된다.
1nm의 SiO2층이 상기 적층된 막으로 형성된 다음, 금속 마스크가 교체된다. 제 3 Co8Pt2층(적절한 두께는 20.5nm), Co9Fe 층(적절한 두께는 40nm), 및 제 2 Au 층(적절한 두께는 200nm)이 이 순서대로 형성된다.
도 21은 제 7 실시예의 자기 소자의 전압(mV)-전류(mV) 및 전압(mV)-자기 저항(%) 특성을 나타낸다. 도 21에 도시되어 있듯이, 소자에 전압을 인가함으로써 스핀 의존 전도 효과가 나타난다. 이 실시예의 소자는 도 6에 도시된 구조를 가지며, 평면 적층 구조를 형성하기 위해 금속 마스크와 리프트-오프(lift-off)를 사용하여 형성된다. 상기 소자는 제 1 유전체층(14a)(제 1 SiO2층 포함), 제 1 강자성층(16a)(Co8Pt2강자성 입자(18) 및 SiO2재료(17)를 포함), 제 2 유전체층(14b)(제 2 SiO2층 포함), 제 2 강자성층(16b)(SiO2재료(17) 내의 Co8Pt2강자성 입자(18)를 포함), 제 3 유전체층(14c)(제 3 SiO2층 포함), 및 전극(11, 15)(Co8Fe2층과 Ni8Fe2층 포함)으로 구성되어 있다. 이 구조는 SiO2/두 개의 층(강자성층/SiO2)으로 이루어지고, 다음의 단계에 의해 형성된다.
SiO2재료 내에 Co8Pt2입자로 구성된 강자성층은 Co8Pt2와 SiO2타겟을 사용하여 스퍼터링에 의해 열 산화된 Si 기판의 주 표면 상에 형성되고, 상기 강자성층은 Co8Pt2와 SiO2모두에 대해 동일한 부피를 얻기 위한 방법으로 형성된다. 이 층이 형성되는 동안의 Ar 가스 압력은 1 × 10-3Torr이다.
리프트-오프 처리에 사용된 레지스트는 Cr 마스크 노출 소자에 의해 형성되고, Co8Fe2층과 Ni8Fe2층이 상기 강자성층 상에 형성된다. 이것을 형성한 다음, 상기 적층된 구조는 단축의 자기 이방성을 적용하기 위해 자기장 내에서 200℃의 온도에서 어닐링된다.
이 소자의 MR 변화율은, 도 22에 도시된 바와 같이, 6(Oe)의 자기장(H)에서 급격한 변화를 나타내고 있다.
도 23은 본 발명의 제 8 실시예에 따른 자기 소자의 전압(V)(mV)-전류(I)(mA) 및 전압(mV)-자기 저항(%) 특성을 나타낸다. 상기 소자는 3중의 터널 접합을 가지며, 도 8에 도시된 바와 같은 동일한 막 구조를 갖는다. 반강자성층(26)은 제 1 Au과 IrMn 층을 포함한다. 제 3 강자성층(23)은 제 1 Co9Fe 층 및 복수의 Co8Pd2입자를 갖는 제 1 Al2O3층으로 구성되어 있다. 유전체층(24)은 제 2 Al2O3층으로 구성되어 있다. 제 2 유전체층(24)는 Al2O3층으로 구성되어 있다. 제 1 강자성층(21)은 Co8Pd2층으로 구성되어 있다. 제 2 유전체층(24)은 제 3 Al2O3층으로 구성되어 있다. 제 1 금속층(22)는 제 3 Co8Pd2층, 제 2 Co9Fe 층, NiFe 층, 및 제 2 Au 층으로 구성되어 있다. 이번 실시예의 구조는 다음의 단계에 의해 형성된다.
제 1 Au 층(200nm의 두께가 적절함), Ir-Mn 층(15nm의 두께가 적절함), 및 제 1 Co9Fe 층(20nm의 두께가 적절함)은 금속 마스크를 사용하여 스퍼터링에 의해 열 산화된 Si 기판의 주 표면 상에 이 순서대로 형성된다. Co8Pd2입자들과 Al2O3재료를 포함하는 강자성층은 1 × 10-3Torr의 Ar 가스 압력 하에서 Co8Pd2를, 1 × 10-5Torr의 O2가스 압력 하에서 Al2O3를 타겟으로 사용하여 형성된다. 이것이 형성되는 동안, 기판에는 300W의 바이어스 전력이 인가된다. 제 3 Al2O3층(1nm의 두께가 적절함)이 캡층(cap layer)(층간 절연체)으로서 형성되고, 제 3 Co8Pd2층(0.8nm의 두께가 적절함), Co9Fe 층(10nm의 두께가 적절함), NiFe 층(30nm의 두께가 적절함), 및 제 2 Au 층(200nm의 두께가 적절함)이 순서대로 형성된다. 적층된 구조는 자기장 내에서 300℃에서 어닐링되어 단축의 자기 이방성을 나타내게 된다.
도 24는 본 발명의 제 8 실시예에 따른 도 23의 자기 소자의 자기장 H(Oe)-자기 저항(MR)(%)의 실험적 데이터를 설명하는 그래프이다. 제 8 실시예의 소자의 MR 변화율은, 도 24에 도시된 바와 같이, 5 Oe에서 급격한 변화를 나타내고 있다.
표 1은 본 발명의 제 9 실시예에 따른 9가지 샘플을 보여주고 있다. 이 실시예들의 적층된 구조는 200nm Au 전극의 쌍과 결합된다.
상기 샘플 각각은 다음의 막 구조를 갖는다.
샘플 1은 20nm의 NiFe 층, 10nm의 Co8Pt2층, 1nm의 AlN 층, (AlN 재료 내에 Fe8Pt2입자를 포함하는 강자성층 및 AlN 층)2, 및 40nm의 Co9Fe 층이 이 순서대로 연속적으로 형성되어 있다.
샘플 2는 30nm의 NiMnSb 층, 1nm의 SiO2층, SiO2재료 내에 Co7Pd3입자를 포함하는 강자성층, 5nm의 Co9Fe 층, 및 20nm의 NiFe 층이 이 순서대로 연속적으로 형성되어 있다.
샘플 3은 30nm의 Co 층, 1nm의 Al2O3층, Al2O3재료 내에 Fe8Pt2입자를 포함하는 강자성층, Al2O3층, 및 40nm의 Co7Fe3층이 이 순서대로 연속적으로 형성되어 있다.
샘플 4는 30nm의 LaSrMnO3-y층, 1nm의 Co 층, 1nm의 SiO2층, (SiO2재료 내에 Co8Pt2입자를 포함하는 강자성층)2, SiO2층, 5nm의 Co9Fe 층, 및 20nm의 NiFe 층이 이 순서대로 연속적으로 형성되어 있다.
샘플 5는 30nm의 Fe 층, 1nm의 CaF2층, (SiO2재료 내에 Co8Pt2입자를 포함하는 강자성층, SiO2층)2, 5nm의 CoFe 층, 및 20nm의 NiFe 층이 이 순서대로 연속적으로 형성되어 있다.
샘플 6은 20nm의 NiFe 층, 10nm의 CoFe 층, 1nm의 AlN 층, (SiO2재료 내에 Co8Pt2입자를 포함하는 강자성층, SiO2층)2, 10nm의 Co9Fe 층, 및 20nm의 NiFe 층이 이 순서대로 연속적으로 형성되어 있다.
샘플 7은 20nm의 PtMn 층, 10nm의 Co8Fe2층, 1nm의 AlN 층, (AlN 재료 내에 Co8Pt2입자를 포함하는 강자성층, AlN 층)2, 20nm의 Co9Fe 층, 및 20nm의 NiFe 층이 이 순서대로 연속적으로 형성되어 있다.
샘플 8은 20nm의 FeMn 층, 20nm의 NiFe 층, 3nm의 Co8Fe2층, 1nm의 SiO2층, (SiO2재료 내에 Co8Pt2입자를 포함하는 강자성층, SiO2층)2, 2nm의 Co9Fe 층, 및 30nm의 NiFe 층이 이 순서대로 형성되어 있다.
샘플 9는 20nm의 Fe 층, 20nm의 CoFe 층, 1nm의 SiO2층, Co8Pt2층, SiO2층, 2nm의 Co9Fe 층, 및 30nm의 NiFe 층으로 형성되어 있다.
MR 변화율은 소자가 가장 작은 저항값을 나타내는 전류값에서 측정되었다.
[표 1]
샘플 번호 R(Ω) MR 변화율(%)
1 0.6 37
2 0.45 31
3 0.4 2
4 0.5 31
5 0.7 29
6 0.3 41
7 0.5 28
8 0.6 38
9 0.5 39
도 25a는 본 발명의 제 10 실시예에 따른 스핀 의존 전도 소자의 다이어그램을 나타내고 있다. 도 25b는 본 발명의 제 10 실시예에 따른 도 25a의 소자의 스핀 의존 전도를 나타내는 에너지 밴드 준위 다이어그램이다. 다음의 설명은 터널 접합에 유전체층을 사용하는 소자에 관한 것이다. 상기 유전체층은 다중 터널 접합 또는 반도체로 대체될 수 있다.
상기 스핀 의존 전도 소자는 제 1 강자성층(41), 제 1 유전체층(42), 제 2 강자성층(43), 제 2 유전체층(44) 및 제 3 강자성층(45)로 구성되어 있으며, 이러한 5개의 층은 도 25a에 도시된 바와 같이 적층된다. 상기 제 1 유전체층(42)을 통한 상기 제 1 및 제 2 강자성층(41, 43)과 상기 제 2 유전체층(44)을 통한 상기 제 2 및 제 3 강자성층(43, 45) 사이에 두 개의 터널 접합이 형성된다.
상기 제 1 강자성층(41)과 제 3 강자성층(45)은 모두 전극으로서의 기능을 한다. 전류가 제 3 강자성층(45) 쪽으로 흐를 때, 상기 제 3 강자성층(45)은 비자성 금속층으로 대체될 수 있다. 제 2 강자성층에 접속된 전극(46)에 의해 상기 제 2 강자성층(43)에 전압이 인가된다.
상기 제 2 강자성층(43)은 충분히 얇아서 양자 효과에 의해 상기 제 2 강자성층(43) 내에 불연속 에너지 준위가 형성된다. 불연속 에너지 준위는 상기 에너지 준위의 양자 효과에 의해 스핀이 분리되고, 결합 에너지(γ) 만큼 상향 스핀(↑)과 하향 스핀(↓)의 불연속 에너지 준위가 달라진다.
제 1 전압이 두 강자성층(41, 43)사이에 인가되고 제 2 전압이 상기 제 1 전압에 대해 반대 극성일 때, 터널 전류는 제 1 유전체층(42)을 통해 제 1 및 제 2 강자성층(41, 43)으로 이루어진 제 1 접합면에 흐른다. 스핀 의존 공명 터널 효과의 메카니즘은 다음과 같다. 제 2 강자성층의 불연속 준위의 상향 스핀(↑)과 하향 스핀(↓) 중 하나는 상기 제 1 강자성층의 전도 에너지와 공명되어 전도 에너지 준위와 동일한 에너지 준위를 가지게 된다. 도 25b는 상기 제 2 강자성층(43)의 상향 스핀 에너지 준위가, 예를 들어 제 1 강자성층(41)의 전도 에너지 준위의 상향 스핀 에너지 준위와 동일한 개략적 다이어그램을 보여주고 있다. 공명 에너지 준위와 동일한 에너지 준위를 갖는 터널 전자는 상기 제 1 및 제 3 강자성층(41, 45)의 표면에서 반사되지 않기 때문에 100%의 투과율을 나타내게 된다. 다른 스핀 방향을 갖는 전자들은 이 접합에서 터널링되지 않는다.
상기 공명 에너지 준위를 통해 제 1 강자성층(41)에서 제 2 강자성층(43)으로 터널링되는 전자의 수는 이 층들의 스핀 방향이 평행한지 아닌지에 따라 달라지는데, 그 이유는 페르미 준위(Fermi level) 부근의 에너지 준위를 가지는 전자들만이 전도에 기여를 하고, 전자의 수는 스핀 방향에 따라 달라지기 때문이다. 터널 전류는 제 1 강자성층(41)의 자화 방향이 상기 제 3 강자성층(45)의 고정된 자화 방향에 평행한지 아닌지에 따라 달라지고, 큰 MR 변화율이 얻어진다. 제 3 강자성층(45)은 전도성 재료로 형성되고, 비자성 금속층으로 대체되기도 한다.
강자성층(41), 제 2 강자성층(43) 및 제 3 강자성층(45)은, 즉, 트랜지스터의 이미터, 베이스 및 콜렉터가 된다. 베이스 전류(Ib)는 인가된 전압(Veb)에서 상기 이미터와 베이스 사이에 흐른다. 콜렉터 전류(Ic)는 인가된 음의 전압(Vcb)에서 베이스와 콜렉터 사이에 흐른다. 콜렉터 전류(Ic)는 베이스 전류(Ib)보다 더 커진다(트랜지스터가 전류를 증폭시킴).
두 강자성층(41, 45)의 스핀 방향이 상대 각도(θ)를 형성하는 경우에 스핀 의존 전도가 또한 나타난다. 터널 전류는 코사인 θ에 비례하고, 상대 각도(θ)는 접합을 통해 흐르는 전류를 감지함으로써 측정된다. 상기 스핀 방향이 측정될 수 있으며, 전류는 바이어스 전압(Vcb)을 제어함으로써 증폭된다.
도 26은 본 발명의 제 11 실시예에 따른 트랜지스터의 다이어그램이다.
트랜지스터는 제 1 강자성층(41), 제 1 유전체층(42), 제 2 강자성층(43), 제 2 유전체층(44) 및 제 3 강자성층(45)으로 구성되어 있다. 전압원은 상기 제 1 및 제 3 강자성층(41, 45)에 각각 결합되어 있다. 상기 제 2 강자성층(43)은 제 2 강자성층(43)에 바이어스 전압을 인가하는 전극(47)에 결합되어 있다. 제 1 강자성층(41)과 제 3 강자성층(45) 사이에 전압을 인가함으로써 터널 전류가 흐르고, 또한, 제 2 강자성층(43)에 바이어스 전압을 인가함으로써 터널 전류가 흐르게 되어 제 2 강자성층(43)의 불연속 에너지 준위를 제어(시프트)하게 된다.
도 27은 본 발명의 제 11 실시예에 따른 변형된 트랜지스터의 개략적 단면도이다. 도 27에 도시되어 있듯이, 제 2 강자성층(43)은 복수의 강자성층(43n)(n = a, b, ... ,n)과 인접한 강자성층의 각각의 사이에 놓여진 유전체층(49)을 갖는 다중층 구조로 대체될 수 있다. 상기 다중층 구조는 다중층 구조의 불연속 에너지 준위를 제어함으로써 스핀 의존 공명 상태를 가지게 된다.
상기 제 1, 제 2 및 제 3 강자성층의 강자성 재료는 앞서 설명한 실시예의 재료로부터 선택될 수 있다.
상기 제 1 강자성층(41)의 스핀 방향은 상기 제 1 및 제 3 강자성층(41, 43) 사이의 보자력의 차를 인가함으로써 변화할 수 있고, 또는 반강자성층 및 상기 반강자성층에 인접하여 배치된 강자성층과의 자기 결합에 의해 변화하기도 한다. 상기 제 2 강자성층(43)의 막 두께는 5nm 이하로 충분히 얇아서 불연속 에너지 준위를 가질 수 있다. 상기 제 1 및 제 3 강자성층의 막 두께는 제한되지는 않으며, 예를 들어 0.1nm 내지 100nm의 범위일 수 있다. 유전체층(42, 44)의 막 두께는, 예를 들어 0.5 내지 5nm의 범위일 수 있다.
도 28a는 본 발명의 제 12 실시예에 따른 자기 소자의 개략적인 다이어그램이다. 도 28b는 자기 소자의 두 개의 강자성 터널 접합에서의 개략적인 에너지 밴드 다이어그램이고, 본 발명의 제 12 실시예에 따른 도 28a의 자기 소자의 스핀 방향을 보여주고 있다. 상기 소자는 실온에서 스핀 의존 공명 효과를 갖는다. 상기 소자는 제 1 전극(51), 입상의 강자성층(52), 비자성의 제 2 전극(53) 및 바이어스 전극(56)을 구비하고 있다. 제 1 전극(51), 입상의 강자성층(52) 및 제 2 전극(53)은 도 28a에 도시된 바와 같이 적층되어 있다. 상기 입상의 강자성층(52)은 비자성 재료(54) 내에 흩어져 있는 복수의 강자성 입자(55)로 구성되어 있다. 상기 입상층(52)은 유한한 보자력을 가지며, 상자성보다는 강자성을 갖는다. 상기 비자성 재료(54)의 일부를 통해 상기 입자들(55)과 상기 전극(51, 53)의 각각의 사이에 두 개의 터널 접합이 형성된다. 전극(51)은 강자성 재료로 형성되는 것이 적절하고, 상기 제 2 전극(53)의 비자성 재료은 강자성 재료로 대체될 수 있다. 터널 전류가 통과할 수 있을 만큼 충분히 얇은 절연층이 상기 전극(51, 53) 중 하나와 상기 입상의 강자성층(52) 사이에 놓일 수 있다.
도 28a에 도시된 바와 같이, 양(음) 전압(Vbe)이 상기 제 1 전극(51)과 전극(56)을 통해 상기 입상의 강자성층(52)에 인가되고, 음(양) 전압(Vcb)이 또한 상기 전극(56)과 제 2 전극(13)을 통해서 인가될 때, 불연속 에너지 준위가 입자(55) 내에 형성된다. 상기 입자(55)는 크기가 충분히 작고, 도 28b에 도시된 바와 같이, 상기 비자성 재료(54)에 의해 둘러쌓여 있으며, 쿨롱 봉쇄 효과에 의해 발생한 정전기 에너지(Ec)의 효과를 갖는다. 상기 에너지(Ec)는 e2/2C로 표현되며, 여기서 e는 전자의 전하량이고, C는 입자의 정전 용량이다. 이 방법으로, 공명 터널 준위가 얻어지고, 자기 저항은 작아진다. 상기 불연속 준위가 상기 전극(56)에 의해 제어되어 공명 상태로부터 이동될 때, 자기 저항은 쿨롱 봉쇄 효과에 의해 커진다. 상기 층(52)의 고정된 자화 방향에 대하여 평행/반평행(反平行)이 되도록 강자성층(51)의 자화 방향을 바꿈으로써 큰 MR 변화율이 얻어진다.
상기 입자의 정전기 에너지가 공명 상태에서 벗어 나도록 제어될 때, MR 변화율은 작아지고, 상기 자기 저항 효과도 작아진다. 상기 자기 소자는 전극(56)에 의해 소자의 MR 효과를 제어하는 새로운 기능을 갖는다.
도 29는 본 발명의 제 12 실시예에 따른 변경된 자기 소자를 보여주는 개략적 단면도이다. 제 1 전극(51)과 강자성 입상층(52) 사이의 상대 각도는 상기 제 11 실시예에서 설명된 바와 같이 측정된다. 본 실시예의 자기 소자는 도 29에 도시된 바와 같이 입상층(52)에 전압을 인가하기 위한 전극(57)을 포함하도록 변경될 수 있다. 전극(57)은 상기 입상층(52)에 게이트 전압(Vg)을 인가한다. 상기 제 1 전극(51)과 제 2 전극(53) 사이에 전압을 인가함으로써 입상층(52)에 터널 전류가 흐른다. 입자들(55)의 불연속 에너지 준위는, 공명 상태에서 벗어나거나 공명 상태에 있도록 Vg에 의해 제어될 수 있다. 도면 부호 '58'은 기판이며, 도면 부호 '59'는 도 29의 비자성 절연층이다.
도 30은 본 발명의 제 12 실시예에 따른 다른 변형된 자기 소자를 보여주는 개략도이다. 도 30에 도시된 바와 같이, 양자 도트(quantum dot)가 재료(54) 내의 단일 입자(55)에 의해 형성되는 것이 적절하다.
이번 실시예의 소자는 복수의 입상층(52) 또는 입상층과 강자성층 모두로 구성된 적층막을 포함할 수 있다.
상기 입상층(52)은 유한한 보자력을 가지며, 종래의 입상층보다 덜 포화된 포화 자계를 갖는다. 상기 입상층(52)의 전기 저항은 유전체층(44)을 포함하는 접합의 전기 저항보다 작고, 입상층(52) 내의 입자 부피 압축률, 입상층(52) 내의 전류 경로, 입자 크기 또는 분산된 재료에 의해 적절히 제어될 수 있다.
자기 이방성이 큰 Co, CoPt 합금, FePt 합금, 또는 전이 금속 및 희토류 금속을 포함하는 합금이 선택되어 입상층(52)이 유한한 보자력을 갖게 된다. 균일한 터널 배리어를 형성하기 위하여 입자(15)는 하나 또는 두 개의 층으로 적절하게 배치될 수 있다.
자기장을 인가하기 위한 경질 자성층이 상대적으로 보자력이 작은 입상층의 대향단(端)에 인접하게 도입될 수 있다. 또한, 상기 보자력이 작은 입상층(52)의 자화 방향을 고정시키기 위해 반강자성층이 도입될 수 있다.
초상자성을 갖지 않도록 입자의 크기는 1nm 또는 그 이상이 적절하다. 반면에, 입자의 간격이 크지 않도록 입자 크기는 10nm 또는 그 이하가 적절하다. 입자 간격은 터널 전류의 흐름을 원활하게 하기 위해 5nm 이하가 바람직하다.
Al2O3, SiO2, MgO, MgF2, Bi2O3, AlN, CaF2등과 같은 다양한 유전체 재료가 상기 재료(54)를 형성하기 위해 사용되기도 한다. 산화, 플루오르화 및 질화 재료가 상기 막 표면 내의 확실한 댕글링 본드(non-problematic dangling bond)를 가질 수 있다.
제 1 전극(51)의 강자성 재료는 상기 입상층(52)간에 보자력 차이를 가지는 것이 적절하며, 상기 실시예에서 확인된 바와 같은 잘 알려진 강자성 재료로부터 선택될 수 있다.
큰 MR 변화율을 얻기 위해서는 상기 제 1 전극(51)을 위한 반금속(half-metal)이 사용되는 것이 적절한데, 그 이유는 반금속 내에서 특정 스핀 방향의 전자만이 전도에 기여하기 때문이다.
제 2 전극(53)용 강자성 재료는 상기 입상층(52)과 보자력 차를 갖도록 선택된다. 상기 제 1 전극(51)은 강자성층과 비자성층으로 구성된 적층된 막 구조로 대체되기도 하는데, 상기 비자성층 각각은 상기 강자성층 사이에 개재되어 강자성층이 강자성 결합 또는 정자기 결합의 효과에 의해 인접하는 강자성층에 대해 반평행(反平行)이 되도록 한다. 상기 적층된 구조는 표유 필드(stray field)를 만들지 않기 때문에 적절하다. 상기 제 1 강자성층(51)은 강자성층과, 각각 상기 강자성층 사이에 끼워지는 반도체층을 포함하는 다른 적층된 구조로 대체될 수 있다. 상기 제 2 변형예의 스핀 방향은, 막에 바이어스 자기장을 인가하지 않고 상기 적층된 막을 어닐링 또는 조사(照射)함으로써 회전되어 기록된다. 상기 반도체 재료는 B20 구조 FeSi 합금, β-FeSi2및 GaAs로 이루어진 그룹으로부터 선택된다.
입상층(52)과 제 1 전극(51)에는 자화의 빠른 전환 및 안정적인 자화를 나타내도록 그 막 평면에 단일 방향의 자기 이방성이 적용될 수 있다. 상기 단일 방향의 자기 이방성은 자기 메모리 소자의 경우 바람직하다. 상기 입상층(52)과 제 1 전극(51)의 두께는 0.5 내지 100nm의 범위이다. 상기 입상층(52)의 두께는 균일한 것이 적절하며, 뛰어난 터널 전도를 얻기 위해서 50nm 이하가 적합하다.
도 31은 본 발명의 제 13 실시예에 따른 3단자 자기 소자의 개략적 단면도를 보여주고 있다.
전도층(62), 한 쌍의 강자성층(63)(63a, 63b), 입상층(64) 및 금속층(게이트 전극)(65)이 기판(21) 상에 이 순서대로 형성되어, 도 31에 도시된 바와 같이, 입상층(64)이 상기 강자성층(63a)과 게이트 전극(66) 사이에 개재된다. 상기 강자성층(63b)은 강자성층(63a)에 바이어스 자기장을 인가하여 강자성층(63a)의 보자력이 작아지도록 하고, 강자성층(63a)의 보자력이 충분히 작을 때는 생략될 수 있다. 전도층(62)은 전류 흐름에 의해 강자성층(63)의 자화 방향을 바꾸기 위해 사용될 수 있다. 도 31에 도시된 바와 같이, 상기 입상층(64)은 전압 바이어스를 받아들이고, 두 쌍의 전극(66, 67)에 접속되어, 전극(66)을 통해 전류 흐름을 받아들인다. 도 31에 도시된 바와 같이, 절연층(68)은 상기 전극(66)과 강자성층(63a)을 절연하기 위해 끼워진다. 상기 소자는, 도 31에 도시된 바와 같이, 절연 보호층(69)으로 덮일 수 있다. 상기 쌍(66, 67) 중 하나의 전극은 생략될 수 있다.
상기 입상층(64)의 입자들은 충분히 작으며, 쿨롱 봉쇄 효과의 정전기 에너지에 의해 불연속 에너지 준위가 입상층(64) 내에 형성된다. 상기 전극(66)의 쌍 중 하나와 전극(67)의 쌍 중 하나의 사이에 전압을 인가하여 터널 전류가 흐르기 시작하고, 입상층(64)의 불연속 에너지 준위는 게이트 전극(65)에 의해 제어된다.
상기 입상층(64)의 불연속 에너지 준위가 상기 강자성층(63) 내의 전도 전자의 에너지 준위와 다르도록 상기 게이트 전극(65)에 의해 제어될 때, 큰 MR 변화율이 얻어진다. 반면에, 공명 터널 효과에 의해 작은 자기 저항이 얻어지고, 이것은 상기 입상층의 불연속 에너지 준위가 상기 층(63)의 전도 전자의 불연속 에너지 준위와 실질적으로 같은 경우에 나타난다. 따라서, 입상층(64)의 스핀 방향은 외부 자기장을 인가하지 않고 바이어스 전압을 인가함으로써 감지될 수 있다. 강자성층(63)의 스핀 방향은, 도 31에 도시된 바와 같이, 전도층(62) 내의 전류 흐름에 의해 발생된 자기장을 인가함으로써 회전된다.
도 31에 도시된 소자는 다음 단계에 의해 형성된다.
기판(21)의 주 표면은 열 어닐링 방법에 의해 미리 산화된다. 전도층(62)은 Cu로 구성되고, 상기 기판(21)의 주 표면 상에 형성된다. 20nm의 Fe 층[강자성층(63b)]과 10nm의 Co80Pt20층[강자성층(63a)]이 상기 Cu 층(62) 위에 형성된다. 10nm의 입상층(64)이 2m Torr의 Ar 가스 압력 하의 Co80Pt20합금과 SiO2타겟 및 400W의 기판 바이어스를 동시에 사용하여 강자성층(63a) 상에 형성된다. 얻어진 입상층은 TEM(Transmittance Electron Microscopy)에 의해 관찰되며, SiO2재료 내에 층이 형성된 Co80Pt20합금 입자를 갖는다. 상기 층내의 입자의 총량은 약 50%이다. 입자의 크기는 대략 5nm이며, 입자간의 거리는 약 1.5nm이다. 상기 입상층(64)의 보자력은 약 600 Oe이고, 초상자성 없이 분명한 히스테리시스를 보여준다.
도 33은 본 발명의 제 13 실시예의 스핀 트랜지스터의 전압(Vg)(mV)-콜렉터 전류(Ic)(mA) 특성을 보여준다. 상기 콜렉터 전류(Ic)는 전극(66, 67) 사이에 전압을 인가하고, 게이트 전극에 바이어스 전압(Vg)을 인가함으로써 입상층(64)을 통해 강자성층으로 흐르는 터널 전류이다. 강자성층(63)의 스핀 방향은 전도층(62)을 통해 흐르는 전류의 자기장에 의해 변화한다. 도 33은 평행한 스핀 방향 상태를 나타내며, 약 10mV에서 공명 터널 전류의 발생에 의한 급속한 Ic의 증가를 보여주고 있다.
도 34는 Ic의 변화를 저항값으로서 나타낸 것이다. Vg=0 인 경우, MR 변화율(ΔR/Rs, 여기서 Rs는 포화 자계 하에서의 저항)은 45%로 상당히 크다. 반면에, Vg=11㎷ 인 경우, MR 변화율은 15% 이다.
도 32는 본 발명의 제 14 실시예에 따른 3단자 자기 소자의 개략적 단면도를 보여주고 있다..
도 32에 도시된 바와 같이, 입상층(64)은 한 쌍의 전극(70a, 70b) 사이에 개재되어 있고, 한 평면에 배열되어 있다. 도 32에 도시된 바와 같이, 상기 입상층(64) 및 한 쌍의 전극(70a, 70b)이 기판(21) 상에 배치되고, 이들 사이에 절연층(71)이 끼워진다. 전극(70a)은 강자성층이다. 도 32에 도시된 바와 같이, 기판(21)과 그 자신 사이에 바이어스 전압을 인가하기 위한 전극(게이트 전극)(73)이 입상층(64) 위에 배치되고, 입상층(64)과 전극(73) 사이에는 절연층(72)이 끼워진다. 이 소자의 게이트 전압 바이어싱 방법은 전계 효과 트랜지스터의 바이어싱 방법과 비슷하다.
입상층(64)의 불연속 에너지 준위는, 전극(73)으로부터 바이어스 전압을 인가함으로써 상기 전극(70a)의 전도 전자의 에너지 준위와 다르도록 시프트되어, 강자성층(70a)과 입상층(64)의 스핀 방향에 의존하는 큰 터널 전류가 흐른다. 다른 층보다 작은 보자력을 갖는 상기 강자성층(70a)과 입상층(64) 중 하나의 스핀 방향이 회전한다. 상기 강자성층(70a)의 스핀 방향은, 절연층(75)에 의해 상기 강자성층(70a)으로부터 절연되어 적층된 전도층(74)내의 전류 흐름에 의해 바뀌게 된다.
입상층(64)의 불연속 에너지 준위는, 상기 게이트 전극(73)에 의해 전극의 전도 전자 에너지 준위와 거의 같도록 제어된다.
유전체층으로 SiO2, AlN, MgO, Bi2O3, MgF2, 및 CaF2중 하나를 사용하는 자기 소자는 도 16과 도 17에 도시된 것과 동일한 특성을 보여준다.유전체층으로 SiO2, AlN, MgO, Bi2O3, MgF2, 및 CaF2중 하나를 사용하는 자기 소자는 앞서 설명한 실시예들과 같은 특성을 보여준다.
200nm 두께의 Au 층은 상기 실시예에서 전극 저항을 최소화시키기 위해 하부층과 캡층으로 사용되는데, 이는 접합 면적이 100 ×100 제곱 미크론과 같이 비교적 크기 때문이다. 수 제곱 나노미터의 접합 면적이 제공되는 경우, 상기 Au 층은 필요없게 된다.
도 35는 본 발명에 따른 자기 디스크 시스템의 한 실시예로서 하드 디스크 드라이브(HDD)(90)의 개략도를 보여주고 있다.
자기 디스크(91)는 스핀들(92)에 고정되어 있고, 모터의 제어에 의해 회전한다. 헤드 슬라이더(93)가 서스펜션(94)의 끝에 장착되어 있다. 헤드 슬라이더(93)에는 앞서 설명한 자기 헤드가 있다. 서스펜션(94)은 액추에이터 암(95)의 한 끝에 접속되어 있고, 상기 액추에이터(95)의 다른 끝은 보이스 코일 모터(96)로 형성되어 있다. 상기 보이스 코일 모터(96)는 리니어 모터(linear motor)일 수 있다. 상기 액추에이터 암(95)은 고정된 축(97)의 상(上)면과 하(下)면에 형성된 볼 베어링(도시하지 않음)에 의해 지지되어, 상기 보이스 코일 모터(96)에 의해 회전할 수 있다.
지금까지 본 발명은 바람직한 실시예를 참고하여 상세히 도시하고 설명하였으나, 당 기술 분야의 통상의 지식을 가진 자에게는 본 발명의 정신 및 범위를 벗어나지 않고 형식과 세부 사항의 다양한 변형이 가능하다는 것이 이해될 것이다.
자기 소자의 강자성층 내에 불연속 에너지 준위가 안내되고, 복수의 터널 접합을 통해 터널 전류가 흐르며, 이 터널 접합은 제 1 및 제 2 전극 사이에 배치되고, 상기 제 1 강자성층은 상기 두 터널 접합 사이에 배치되고, 상기 터널 전류의 변동은 상기 강자성층 및 다른 강자성층의 자화 방향간의 관계에 따라 달라지는데, 터널 전류는 평행한 관계 및 반평행 관계 사이에서 변화됨으로써, MR 변화율이 큰 스핀 의존 전도를 가지는 전도 소자를 제공할 수 있고, 전류 이득 특성을 가지는 자기 소자를 제공할 수 있으며, 자기 헤드, 스핀 트랜지스터, 자기 메모리 소자 등의 자기 소자, 및 스핀 의존 전도 특성을 가지는 집적된 메모리 소자를 제공할 수 있다.

Claims (31)

  1. 제 1 및 제 2 터널 배리어층,
    상기 제 1 및 제 2 터널 배리어층 사이에 배치되어 있고 불연속 에너지 준위를 갖는 제 1 강자성층,
    상기 제 1 및 제 2 터널 배리어층 중 하나에 인접하여 배치되어, 상기 제 1 및 제 2 터널 배리어층 중 하나가 제 1 및 제 2 강자성층 사이에 있도록 하는 제 2 강자성층, 및
    상기 제 1 및 제 2 터널 배리어층 중 다른 하나와 상기 제 2 강자성층에 각 결합된 제 1 및 제 2 전극을 구비하는 것을 특징으로 하는 자기 소자.
  2. 제 1 항에 있어서,
    상기 불연속 에너지 준위를 통해 흐르는 터널 전류의 변동을 검출하는 전류 검출기를 추가로 구비하고, 상기 터널 전류의 변동은 상기 제 1 강자성층 또는 상기 제 2 강자성층의 자화 방향의 변화에 기인한 것을 특징으로 하는 자기 소자.
  3. 제 1 항에 있어서,
    상기 제 1 강자성층은 비자성 재료 내에 입자를 갖는 것을 특징으로 하는 자기 소자.
  4. 제 1 항에 있어서,
    상기 제 1 강자성층은 비자성 재료 내에 흩어져 있는 복수의 입자를 갖는 것을 특징으로 하는 자기 소자.
  5. 제 1 항에 있어서,
    상기 자기 소자는 스핀 편극 터널 효과를 갖는 것을 특징으로 하는 자기 소자.
  6. 제 1 항에 있어서,
    상기 제 2 강자성층은 상기 제 2 전극 중 하나와 통합되는 것을 특징으로 하는 자기 소자.
  7. 제 1 항에 있어서,
    상기 터널 배리어층의 쌍은 유전체 재료 또는 반도체 재료로 형성되는 것을 특징으로 하는 자기 소자.
  8. 제 1 항에 있어서,
    상기 자기 소자는 스핀 의존 공명 터널 효과를 갖는 것을 특징으로 하는 자기 소자.
  9. 제 1 항에 있어서,
    상기 제 1 및 제 2 강자성층 중 하나의 자화 방향은 고정되어 있으며, 상기 제 1 및 제 2 강자성층 중 다른 하나의 자화 방향은 충분히 회전 가능한 것을 특징으로 하는 자기 소자.
  10. 제 1 항에 있어서,
    제 3 터널 배리어층, 및 상기 제 3 터널 배리어층에 인접하여 배치되어 상기 제 3 터널 배리어층을 상기 제 1 강자성층과 샌드위치시키는 제 3 강자성층을 추가로 구비하는 것을 특징으로 하는 자기 소자.
  11. 제 1 항에 있어서,
    상기 제 3 터널 배리어층을 통해 상기 제 1 강자성층으로부터 분리되는 제 3 전극을 추가로 포함하는 것을 특징으로 하는 자기 소자.
  12. 제 11 항에 있어서,
    상기 제 3 전극은 상기 제 1 강자성층의 불연속 에너지 준위를 제어하는 것을 특징으로 하는 자기 소자.
  13. 제 11 항에 있어서,
    상기 자기 소자는 전류 이득 함수를 가지는 것을 특징으로 하는 자기 소자.
  14. 제 1 항에 있어서,
    상기 자기 소자는 실온에서 적어도 30%의 MR 변화율을 갖고, 상기 MR 변화율은 ΔR/Rs로 정의되며, 여기서 ΔR은 상기 소자의 저항 변화량이고 Rs는 포화 자계에서의 소자 저항인 것을 특징으로 하는 자기 소자.
  15. 복수의 워드(word) 라인,
    복수의 데이터 라인,
    각각의 메모리 셀이 상기 복수의 워드 라인 중 대응하는 하나, 및 상기 복수의 데이터 라인 중 대응하는 하나에 결합되는 복수의 메모리 셀을 포함하는 집적된 메모리 소자에 있어서,
    상기 메모리 셀의 각각은
    제 1 및 제 2 터널 배리어층,
    상기 제 1 및 제 2 터널 배리어층 사이에 배치되어 있고 불연속 에너지 준위를 갖는 제 1 강자성층,
    상기 제 1 및 제 2 터널 배리어층 중 하나에 인접하여 배치되어, 상기 제 1 및 제 2 터널 배리어층 중 하나가 제 1 및 제 2 강자성층 사이에 있도록 하는 제 2 강자성층, 및
    상기 제 1 및 제 2 터널 배리어층 중 다른 하나와 상기 제 2 강자성층에 각각 결합되는 제 1 및 제 2 전극을 구비하고,
    상기 복수의 데이터 라인의 각각은 상기 복수의 메모리 셀의 대응 부분의 제 1 및 제 2 전극 중 하나를, 상기 제 1 강자성층 내의 불연속 에너지 준위를 통해 흐르는 터널 전류의 변동을 검출하는 전류 검출기에 접속하고, 상기 터널 전류의 변동은 상기 제 1 및 제 2 강자성층 중 하나의 자화 방향의 변화에 기인하는 것을 특징으로 하는 집적된 메모리 소자.
  16. 제 15 항에 있어서,
    상기 제 2 강자성층은 상기 제 1 및 제 2 전극 중 하나와 통합되는 것을 특징으로 하는 집적된 메모리 소자.
  17. 제 1 및 제 2 터널 배리어층,
    상기 제 1 및 제 2 터널 배리어층 사이에 배치되어 있고 불연속 에너지 준위를 갖는 제 1 강자성층,
    상기 제 1 및 제 2 터널 배리어층이 각각 상기 제 1 강자성층과 제 2 강자성층 사이 및 상기 제 1 강자성층과 제 3 강자성층 사이에 놓이도록, 상기 제 1 및 제 2 터널 배리어층에 각각 인접하여 배치되는 제 2 및 제 3 강자성층, 및
    상기 제 2 강자성층과 상기 제 3 강자성층에 각각 결합되는 한 쌍의 전극, 및
    상기 제 1 강자성층 내의 불연속 에너지 준위를 통해 흐르는 터널 전류의 변동을 검출하는 전류 검출기를 구비하고, 상기 터널 전류의 변동은 상기 제 1 및 제 2 강자성층 중 하나의 자화 방향의 변화에 기인하는 것을 특징으로 하는 자기 센서.
  18. 제 17 항에 있어서,
    상기 제 2 강자성층이 상기 전극 쌍 중 하나와 통합되는 것을 특징으로 하는 자기 센서.
  19. 제 1 및 제 2 터널 배리어층,
    상기 제 1 및 제 2 터널 배리어층 사이에 배치되고 불연속 에너지 준위를 갖는 제 1 강자성층,
    상기 제 1 및 제 2 터널 배리어층의 각각에 인접하여 배치되어, 상기 제 1 및 제 2 터널 배리어층의 각각이 상기 제 1 강자성층과 제 2 강자성층 사이, 및 상기 제 1 강자성층과 제 3 강자성층 사이 중 하나에 놓이도록 하는 제 2 및 제 3 강자성층, 및
    상기 제 3 강자성층에 결합되는 반강자성층을 구비하는 것을 특징으로 하는 자기 헤드.
  20. 제 19 항에 있어서,
    상기 제 1 강자성층 내의 불연속 에너지 준위를 통해 흐르는 터널 전류의 변동을 검출하는 전류 검출기를 추가로 구비하고, 상기 터널 전류의 변동은 상기 제 1, 제 2 또는 제 3 강자성층 중 하나의 자화 방향의 변화에 기인하는 것을 특징으로 하는 자기 헤드.
  21. 제 19 항에 있어서,
    상기 제 2 및 제 3 강자성층 중 다른 하나에 결합되는 또 다른 반강자성층을 구비하는 것을 특징으로 하는 자기 헤드.
  22. 자기 디스크, 상기 자기 디스크와 정보를 교환하는 자기 헤드를 구비한 자기 디스크 시스템에 있어서,
    제 1 및 제 2 터널 배리어층,
    상기 제 1 및 제 2 터널 배리어층 사이에 배치되고 불연속 에너지 준위를 갖는 제 1 강자성층,
    상기 제 1 및 제 2 터널 배리어층 중 하나에 인접하여 배치되어, 상기 제 1 및 제 2 터널 배리어층 중 하나가 제 1 및 제 2 강자성층 사이에 놓이도록 하는 제 2 강자성층,
    상기 제 1 및 제 2 터널 배리어층 중 다른 하나와 상기 제 2 강자성층에 각각 결합되는 제 1 및 제 2 전극, 및
    상기 제 1 강자성층 내의 불연속 에너지 준위를 통해 흐르는 터널 전류의 변동을 검출하는 전류 검출기를 구비하고, 상기 터널 전류의 변동은 상기 제 1 및 제 2 강자성층 중 하나의 자화 방향의 변화에 기인하는 것을 특징으로 하는 자기 디스크 시스템.
  23. 제 22 항에 있어서,
    상기 제 2 강자성층이 상기 제 1 및 제 2 전극 중 하나와 통합되는 것을 특징으로 하는 자기 디스크 시스템.
  24. 불연속 에너지 준위를 가지는 제 1 강자성층,
    상기 제 1 강자성층에 인접하여 배치되고, 서로 대향하여 배치되는 제 1 및 제 2 유전체층, 및
    상기 제 1 및 제 2 유전체층에 각각 인접하여 배치되는 제 1 및 제 2 전극을 구비하는 것을 특징으로 하는 자기 소자.
  25. 제 24 항에 있어서,
    제 2 강자성층이 상기 제 2 전극과 상기 제 2 유전체층 사이에 배치되는 것을 특징으로 하는 자기 소자.
  26. 제 25 항에 있어서,
    상기 제 1 및 제 2 강자성층은 각각 스핀 방향을 가지며, 상기 스핀 방향은 거의 서로 수직인 것을 특징으로 하는 자기 소자.
  27. 제 24 항에 있어서,
    상기 제 1 및 제 2 강자성층 중 하나의 자화 방향은 고정되어 있고, 상기 제 1 및 제 2 강자성층 중 다른 하나의 자화 방향은 회전 가능한 것을 특징으로 하는 자기 소자.
  28. 제 24 항에 있어서,
    상기 제 1 강자성층에 결합된 제 3 전극을 추가로 구비하여 상기 제 1 강자성층의 불연속 에너지 준위를 제어하는 것을 특징으로 하는 자기 소자.
  29. 제 24 항에 있어서,
    상기 제 1 강자성층은 연질 자성 재료로 형성되는 것을 특징으로 하는 자기 소자.
  30. 제 29 항에 있어서,
    상기 연질 자성 재료는 Ni-Fe 합금, 반-금속 재료, 산화 페로브스카이트 반-금속, 및 비결정질 합금의 그룹으로부터 선택되는 것을 특징으로 하는 자기 소자.
  31. 제 24 항에 있어서,
    상기 제 1 유전체층과 상기 제 1 전극 사이, 및 상기 제 2 유전체층과 상기 제 2 전극 사이에 각각 배치되는 제 2 및 제 3 강자성층을 추가로 구비하고, 상기 제 1 및 제 2 전극 중 적어도 하나는 상기 제 2 및 제 3 강자성층 중 대응하는 하나에 인접한 반강자성층을 포함하는 것을 특징으로 하는 자기 소자.
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