KR100401777B1 - 자기 저항 효과 소자 및 자기 메모리 장치 - Google Patents

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Abstract

제1 반강자성층/제1 강자성층/제1 유전체층/제2 강자성층/제2 유전체층/제3 강자성층/제2 반강자성층이 적층된 강자성 이중 터널 접합을 갖는 자기 저항 효과 소자로서, 프리층인 제2 강자성층이 Co 기 합금 또는 Co 기 합금/Ni-Fe 합금/Co 기 합금으로 구성된 3층막으로 이루어지고, 제1 내지 제3 강자성층으로 터널 전류가 흐른다.

Description

자기 저항 효과 소자 및 자기 메모리 장치{MAGNETORESISTIVE ELEMENT AND MAGNETIC MEMORY DEVICE}
본 발명은 강자성 이중 터널 접합을 갖는 자기 저항 효과 소자 및 그것을 이용한 자기 메모리 장치에 관한 것이다.
자기 저항 효과는 강자성체에 자장을 인가하면 전기 저항이 변화하는 현상이다. 이 효과를 이용한 자기 저항 효과 소자(MR 소자)는 온도 안정성이 우수하고 사용 온도 범위가 넓다는 특징이 있기 때문에 자기 헤드나 자기 센서등에 이용되고 최근에는 자기 메모리 장치(MRAM)등에도 이용되기 시작하고 있다. 이들의 자기 저항 효과 소자는 외부 자계에 대해 감도가 크고 응답 속도가 빠르도록 요구된다.
최근에는 2개의 강자성층 사이에 유전체층을 삽입한 샌드위치막을 포함하고, 막면에 수직으로 흐르는 터널 전류를 이용하는 자기 저항 효과 소자, 소위 강자성 터널 접합 소자(터널 접합형 자기 저항 효과 소자; TMR)가 발견되고 있다. 강자성 터널 접합 소자는 20% 이상의 자기 저항 변화율을 나타낸다(J. Appl. Phys. 79, 4724(1996). 이 때문에 TMR을 자기 헤드나 자기 저항 효과 메모리로 응용할 수 있을 가능성이 높아졌다. 그러나, 이 강자성 싱글 터널 접합 소자에서는 원하는 출력 전압치를 얻기 위해 인가 전압을 늘리면 자기 저항 변화율이 상당히 감소하게 된다는 문제가 있다(Phys. Rev. Lett. 74, 3273(1995)).
또한, 강자성 싱글 터널 접합을 구성하는 한쪽의 강자성층에 접하여 반강자성층을 설치하고, 이 강자성층을 자화 고착층으로 한 구조를 포함하는 강자성 싱글 터널 접합 소자가 제안되고 있다(특개평10-4227). 그러나, 이 강자성 싱글 터널접합 소자라도 마찬가지로 원하는 출력 전압치를 얻기 위해 인가 전압을 늘리면 자기 저항 변화율이 상당히 감소하게 된다는 문제가 있다.
한편, Fe/Ge/Fe/Ge/Fe라는 적층 구조를 형성한 강자성 이중 터널 접합을 갖는 자기 저항 효과 소자에 있어서는 스핀 편극 공명 터널 효과에 따라 큰 MR 변화율을 얻을 수 있게 된다는 것이 이론적으로 예상되고 있다(Phys. Rev. B56, 5484 (1997)). 그러나, 이것은 저온(8K)에서의 결과로서 실온에서는 상기된 바와 같은 현상이 발생하는 것은 예상되지 않는다. 또, 이러한 예에서는 Al2O3, SiO2, AlN 등의 유전체를 이용하지 않는다. 또한, 상기 구조의 강자성 이중 터널 접합 소자는 반강자성층에서 핀된 강자성층이 없기 때문에 MRAM 등에 사용하면 몇번의 기입으로 인해 자화 고착층 일부의 자기 모멘트가 회전되는 결과로 출력이 서서히 저하된다는 문제가 있다.
또한, 자성 입자를 분산시킨 유전체층을 포함하는 강자성 다중 터널 접합 소자가 제안되고 있다(Phys. Rev. B56(10), R5747(1997); 응용 자기학회지 23, 4-2, (1999); App1. Phys. Lett. 73(19), 2829(1998)). 이러한 소자들이더라도 20% 이상의 자기 저항 변화율을 얻을 수 있게 되었기 때문에 자기 헤드나 자기 저항 효과 메모리에의 응용이 기대되고 있다. 특히, 강자성 이중 터널 접합 소자는 인가 전압을 늘려도 자기 저항 변화율의 감소가 작다고 하는 이점이 있다. 그러나, 이러한 소자들이더라도 반강자성층에서 핀된 강자성층이 없기 때문에, MRAM 등에 사용하면 몇번의 기입으로 인해 자화 고착층 일부의 자기 모멘트가 회전되는 결과로 출력이 서서히 저하한다는 문제가 있다. 또한, 연속막으로 이루어지는 강자성층을 이용한 강자성 이중 터널 접합 소자(App1. Phys. Lett. 73(19), 2829(1998))에서는 유전체층에 삽입된 강자성층이 Co, Ni80Fe20등의 단층막으로 이루어지기 때문에 전류 자계에 의해 자기 모멘트를 반전시키기 위한 반전 자장을 자유롭게 설계할 수 없다는 문제가 있는데다가 자화 왜곡이 큰 Co 등을 가공하면 보자력(保磁力)이 커진다고 하는 문제도 있었다.
강자성 터널 접합 소자를 MRAM 등에 응용하는 경우 배선(비트선 또는 워드선)에 전류를 흘림에 따라 자화가 고착되지 않은 강자성층(프리층, 자기 기록층)에 외부 자계(전류 자계)를 인가하여 자기 기록층의 자화를 반전시킨다. 그러나, 메모리셀의 축소와 함께 자기 기록층의 자화의 반전에 필요한 자계(스위칭 자계)가 증가하고 기입을 위해 배선에 대전류를 흘릴 필요가 있다. 이 때문에, MRAM의 기억 용량의 증대와 함께 기입시 소비 전력이 증가한다. 예를 들면, 1Gb 이상의 고밀도 MRAM 디바이스에서는 전류 자계에 의한 기입시 배선에 흘리는 전류 밀도가 증대하여 배선이 용융된다는 문제가 생길 우려도 있다.
이러한 문제에 대처하는 하나의 방법으로서 스핀 편극한 스핀 전류를 주입하고 자화 반전을 행하는 시도가 이루어지고 있다(J. Mag. Mag. Mat., 159(1996) L1 ; J. Mag. Mag. Mat., 202(1999)157). 그러나, 스핀 전류를 주입하여 자화 반전을 행하는 방법에 따르면 TMR 소자를 흐르는 전류 밀도가 커지고 터널 절연층이 파괴될 우려가 있다. 또한, 스핀 주입에 적합한 소자 구조는 아직 제안되지 않았다.
본 발명의 목적은, 원하는 출력 전압치를 얻기 위해 인가 전압을 늘리더라도 자기 저항 변화율이 그다지 감소하지 않고, 기입으로 인해 자화 고착층 일부의 자기 모멘트가 회전하여 출력이 서서히 저하하는 문제도 없으며, 또한 강자성층의 모멘트를 반전시키기 위한 반전 자장을 자유롭게 설계할 수 있는 터널 접합형 자기 저항 효과 소자 및 자기 메모리 장치를 제공하는 것에 있다.
본 발명의 다른 목적은, 메모리셀의 축소에 따르는 자기 기록층의 자화를 반전시키기 위한 반전 자장의 증가를 억제할 수 있는 터널 접합형 자기 저항 효과 소자 및 자기 메모리 장치를 제공하는 것에 있다.
본 발명의 또 다른 목적은, 스핀 주입에 적합한 구조를 포함하고 배선 및 TMR 소자에 흐르는 전류 밀도를 억제할 수 있는 자기 메모리 장치 및 이러한 자기 메모리 장치에의 기입 방법을 제공하는 것에 있다.
본 발명의 제1 자기 저항 효과 소자는, 제1 반강자성층/제1 강자성층/제1 유전체층/제2 강자성층/제2 유전체층/제3 강자성층/제2 반강자성층이 적층된 강자성 이중 터널 접합을 포함하고, 상기 제2 강자성층이 Co 기 합금 또는 Co 기 합금/Ni-Fe 합금/Co 기 합금으로 구성된 3층막으로 이루어지고, 상기 제1 내지 제3 강자성층에 터널 전류가 흐른다.
본 발명의 제2 자기 저항 효과 소자는, 제1 강자성층/제1 유전체층/제2 강자성층/제1 반강자성층/제3 강자성층/제2 유전체층/제4 강자성층이 적층된 강자성 이중 터널 접합을 포함하고, 상기 제1 및 제4 강자성층이 Co 기 합금 또는 Co 기 합금/Ni-Fe 합금/Co 기 합금으로 구성된 3층막으로 이루어지고, 상기 제1 내지 제4 강자성층에 터널 전류가 흐른다.
본 발명의 제3 자기 저항 효과 소자는, 제1 반강자성층/제1 강자성층/제1 유전체층/제2 강자성층/제2 반강자성층/제3 강자성층/제2 유전체층/제4 강자성층/제3 반강자성층이 적층된 강자성 이중 터널 접합을 포함하고, 상기 제1 및 제4 강자성층 또는 상기 제2 및 제3 강자성층이 Co 기 합금 또는 Co 기 합금/Ni-Fe 합금/Co 기 합금으로 구성된 3층막으로 이루어지고, 상기 제1 내지 제4 강자성층으로 터널 전류가 흐른다.
본 발명의 제4 자기 저항 효과 소자는, 제1 강자성층/제1 유전체층/제2 강자성층/제1 비자성층/제3 강자성층/제2 비자성층/제4 강자성층/제2 유전체층/제5 강자성층이 적층된 강자성 이중 터널 접합을 포함하고, 상호 인접하는 제2, 제3, 제4 강자성층이 비자성층을 통해 반강자성 결합하고 있고, 상기 제1 및 제5 강자성층이 Co 기 합금 또는 Co 기 합금/Ni-Fe 합금/Co 기 합금으로 구성된 3층막으로 이루어지고, 상기 제1 내지 제5 강자성층으로 터널 전류가 흐른다.
본 발명의 자기 저항 효과 소자에 있어서는, 상기 Co 기 합금 또는 Co 기 합금/Ni-Fe 합금/Co 기 합금으로 구성된 3층막의 막 두께가 1∼5㎚인 것이 바람직하다.
본 발명의 자기 메모리 장치는, 트랜지스터 또는 다이오드와, 제1 내지 제4 중 어느 하나의 자기 저항 효과 소자를 갖는다.
본 발명의 자기 메모리 장치는, 트랜지스터 또는 다이오드, 제1 또는 제3 자기 저항 효과 소자를 포함하고, 상기 자기 저항 효과 소자 중 적어도 최상층의 반강자성층이 비트선의 일부를 구성하고 있다.
본 발명의 다른 자기 메모리 장치는, 자화 방향이 고착된 제1 자화 고착층과, 제1 유전체층과, 자화 방향이 반전 가능한 자기 기록층과, 제2 유전체층과, 자화 방향이 고착된 제2 자화 고착층을 포함하고, 상기 자기 기록층이, 자성층, 비자성층, 및 자성층의 3층막을 포함하고, 상기 3층막을 구성하는 2개의 자성층이 반강자성 결합하고, 상기 2개의 자화 고착층의 유전체층에 접하는 영역의 자화가 실질적으로 반평행이다.
본 발명의 또 다른 자기 메모리 장치는, 자화 방향이 고착된 제1 자화 고착층과, 제1 유전체층과, 자화 방향이 반전 가능한 자기 기록층과, 제2 유전체층과, 자화 방향이 고착된 제2 자화 고착층을 포함하고, 상기 자기 기록층이, 자성층, 비자성층, 및 자성층의 3층막을 포함하고, 상기 3층막을 구성하는 2개의 자성층이 반강자성 결합하고, 상기 제2 자화 고착층이, 자성층, 비자성층, 및 자성층의 3층막을 포함하고, 상기 3층막을 구성하는 2개의 자성층이 반강자성 결합하고, 상기 제1 자화 고착층의 길이가, 상기 제2 자화 고착층 및 상기 자기 기록층의 길이보다도 길게 형성되고, 상기 2개의 자화 고착층의 유전체층에 접하는 영역의 자화가 실질적으로 반평행이다.
이들의 자기 메모리 장치에의 기입 방법은, 자기 메모리 장치를 구성하는 상기 제1 또는 제2 자화 고착층을 통해 상기 자기 기록층에 스핀 전류를 공급함과 동시에, 기입용 배선에 전류를 흘려 상기 자기 기록층에 전류 자계를 인가한다.
본 발명의 또 다른 자기 저항 효과 소자는, 제1 반강자성층/제1 강자성층/ 제1 터널 절연층/제2 강자성층/제1 비자성층/제3 강자성층/제2 비자성층/제4 강자성층/제2 터널 절연층/제5 강자성층/제2 반강자성층이 적층된 강자성 이중 터널 접합을 포함하고, 제2 및 제3 강자성층이 제1 비자성층을 통해 반강자성 결합하고, 제3 및 제4 강자성층이 제2 비자성층을 통해 반강자성 결합하고 있다.
도 1은 본 발명의 제1 자기 저항 효과 소자의 기본 구조를 나타내는 단면도.
도 2는 본 발명의 제2 자기 저항 효과 소자의 기본 구조를 나타내는 단면도.
도 3은 본 발명의 제3 자기 저항 효과 소자의 기본 구조를 나타내는 단면도.
도 4는 본 발명의 제4 자기 저항 효과 소자의 기본 구조를 나타내는 단면도.
도 5는 본 발명의 제4 자기 저항 효과 소자의 변형예의 기본 구조를 나타내는 단면도.
도 6은 MOS 트랜지스터와 강자성 이중 터널 접합 소자를 조합한 자기 메모리 장치(MRAM)의 등가 회로도.
도 7은 강자성 이중 터널 접합 소자의 핀층이 비트선의 일부를 구성하는 도 6의 MRAM의 단면도.
도 8은 다이오드와 강자성 이중 터널 접합 소자를 조합한 MRAM의 등가 회로도.
도 9는 강자성 이중 터널 접합 소자의 핀층이 비트선의 일부를 구성하는 도 8의 MRAM의 단면도.
도 10은 본 발명의 다른 MRAM에 이용되는 강자성 이중 터널 접합 소자의 단면도.
도 11은 본 발명의 다른 MRAM에 이용되는 강자성 이중 터널 접합 소자의 단면도.
도 12는 본 발명의 다른 MRAM에 이용되는 강자성 이중 터널 접합 소자의 단면도.
도 13은 본 발명에 따른 MRAM의 예를 나타내는 단면도.
도 14는 본 발명에 따른 MRAM의 다른 예를 나타내는 단면도.
도 15는 본 발명에 따른 자기 저항 효과 소자의 다른 예를 나타내는 단면도.
도 16은 본 발명에 따른 자기 저항 효과 소자의 다른 예를 나타내는 단면도.
도 17은 본 발명에 따른 자기 저항 효과 소자의 다른 예를 나타내는 단면도.
도 18은 본 발명에 따른 터널 접합형 자기 저항 효과 소자를 포함하는 자기 저항 효과 헤드를 탑재한 자기 헤드 어셈블리의 사시도.
도 19는 도 18에 도시된 자기 헤드 어셈블리를 탑재한 자기 디스크 장치의 내부 구조를 나타내는 사시도.
도 20은 실시예1의 시료 A 및 B의 자기 저항 효과 곡선을 도시한 도면.
도 21은 실시예1의 시료 A, B 및 C에 대해 자기 저항 변화율의 인가 전압 의존성을 도시한 도면.
도 22는 실시예1의 시료 A, B 및 D에 대해 펄스 자장의 반전 횟수와 출력 전압과의 관계를 나타낸 도면.
도 23은 실시예2의 시료 A2 및 B2의 자기 저항 효과 곡선을 도시한 도면.
도 24는 실시예2의 시료 A2, B2 및 C2에 대해 자기 저항 변화율의 인가 전압 의존성을 도시한 도면.
도 25는 실시예2의 시료 A2, B2 및 D2에 대해 펄스 자장의 반전 횟수와 출력 전압과의 관계를 나타낸 도면.
도 26은 실시예3의 시료 A3 및 B3의 자기 저항 효과 곡선을 도시한 도면.
도 27은 실시예3의 시료 A3, B3 및 C3에 대해 자기 저항 변화율의 인가 전압 의존성을 도시한 도면.
도 28은 실시예3의 시료 A3, B3 및 D3에 대해 펄스 자장의 반전 횟수와 출력 전압과의 관계를 나타낸 도면.
도 29는 실시예4의 시료 A4 및 B4의 자기 저항 효과 곡선을 도시한 도면.
도 30은 실시예4의 시료 A4, B4 및 C4에 대해 자기 저항 변화율의 인가 전압 의존성을 나타낸 도면.
도 31은 실시예4의 시료 A4, B4 및 D4에 대해 펄스 자장의 반전 횟수와 출력 전압과의 관계를 나타낸 도면.
도 32는 실시예5에 있어서의 핀층이 비트선의 일부를 구성하는 자기 저항 효과 소자의 단면도.
도 33은 실시예5의 시료 A5 및 B5의 자기 저항 효과 곡선을 나타낸 도면.
도 34는 실시예5의 시료 A5, B5 및 C5에 대해 자기 저항 변화율의 인가 전압 의존성을 나타낸 도면.
도 35는 실시예5의 시료 A5, B5, D5 및 E5에 대해 펄스 자장의 반전 횟수와출력 전압과의 관계를 나타낸 도면.
도 36은 실시예7의 시료 T1, T2 및 T3에 대해 접합 폭과 자기 저항 변화율과의 관계를 나타낸 도면.
도 37은 실시예7의 시료 T1, T2 및 T3에 대해 자기 저항 변화율의 인가 전압 의존성을 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
10, 20, 30, 40 : 자기 저항 효과 소자
11, 24, 31 : 제1 반강자성층
12, 21, 32, 41 : 제1 강자성층
13, 22, 33, 42 : 제1 유전체층
14, 23, 34, 43 : 제2 강자성층
15, 26, 37, 48 : 제2 유전체층
16, 25, 36, 45 : 제3 강자성층
17, 35 : 제2 반강자성층
27, 38, 47 : 제4 강자성층
39 : 제3 반강자성층
49 : 제5 강자성층
44 : 제1 비자성층
46 : 제2 비자성층
이하, 본 발명에 따른 자기 저항 효과 소자의 기본 구조를, 도 1 ∼ 도 4를 참조하여 설명한다.
도 l에 본 발명의 제1 자기 저항 효과 소자를 나타낸다. 이 자기 저항 효과 소자(10)에서는, 제1 반강자성층(11)/제1 강자성층(12)/제1 유전체층(13)/제2 강자성층(14)/제2 유전체층(15)/제3 강자성층(16)/제2 반강자성층(17)을 적층하여 강자성 이중 터널 접합을 형성하고 있다. 이 소자에서는, 제1 내지 제3 강자성층에 터널 전류를 흘린다. 이 소자에서는, 제1 및 제3 강자성층(12, 16)이 핀층(자화 고착층), 제2 강자성층(14)이 프리층(MRAM의 경우에는 자기 기록층)이다. 제1 자기 저항 효과 소자로는, 프리층인 제2 강자성층(14)이 Co 기 합금(예를 들면 Co-Fe, Co-Fe-Ni 등) 또는 Co 기 합금/Ni-Fe 합금/Co 기 합금으로 구성된 3층막으로 이루어진다.
도 2에 본 발명의 제2 자기 저항 효과 소자를 나타낸다. 이 자기 저항 효과 소자(20)에서는, 제1 강자성층(21)/제1 유전체층(22)/제2 강자성층(23)/제1 반강자성층(24)/제3 강자성층(25)/제2 유전체층(26)/제4 강자성층(27)을 적층하여 강자성이중 터널 접합을 형성하고 있다. 이 소자에서는, 제1 내지 제4 강자성층에 터널 전류를 흘린다. 이 소자에서는, 제2 및 제3 강자성층(23, 25)이 핀층, 제1 및 제4 강자성층(21, 27)이 프리층(MRAM의 경우에는 자기 기록층)이다. 제2 자기 저항 효과 소자에서는, 프리층인 제1 및 제4 강자성층(21, 27)이 Co 기 합금(예를 들면 Co-Fe, Co-Fe-Ni등) 또는 Co 기 합금/Ni-Fe 합금/Co 기 합금으로 구성된 3층막으로 이루어진다.
도 3에 본 발명의 제3 자기 저항 효과 소자를 나타낸다. 이 자기 저항 효과 소자(30)에서는, 제1 반강자성층(31)/제1 강자성층(32)/제1 유전체층(33)/제2 강자성층(34)/제2 반강자성층(35)/제3 강자성층(36)/제2 유전체층(37)/제4 강자성층 (38)/제3 반강자성층(39)을 적층하여 강자성 이중 터널 접합을 형성하고 있다. 이 소자에서는, 제1 내지 제4 강자성층으로 터널 전류를 흘린다. 이 소자에서는, 제2 및 제3 강자성층(34, 36)을 핀층으로 하여 설계한 경우에는 제1 및 제4 강자성층 (32, 38)이 프리층(MRAM의 경우에는 자기 기록층)이 된다. 한편, 제1 및 제4 강자성층(32, 38)을 핀층으로 하여 설계한 경우에는 제2 및 제3 강자성층(34, 36)이 프리층(MRAM의 경우에는 자기 기록층)이 된다. 제3 자기 저항 효과 소자에서는, 프리층으로서 이용되고, 제1 및 제4 강자성층(32, 38), 또는 제2 및 제3 강자성층 (34, 36) 중 어느 조가 Co 기 합금(예를 들면 Co-Fe, Co-Fe-Ni 등) 또는 Co 기 합금/Ni-Fe 합금/Co 기 합금으로 구성된 3층막으로 이루어진다.
도 4에 본 발명의 제4 자기 저항 효과 소자를 나타낸다. 이 자기 저항 효과 소자(40)에서는, 제1 강자성층(41)/제1 유전체층(42)/제2 강자성층(43)/제1 비자성층(44)/제3 강자성층(45)/제2 비자성층(46)/제4 강자성층(47)/제2 유전체층(48)/ 제5 강자성층(49)을 적층하여 강자성 이중 터널 접합을 형성하고 있다. 이 소자에서는, 제1 내지 제5 강자성층으로 터널 전류를 흘린다. 또한, 상호 인접하는 제2, 제3, 제4 강자성층(43, 45, 47)은 비자성층(44, 46)을 통해 반강자성 결합하고 있다. 이 소자에서는, 제2 내지 제4 강자성층(43, 45, 47)이 핀층, 제1 및 제5 강자성층(41, 49)이 프리층(MRAM의 경우에는 자기 기록층)이다. 제4 자기 저항 효과 소자에서는, 프리층인 제1 및 제5 강자성층(41, 49)이 Co 기 합금(예를 들면 Co-Fe, Co-Fe-Ni 등) 또는 Co 기 합금/Ni-Fe 합금/Co 기 합금으로 구성된 3층막으로 이루어진다.
도 5에 제4 자기 저항 효과 소자의 변형예를 나타낸다. 도 5의 자기 저항 효과 소자에서는, 도 4의 제3 강자성층(45)을 대신하여 그 강자성층 중간에 반강자성층을 설치한 구조 즉 강자성층(45a)/반강자성층(50)/강자성층(45b)의 3층막을 형성하고 있다.
또, 제4 자기 저항 효과 소자를 구성하는 제2 및 제4 강자성층(43, 47) 중 적어도 한쪽에 접촉시켜 반강자성층을 설치해도 좋다.
본 발명에 따른 강자성 이중 터널 접합을 갖는 자기 저항 효과 소자는, 적어도 2층의 유전체층을 포함하므로, 하나의 터널 접합에 실효적으로 인가되는 전압이 작다. 이 때문에, 자기 저항 변화율의 전압 의존성이 현저하지 않고, 원하는 출력 전압치를 얻기 위해 인가 전압을 늘려도 자기 저항 변화율의 저하가 적다는 이점이 있다.
본 발명에 따른 강자성 이중 터널 접합을 갖는 자기 저항 효과 소자는, 상기한 4개의 기본 구조 모두, 자화 고착층(핀층)의 스핀이 반강자성층 또는 반강자성 결합에 의해 고착되어 있으므로, 기입을 반복해도 자화 고착층의 자기 모멘트가 회전하지 않고, 출력이 서서히 저하한다는 문제를 방지할 수 있다.
또한, 본 발명에 따른 자기 저항 효과 소자에서는, 프리층(자기 기록층)에 자화 왜곡이 적은 Co 기 합금(Co-Fe, Co-Fe-Ni 등) 또는 Co 기 합금/Ni-Fe 합금/Co 기 합금으로 구성된 3층막을 이용하고 있다. 프리층은, 도 1 에서의 제2 강자성층 (14), 도 2에서의 제1 및 제4 강자성층(21, 27), 도 3에서의 제1 및 제4 강자성층 (32, 38), 또는 제2 및 제3 강자성층(34, 36) 중 어느 한 조(組), 도 4 및 도 5에서의 제1 및 제5 강자성층(41, 49)이다. 이 때문에, 반전 자장이 작게 억제되고, 전류 자계를 인가하기 위해 배선에 흘리는 전류를 작게 할 수 있다. 프리층에 Co 기 합금/Ni-Fe 합금/Co 기 합금으로 구성된 3층막을 이용한 경우, 각 층의 막 두께비를 바꿈에 따라, 반전 자장의 크기를 자유롭게 설계할 수 있다.
특히, 도 3의 구조를 포함하는 자기 저항 효과 소자에서는, 반전 자장은 자성체의 보자력이 아니고 자성체/반강자성체의 계면에 생기는 교환 자장으로 결정된다. 그리고, 이 교환 자장은 제1 및 제3 반강자성층(31, 39) 및 제2 반강자성층 (35)의 종류, 막 두께, 합금 조성을 바꿈에 따라 자유롭게 설계할 수 있다는 이점이 있다. 이 때문에, 도 3의 기본 구조는, 상술된 4개의 기본 구조 중에서도 바람직한 특성을 나타낸다. 또한, 도 3의 구조는, 가공 치수가 서브 미크론이 되고 접합 면적이 매우 작아진 경우에 특히 유효하다. 즉, 가공 치수가 서브 미크론이 된경우에는, 기입하여 자장이 가공 손상이나 프리층(자기 기록층)의 도메인의 영향에 따라 변동되기 쉬워진다. 이에 대해, 도 3의 구조와 같이 프리층(자기 기록층)에 접하여 반강자성층이 설치되는 경우, 기입 자장을 교환 자장에 기초하여 설계할 수 있기 때문에, 기입 자장의 변동을 회피할 수 있다. 이 때문에, 소자의 수율도 현저히 향상시킬 수 있다.
한편, 본 발명의 자기 저항 효과 소자를 미세 가공할 때, 가공 정밀도를 올리기 위해서는 전체의 막 두께가 얇은 것이 바람직하다. 이 점에서는, 도 2, 도 4 또는 도 5와 같이 반강자성층이 가능한 한 적은 구조가 바람직하다.
다음에, 본 발명의 자기 저항 효과 소자를 구성하는 각 층에 이용되는 재료에 대해 설명한다.
프리층(자기 기록층)에는, 상술된 바와 같이 Co 기 합금(Co-Fe, Co-Fe-Ni 등) 또는 Co 기 합금/Ni-Fe 합금/Co 기 합금으로 구성된 3층막이 이용된다. 또한, 이들의 합금에 Ag, Cu, Au, Al, Mg, Si, Bi, Ta, B, C, O, N, Si, Pd, Pt, Zr, Ir, W, Mo, Nb 등의 비자성 원소를 다소 첨가해도 좋다. 본 발명의 자기 저항 효과 소자는, 자기 저항 효과형 자기 헤드, 자기 메모리 장치, 자계 센서 등에 적용할 수 있으므로 이들 용도로는 프리층에 일축 이방성을 부여하는 것이 바람직하다.
프리층의 두께는, 0.1㎚∼100㎚이 바람직하고, 0.5∼50㎚이 보다 바람직하고, 1∼5㎚이 가장 바람직하다. 프리층의 두께가 1㎚ 미만이 되면, 프리층이 연속막이 되지 않고, 유전체층 중에 강자성 입자가 분산된, 소위 그래뉼러 구조가 될 우려가 있다. 이 결과, 접합 특성의 제어가 곤란하여 스위칭 자장이 변동될 우려가 있을 뿐만 아니라 미립자의 크기에 따라서는 실온에서 초상자성이 되어 MR 변화율이 극단적으로 저하한다는 문제도 생긴다. 한편, 프리층의 두께가 5㎚를 넘으면, 자기 저항 효과 소자를 MRAM에 응용하는데 있어서 예를 들면 0.25㎛ 룰로 소자를 설계했을 때에, 반전 자장이 l00Oe를 넘기 때문에 배선에 대전류를 흘릴 필요가 생긴다. 또한, 프리층의 두께가 5㎚를 넘으면, MR 변화율이 바이어스 전압의 상승과 동시에 저하하는, 소위 바이어스 의존성이 현저해진다. 프리층의 두께가 1∼5㎚의 범위이면, 미세화에 따르는 반전 자장의 증대 및 MR 변화율의 바이어스 의존성이 억제된다. 또한, 프리층의 두께가 이 범위이면, 가공 정밀도도 양호해진다.
핀층의 재료는 특별히 제한되지 않고, Fe, Co, Ni 또는 이들의 합금, 스핀 분극율이 큰 마그네타이트, CrO2, RXMnO3-y(R; 희토류, X ; Ca, Ba, Sr)등의 산화물, NiMnSb, PtMnSb 등의 포이슬러 합금등을 이용할 수 있다. 핀층은 초상자성이 되지 않을 정도의 두께가 필요하고, 0.4㎚ 이상인 것이 바람직하다. 또한, 강자성을 잃지 않는 한 이들 자성체에 Ag, Cu, Au, Al, Mg, Si, Bi, Ta, B, C, O, N, Si, Pd, Pt, Zr, Ir, W, Mo, Nb 등의 비자성 원소를 다소 첨가해도 좋다.
또, 반강자성층에 의해 핀층을 강하게 고착하고 싶은 경우, 핀층으로서 강자성층/비자성층/강자성층의 3층막을 이용하여, 비자성층을 통해 적층된 2층의 강자성층을 반강자성 결합시켜도 좋다. 비자성층의 재료는 특별히 한정되지 않고 Ru, Ir, Cr, Cu 등의 금속을 이용할 수 있다. 비자성층의 막 두께를 조정함으로써, 자성 층간에 반강자성 결합이 생긴다. 비자성층의 막 두께는 0.5∼2.5㎚인 것이 바람직하다. 내열성 및 반강자성 결합의 강도등을 고려하면 비자성층의 막 두께는 0.7∼1.3㎚ 인 것이 보다 바람직하다. 구체적으로는, Co(또는 Co-Fe)/Ru/Co(또는 Co-Fe), Co(또는 Co-Fe)/Ir/Co(또는 Co-Fe)등의 3층막을 들 수 있다.
반강자성층의 재료로는 Fe-Mn, Pt-Mn, Pt-Cr-Mn, Ni-Mn, Ir-Mn, NiO, Fe2O3등을 이용할 수 있다.
유전체층의 재료로서는, Al2O3, SiO2, MgO, AlN, Bi2O3, MgF2, CaF2, SrTiO2, AlLaO3등을 이용할 수 있다. 유전체층은, 산소, 질소 또는 불소의 결손이 생겨도 된다. 유전체층의 두께는 특별히 한정되지 않지만 얇은 것이 바람직하고 10㎚ 이하, 또한 5㎚ 이하인 것이 바람직하다.
본 발명의 자기 저항 효과 소자가 형성되는 기판은 특별히 한정되지 않고, Si, SiO2, Al2O3, 첨정석, AlN 등 각종 기판을 이용할 수 있다. 본 발명에서는, 기판 상에 기초층을 통해 자기 저항 효과 소자를 적층해도 되고, 또한 자기 저항 효과 소자의 상부에 보호층을 설치해도 좋다. 이들의 기초층 및 보호층의 재료로서는, Ta, Ti, W, Pt, Pd, Au, Ti/Pt, Ta/Pt, Ti/Pd, Ta/Pd, 또는 TiNx 등의 질화물등을 이용하는 것이 바람직하다.
본 발명에 따른 자기 저항 효과 소자는, 각종 스퍼터법, 증착법, 분자선 에피택셜법등의 통상의 성막 방법을 이용하여 각 층을 형성함으로써 제조할 수 있다.
이어서, 본 발명의 자기 저항 효과 소자를 적용한 자기 메모리 장치(MRAM)에 대해 설명한다. 본 발명의 자기 저항 효과 소자를 적용하는 MRAM은 비파괴 판독및 파괴 판독 중 어느 한 경우라도 상술된 전류 자계를 인가하기 위해 배선에 흘리는 전류를 작게 할 수 있다는 효과를 얻을 수 있다.
구체적인 MRAM의 형태에서는 트랜지스터 상에 강자성 이중 터널 접합 소자를 적층한 구조, 또는 다이오드와 강자성 이중 터널 접합 소자를 적층한 구조를 생각할 수 있다. 이하에 설명된 바와 같이, 이들의 구조에서는 특히 제1 또는 제3 강자성 이중 터널 접합 소자를 적용하고 적어도 최상층의 반강자성층을 비트선의 일부로서 이용하는 것이 바람직하다.
도 6 및 도 7을 참조하여, MOS 트랜지스터 상에 예를 들면 제1 강자성 이중 터널 접합 소자(도 1)를 적층한 구조를 포함하는 MRAM을 설명한다. 도 6은 3×3 셀의 MRAM의 등가 회로도, 도 7은 1셀의 MRAM의 단면도를 도시한다.
도 6의 등가 회로도면에 도시한 바와 같이, 트랜지스터(60)와 도 1의 강자성 이중 터널 접합 소자(TMR; 10)로 이루어지는 기록 셀은 매트릭스형으로 배열되어 있다. 트랜지스터(60)의 게이트 전극으로 이루어지는 판독용의 워드선(WL1; 62)과, 기입용의 워드선(WL2; 71)과는 평행하게 배치되어 있다. 또한, TMR(10)의 타단(상부)과 접속된 비트선(BL; 74)은, 워드선(WL1; 62) 및 워드선(WL2; 71)과 직교하여 배치되어 있다.
도 7에 도시한 바와 같이, 실리콘 기판(61), 게이트 전극(62), 소스, 드레인 영역(63, 64)으로 이루어지는 트랜지스터(60)가 형성되어 있다. 게이트 전극(62)은 판독용의 워드선(WL1)을 구성하고 있다. 게이트 전극(62) 상에는 절연층을 통해 기입용의 워드선(WL2; 71)이 형성되어 있다. 트랜지스터(60)의 드레인 영역(64)에는 컨택트 메탈(72)이 접속되고, 또한 컨택트 메탈(72)에는 기초층(73)이 접속되어 있다. 이 기초층(73) 상의 기록 용의 워드선(WL2; 71)의 상측에 대응하는 위치에, 도 1에 도시된 바와 같은 강자성 이중 터널 접합 소자(TMR; 10)가 형성되어 있다. 즉, 기초층(73) 상에, 제1 반강자성층(11)/제1 강자성층(핀층; 12)/제1 유전체층(13)/제2 강자성층(프리층; 14)/제2 유전체층(15)/제3 강자성층(핀층; 16a , 16b)/제2 반강자성층(17)이 적층되어 있다. 이 예에서는, 핀층을 참조 번호(16a , 16b)의 2층으로 구성하고 있다. 이 TMR(10)의 제2 반강자성층(17) 상에 비트선 (BL; 74)의 금속층이 형성되고 있다.
도 7에 도시한 바와 같이, 프리층인 제2 강자성층(14)의 면적과 상부의 반강자성층(17) 및 핀층(16b)의 면적과는 달리, 상부의 반강자성층(17) 및 핀층(16b)은 비트선(74)의 일부를 구성하고 있다. 즉, 비트선(74)은 핀층(16b)/반강자성층(17) /금속층의 적층체로 이루어져 있다. 또, 반강자성층(17) 밑에 반강자성층(17)과 동일 면적의 핀층(16b)을 설치하지 않고, 비트선(74)을 반강자성층(17)/금속층으로 구성해도 좋다.
이 구조에서는,큰 면적을 갖는 반강자성층(17)에 의해 핀층(16b, 16a)의 스핀을 보다 안정적으로 고착할 수가 있어, 기입을 반복해도 핀층(16b, 16a)의 자기 모멘트가 회전하지 않고 출력의 저하를 유효하게 방지할 수 있다.
또한, TMR(10)의 프리층14보다 상부의 구조는 프리층(14)/제2 유전체층(15) /핀층(16a)의 성막 및 패터닝과, 핀층(16b)/반강자성층(17)/금속층의 성막 및 패터닝에 의해 형성된다. 종래DP는, TMR(10)의 프리층(14)보다 상부의 구조는, 프리층(14)/제2 유전체층(15)/핀층(16)/반강자성층(17)의 성막 및 패터닝과, 비트선 금속층의 성막 및 패터닝에 의해 형성되어 있었다. 따라서, 도 7의 구조를 채용하면, 비교적 막 두께가 두꺼운 반강자성층(17)의 패터닝 공정이 다른 공정으로 분리되므로, 상기한 최초의 패터닝으로는 한번에 미세 가공해야 할 막 두께를 얇게 할 수 있게 된다. 이 때문에, 강자성 터널 접합부의 가공 손상을 적게 할 수 있음과 동시에, 가공 정밀도를 향상시킬 수 있다.
도 8 및 도 9를 참조하여, 다이오드와 예를 들면 제1 강자성 터널 접합 소자 (도 1)를 적층한 구조를 포함하는 MRAM을 설명한다. 도 8은 3×3 셀의 MRAM의 등가 회로도, 도 9는 MRAM의 사시도이다.
도 8의 등가 회로도에 도시된 바와 같이, 다이오드(80)와 TMR(10)와의 적층체로 이루어지는 기록 셀은 매트릭스형으로 배열되어 있다. 다이오드(80)와 TMR (10)의 적층체는 워드선(WL; 91) 상에 형성되고, 다이오드(80)의 일단과 워드선 (WL; 91)과가 접속되어 있다. TMR(10)의 타단에는, 워드선(WL; 91)과 직교하여 배치된 비트선(BL; 92)이 접속되어 있다.
도 9에 도시된 바와 같이, 워드선(WL; 91)의 금속층 상에 실리콘 다이오드 (80)가 형성되고, 그 위에 기초층(81)이 형성되어 있다. 원자 확산을 막기 위해 금속층과 실리콘 다이오드 사이에 TiNx등의 질화막을 설치해도 좋다. 이 기초층 (81) 상에, 도 1에 도시된 바와 같은 강자성 이중 터널 접합 소자(TMR; 10)가 형성되어 있다. 즉, 기초층(81) 상에, 제1 반강자성층(11)/제1 강자성층(핀층; 12)/제1 유전체층(13)/제2 강자성층(프리층; 14)/제2 유전체층(15)/제3 강자성층(핀층; 16a, 16b)/제2 반강자성층(17)이 적층되어 있다. 이 예에서는, 핀층을 참조 번호 (16a, 16b)의 2층으로 구성하고 있다. 이 TMR(10)의 제2 반강자성층(17) 상에 비트선(BL; 92)의 금속층이 형성되어 있다.
이러한 구조의 MRAM에서도, 도 7을 참조하여 설명한 것과 동일한 효과를 얻을 수 있다. 즉, 큰 면적을 포함하는 반강자성층(17)에 의해 핀층(16b, 16a)의 스핀을 보다 안정적으로 고착할 수 있어, 기입을 반복해도 핀층(16b, 16a)의 자기 모멘트가 회전하지 않고, 출력의 저하를 유효하게 방지할 수 있다. 또한, 비교적 막 두께가 두꺼운 반강자성층(17)의 패터닝 공정이 다른 공정으로 분리되므로, 강자성 터널 접합부의 가공 손상을 적게 할 수 있음과 동시에, 가공 정밀도를 향상시킬 수 있다.
또, MRAM의 용도에서는, 프리층에 강자성층/비자성층/강자성층의 3층막을 사용하여, 비자성층을 통해 강자성층을 반강자성 결합시켜도 좋다. 이러한 구성에서는 자속이 3층막 내에서 폐쇄되어 있기 때문에, 전류 자계에 의해 프리층의 자기 모멘트를 반전시켰을 때에 핀층으로의 정자장의 영향이 없어짐과 동시에, 기록층으로부터의 누설 자속을 작게 할 수 있기 때문에 스위칭 자계를 작게 할 수 있다. 이 때문에, 기입으로 인해 자화 고착층의 일부의 자기 모멘트가 회전하여 출력이 서서히 저하한다는 문제가 없어진다. 이 구성에서는, 강자성층/비자성층/강자성층 중, 전류 자계를 인가하기 위한 워드선에 가까운 쪽의 강자성층을, 보다 소프트한 강자성체로 형성하거나, 막 두께를 보다 두껍게 하는 것이 바람직하다. 3층막을구성하는 2개의 강자성층의 막 두께를 다르게 한 경우, 막 두께의 차를 0.5∼5㎚의 범위로 하는 것이 바람직하다.
본 발명에 따른 다른 MRAM에 대해 설명한다. 이 MRAM은, 자화 방향이 고착된 제1 자화 고착층과, 제1 유전체층과, 자화 방향이 반전 가능한 자기 기록층과, 제2 유전체층과, 자화 방향이 고착된 제2 자화 고착층을 포함하는 강자성 이중 터널 접합 소자를 포함한다. 그리고, 자기 기록층은, 자성층, 비자성층, 및 자성층의 3층막을 포함하고, 이 3층막을 구성하는 2개의 자성층이 반강자성 결합하고 있다. 이와 같이 2개의 자성층이 반강자성 결합하여 자기 기록층에서 자속이 폐쇄하고 있으므로, 스위칭 자계를 저감시킬 수 있고, 배선에 흘리는 전류 밀도를 저감시킬 수 있다. 또한, 2개의 자화 고착층의 유전체층에 접하는 영역의 자화가 실질적으로 반평행이다. 이 때문에, 2개의 자화 고착층 중 어느 쪽을 통해 자기 기록층에 전류를 흘릴지를 선택함으로써, 자기 기록층에 업 스핀 전류 또는 다운 스핀 전류를 공급하는지를 선택할 수 있다. 이 때문에, 스핀 전류의 공급 방향을 변화시켜 자기 기록층의 자화를 용이하게 반전시킬 수 있어, TMR 소자에 흘리는 전류를 저감시킬 수 있다. 이와 같이, 이 MRAM은, 자기 기록층에 스핀 전류를 공급함과 동시에 전류 자계를 인가하는데 적합한 구조를 갖고 있고, 배선 및 TMR 소자에 흘리는 전류 밀도를 억제할 수 있다.
상기된 강자성 이중 터널 접합 소자를 구성하는 반강자성 결합한 자기 기록층은 강자성층과 비자성 금속층을 교대로 적층함으로써 용이하게 제작할 수 있다. 반강자성 결합한 자기 기록층은 막 두께가 얇은 편이 용이하게 미세 가공할 수 있기 때문에, 강자성층/비자성 금속층/강자성층으로 이루어지는 3층막인 것이 바람직하다. 또한, 반강자성 결합한 강자성층으로서 강자성층/소프트 자성층/강자성층으로 이루어지는 3층막을 이용해도 좋다. 특히, 강자성층으로서 CoxFe1-x(0.5≤x<1.0)를 이용한 경우, 2개의 CoxFe1-x층사이에 예를 들면 Ni-Fe 합금으로 이루어지는 얇은 소프트 자성층을 삽입하면, 스위칭 자계를 각별히 작게 할 수 있다. 이것은, Ni-Fe 합금층이 fcc(111) 배향이고, 그 상부의 CoxFe1-x층도 fcc(111) 배향이 되고, CoxFe1-x자체의 스위칭 자계가 저감하는 것, 및 강자성층의 토탈의 자화의 값이 작아지는 것에 따른 것이다.
따라서, 반강자성 결합한 자기 기록층의 예로는, (a)강자성층/비자성층/강자성층, (b)(강자성층/소프트 자성층/강자성층)/비자성층/강자성층, (c)(강자성층/소프트 자성층/강자성층)/비자성층/(강자성층/소프트 자성층/강자성층)등을 예로 들 수 있다. 이 경우, 반강자성 결합의 강함은 0.5erg/㎠ 이상으로 어느 정도 큰 것이 바람직하다. 자화 고착막도, 자기 기록층과 동일한 적층 구조로 하고, 반강자성 결합시켜도 좋다.
도 10∼도 12를 참조하여, 이 MRAM에 이용되는 강자성 이중 터널 접합 소자의 예를 설명한다.
도 10의 강자성 이중 터널 접합 소자는, 기초층(101)/제1 반강자성층(102)/제1 자화 고착층(103)/제1 유전체층(104)/강자성층(105a), 비자성층(105b) 및 강자성층(105c)의 3층막으로 이루어지는 자기 기록층(105)/제2 유전체층(106)/제2 자화고착층(107)/제2 반강자성층(108)/보호층(109)을 적층한 구조를 포함한다.
자기 기록층(105)의 강자성층(105a) 및 강자성층(105c)은 반강자성 결합하고 있다. 제1 유전체층(104)에 접하는 제1 자화 고착층(103)과, 제2 유전체층(106)에 접하는 제2 자화 고착층(107)은, 각각의 자화가 반평행하게 되어 있다.
도 11의 강자성 이중 터널 접합 소자는, 기초층(111)/제1 반강자성층(112)/ 제1 자화 고착층(113)/제1 유전체층(114)/강자성층(115a), 비자성층(115b) 및 강자성층(115c)의 3층막으로 이루어지는 자기 기록층(115)/제2 유전체층(116)/강자성층 (117a), 비자성층(117b) 및 강자성층(117c)의 3층막으로 이루어지는 제2 자화 고착층(117)/제2 반강자성층(118)/보호층(119)을 적층한 구조를 포함한다.
자기 기록층(115)의 강자성층(115a) 및 강자성층(115c)은 반강자성 결합하고 있다. 제2 자화 고착층(117)의 강자성층(117a) 및 강자성층(117c)은 반강자성 결합하고 있다. 제1 유전체층(114)에 접하는 제1 자화 고착층(113)과, 제2 유전체층 (116)에 접하는 제2 자화 고착층(117)을 구성하는 강자성층(117a)은, 각각의 자화가 반평행하게 되어 있다.
이 경우, 제1 자화 고착층(113)의 길이를, 제2 자화 고착층(117) 및 자기 기록층(115)의 길이보다도 길게 형성하여 금속 배선을 겸하도록 하는 것이 바람직하다. 이러한 구성에서는, 제2 자화 고착층(117)이라도 자기 기록층(115)이라도 자속이 폐쇄되어 있고 더구나 길게 형성된 제1 자화 고착층(113)으로부터의 누설 자속은 거의 영향이 없으므로, 인접하는 기록층으로의 정자장의 영향을 저감시킬 수 있다.
도 12의 강자성 이중 터널 접합 소자는, 기초층(121)/제1 반강자성층(122)/강자성층(123a), 비자성층(123b) 및 강자성층(123c)의 3층막으로 이루어지는 제1 자화 고착층(123)/제1 유전체층(124)/강자성층(125a), 비자성층(125b) 및 강자성층 (125c)의 3층막으로 이루어지는 자기 기록층(125)/제2 유전체층(126)/강자성층 (127a), 비자성층(127b), 강자성층(127c), 비자성층(127d), 강자성층(127e)의 오층막으로 이루어지는 제2 자화 고착층(127)/제2 반강자성층(128)/보호층(129)을 적층한 구조를 포함한다.
자기 기록층(125)의 강자성층(125a) 및 강자성층(125c)은 반강자성 결합하고 있다. 제1 자화 고착층(123)의 강자성층(123a) 및 강자성층(123c)은 반강자성 결합하고 있다. 제2 자화 고착층(127)의 강자성층(127a), 강자성층(127c) 및 강자성층(127e)은 반강자성 결합하고 있다. 제1 유전체층(114)에 접하는 제1 자화 고착층(123)을 구성하는 강자성층(123c)과, 제2 유전체층(126)에 접하는 제2 자화 고착층(127)을 구성하는 강자성층(127a)은, 각각의 자화가 반평행해져 있다. 이 경우도, 도 11과 마찬가지로, 제1 자화 고착층(123)의 길이를, 제2 자화 고착층(117) 및 자기 기록층(115)의 길이보다도 길게 형성되어도 좋다.
도 13에, 도 11의 강자성 이중 터널 접합 소자를 이용한 MRAM의 단면도를 나타낸다. Si 기판(151) 상의 SiO2절연층에는 홈이 형성되고, 이 홈에 매립된 금속으로 이루어지는 워드선(152)이 형성되어 있다. 워드선(152) 상에는 SiO2절연층이 형성되고, 그 위에 금속 배선(153)과 강자성 이중 터널 접합 소자(TMR 소자)가 형성되어 있다. 이 TMR 소자는, 도 11에 도시된 바와 같이 기초층(111)/제1 반강자성층(112)/제1 자화 고착층(113)/제1 유전체층(114)/강자성층(115a), 비자성층 (115b) 및 강자성층(115c)의 3층막으로 이루어지는 자기 기록층(115)/제2 유전체층 (116)/강자성층(117a), 비자성층(117b) 및 강자성층(117c)의 3층막으로 이루어지는 제2 자화 고착층(117)/제2 반강자성층(118)/보호층(119)을 적층한 구조를 포함한다. 이 TMR 소자는 소정의 접합 면적이 되도록 가공되어 있고, 그 주위에는 층간 절연막이 성막되어 있다. 이 층간 절연막 상에는, TMR 소자의 보호층(119)과 접속하는 비트선(154)이 형성되어 있다.
이 MRAM에서는, 워드선(152)에 전류를 흘려 자기 기록층(115)에 전류 자계(예를 들면 곤란축 방향)를 인가함과 동시에, 비트선(154)으로부터 각 층을 통해 자기 기록층(115)으로 다운 스핀 전류를 주입하든지, 또는 금속 배선(153)으로부터 각 층을 통해 자기 기록층(115)으로 업 스핀 전류를 주입함으로써, 자기 기록층 (115)의 자화를 반전시켜 기입을 행한다. 이와 같이, 자기 기록층(115)으로 스핀 전류를 주입함과 동시에 전류 자계를 인가하여 기입을 행하면, TMR 소자에 흘리는 스핀 전류를 저감시킴과 동시에 배선(워드선)으로 흘리는 전류 밀도를 저감시킬 수 있다. 따라서, 1Gb 이상의 MRAM이라도, 배선의 용융 또는 TMR 소자의 터널 배리어층(유전체층)의 파괴를 억제할 수 있어, 신뢰성을 향상시킬 수 있다.
또, 도 13의 MRAM에서는, 비트선(154)을 흐르는 전류는 자기 기록층(115)에, 워드선(152)으로부터의 전류 자계와는 방향이 다른(예를 들면 용이축 방향의) 전류 자계를 인가하도록 작용한다. 이 방향의 전류 자계를 증강시킴과 동시에 그 제어성을 향상시키고, 한편에서 자기 기록층(115)으로 주입하는 스핀 전류를 보다 저감되기 때문에, 도 14에 도시된 바와 같이, 비트선(154) 상에 절연층(155), 및 비트선(154)과 평행하게 연장되는 제2 워드선(156)을 형성해도 좋다. 도 14의 MRAM 에서는, TMR 소자에 흘리는 전류의 방향의 변화와, 제2 워드선(156)에 흘리는 전류의 방향의 변화를 병용하여, 보다 작은 전류로 자기 기록층(115)의 자화의 반전을 반복할 수 있다.
도 15는 본 발명에 따른 다른 자기 저항 효과 소자를 나타내는 단면도이다. 도 15에 도시된 자기 저항 효과 소자는, 제1 반강자성층(161), 제1 강자성층(162), 제1 터널 절연층(163), 제2 강자성층(164), 제1 비자성층(165), 제3 강자성층(166) , 제2 비자성층(167), 제4 강자성층(168), 제2 터널 절연층(169), 제5 강자성층 (170), 제2 반강자성층(171)이 적층된 강자성 이중 터널 접합 소자이다.
제1 터널 절연층(163)과 제2 터널 절연층(169) 사이에 끼워진, 제2 강자성층 (164), 제1 비자성층(165), 제3 강자성층(166), 제2 비자성층(167), 및 제4 강자성층(168)은 자기 기록층(172)을 구성하고 있다. 제2 및 제3 강자성층(164, 166)은 제1 비자성층(165)을 통해 반강자성 결합하고 있어 서로의 자화가 반평행 상태로 유지되고 있다. 마찬가지로, 제3 및 제4 강자성층(166, 168)은 제2 비자성층(167)을 통해 반강자성 결합하고 있어, 서로의 자화가 반평행 상태로 유지되고 있다.
제1 강자성층(162)은, 제1 반강자성층(161)과 교환 결합하여 도면 내의 화살표로 나타내는 방향으로 자화가 고착되어 있다. 마찬가지로, 제5 강자성층(170)은, 제2 반강자성층(171)과 교환 결합하여 도면 내의 화살표로 나타낸 바와 같이제1 강자성층(162)의 자화의 방향과 동일 방향으로 자화가 고착되어 있다.
이 자기 저항 효과 소자로는 소정 방향으로 외부 자장이 인가되면, 제2 내지 제4 강자성층(164, 166, 168)은 반강자성 결합을 유지한 상태에서, 외부 자장의 방향으로 자화 회전한다. 한편, 제1 강자성층(162) 및 제5 강자성층(170)은 각각 제1 및 제2 반강자성층(161, 171)과의 교환 결합에 의해, 제2 내지 제4 강자성층 (164, 166, 168)의 자화가 회전하는 정도의 외부 자장에서는, 자화 회전이 생기지 않도록 고착되어 있다. 이렇게 해서, 제2 내지 제4 강자성층(164, 166, 168)에 "1" 또는 "0"의 정보를 기록할 수 있다.
이 때, 제1 비자성층(165)을 통해 반강자성 결합한 제2 및 제3 강자성층 (164, 166) 사이에서 자속이 폐쇄되고, 또한 제2 비자성층(167)을 통해 반강자성 결합한 제3 및 제4 강자성층(166, 168) 사이에서 자속이 폐쇄되기 때문에, 소자를 미세화해도 반자계가 증대하는 일은 없다. 이 때문에, 자화 반전에 필요한 반전 자장 Hsw는 메모리셀의 크기에는 거의 의존하지 않고, 제2 내지 제4 강자성층(164, 166, 168)의 보자력 Hc로 결정된다. 따라서, Hc를 작게 하면, Hsw를 작게 할 수 있으므로, 에너지 절약 효과가 크다. 보자력은 일축 이방성을 Ku, 자화의 크기를 M이라고 하면, 이상적으로는 Hc=2Ku/M으로 제공된다. 즉, 일축 이방성 Ku가 작은 재료를 이용함으로써 목적을 달성할 수 있다. 또한, 반강자성 결합한 제2 내지 제4 강자성층(164, 166, 168)으로 자속이 폐쇄되기 때문에, 기록 비트가 요란 자장에 대해 안정된다는 이점도 얻을 수 있다.
또한, 도 15의 자기 저항 효과 소자에서는, 자기 기록층(172)에 3층의 강자성층이 포함되므로, 자기 기록층(172) 양단의 제2 및 제4 강자성층(164, 168)의 자화의 방향이 동일해져 있다. 이 경우, 제1 터널 절연층(163)을 삽입하여 제2 강자성층(164)과 대향하는 제1 강자성층(자화 고착층; 162)과, 제2 터널 절연층(169)을 삽입하여 제4 강자성층(168)과 대향하는 제5 강자성층(자화 고착층; 170)에 대해서도, 자화의 방향이 동일해진다. 이와 같이 제1 강자성층(162)과 제5 강자성층 (170)의 자화의 방향을 동일하게 하기 위해서는, 제1 및 제2 반강자성층(161, 171)으로서 동일한 재료를 이용하는 것만으로도 되므로, 반강자성 재료의 선택의 폭이 넓어진다.
여기서, 제2 내지 제4 강자성층(164, 166, 168)에 있어서 자속을 유효하게 폐쇄하기 위해서는, 제3 강자성층(166)의 자화의 값 M3이, 제2 및 제4 강자성층 (164, 168)의 자화를 더한 값 M(2+4)과 같은 것이 바람직하다. 그러나, M3과 M(2+4)의 값이 동일한 경우에는 기록층의 자화 회전이 곤란해지기 때문에, 이들의 자화의 값이 약간 다르게 하는 것이 바람직하다.
예를 들면, 제2 내지 제4 강자성층을 동일한 재료로 형성하는 경우에는, 제3 강자성층(166)의 두께 T3과, 제2 및 제4 강자성층(164, 168)의 합계의 두께 T(2+4)가 다르도록 한다. 이 경우, T3과 T(2+4)의 차의 절대치는 0.5㎚이상 5㎚이하의 범위인 것이 바람직하다.
또한, 제2 내지 제4 강자성층(164, 166, 168)에 다른 재료를 이용함으로써, M3과 M(2+4)의 값이 다르게 해도 좋다.
또한, 반강자성적으로 교환 결합한 제2 내지 제4 강자성층(164, 166, 168)에접하여 다른 강자성층을 설치함에 따라, M3과 M(2+4)의 값이 다르게 해도 좋다. 도 16의 자기 저항 효과 소자는, 도 15의 구조 외에, 제1 및 제2 비자성층(164, 167)을 통해 반강자성적으로 교환 결합하는 제2 내지 제4 강자성층(164, l66, 168) 중, 제4 강자성층(168)에 접하여 강자성층(168b)을 설치한 구조를 포함한다. 이 경우, 강자성층(168b)으로서 소프트 자성을 나타내는 재료 예를 들면 퍼멀로이, Fe, Co-Fe 합금, Co-Fe-Ni 합금등을 이용하면, 보다 저자장에서 자화 반전할 수 있으므로 바람직하다.
본 발명에서는, 도 17에 도시된 바와 같이, 제1 강자성층(자화 고착층; 162)으로서 비자성층(162b)을 통해 2개의 강자성층(162a, 162c)이 반강자성적으로 교환 결합한 자기 적층막을 이용하여, 제5 강자성층(자화 고착층; 170)으로서 비자성층 (170b)을 통해 2개의 강자성층(170a, 170c)이 반강자성적으로 교환 결합한 자기 적층막을 이용해도 좋다. 이와 같이 구성에서는, 제1 및 제5 강자성층(162, 170)의 자화가 더욱 안정되고 또한 강고히 고착된다. 또한, 제1 및 제5 강자성층(162, 170)으로부터의 누설 자계가 작아지므로, 자기 기록층(172)으로의 자기적 영향이 억제되고, 기록의 안정성이 증가한다.
상기된 바와 같은 자기 저항 효과 소자와 트랜지스터를 포함하는 메모리셀을 어레이형으로 배치하면, 도 6에 도시된 바와 같은 MRAM을 구성할 수 있다. 상기된 바와 같은 자기 저항 효과 소자와 다이오드를 포함하는 메모리셀을 어레이형으로 배치하면, 도 8에 도시된 바와 같은 MRAM을 구성할 수 있다.
제2 내지 제4 강자성층(164, 166, 168)의 재료로는, Co, Fe, Co-Fe 합금,Co-Ni 합금, Co-Fe-Ni 합금등 외에, NiMnSb, CO2MnGe 등의 하프 메탈등을 이용할 수 있다. 하프 메탈은 한쪽의 스핀 밴드에 에너지 갭이 존재하므로, 이것을 이용하면 보다 큰 자기 저항 효과를 얻을 수 있어, 결과적으로 보다 큰 재생 출력을 얻을 수 있다.
또한, 제2 내지 제4 강자성층(164, 166, 168)은 막면 내에 약한 일축 자기 이방성을 갖는 것이 바람직하다. 일축 자기 이방성이 지나치게 강하면 각 강자성층의 보자력이 커지고, 스위칭 자장이 커지기 때문에 바람직하지 못하다. 일축 자기 이방성의 크기는, 106erg/㎤ 이하, 바람직하게는 105erg/㎤이하이다. 각 강자성층의 바람직한 막 두께는 l∼10㎚이다.
제2 내지 제4 강자성층(164, 166, 168) 사이에 개재하여 반강자성 결합을 초래하는 제1 및 제2 비자성층(165, 167)의 재료로는, Cu, Au, Ag, Cr, Ru, Ir, Al, 또는 이들의 합금등, 많은 금속을 이용할 수 있다. 특히, Cu, Ru, Ir은, 얇은 막 두께로 큰 반강자성 결합을 얻을 수 있으므로 바람직하다. 비자성층의 막 두께가 바람직한 범위는, 0.5∼2㎚이다.
터널 절연층의 재료로는, 상술된 바와 같이 Al2O3, NiO, 산화 실리콘, MgO등을 이용할 수 있다. 터널 절연층의 막 두께의 바람직한 범위는, 0.5∼3㎚이다. 반강자성층의 재료로는, 상술된 바와 같이 FeMn, IrMn, PtMn 등을 이용할 수 있다.
이어서, 본 발명의 자기 저항 효과 소자를 적용한 자기 저항 효과 헤드에 대해 설명한다.
도 18은 본 발명에 따른 강자성 이중 터널 접합 소자를 포함하는 자기 저항 효과 헤드를 탑재한 자기 헤드 어셈블리의 사시도이다. 액튜에이터 아암(201)은, 자기 디스크 장치 내의 고정축으로 고정되기 위한 홀이 설치되고, 도시하지 않은 구동 코일을 유지하는 보빈부 등을 포함한다. 액튜에이터 아암(201)의 일단에는 서스펜션(202)이 고정되어 있다. 서스펜션(202)의 선단에는 상술된 각 형태의 강자성 이중 터널 접합 소자를 포함하는 자기 저항 효과 헤드를 탑재한 헤드 슬라이더(203)가 부착되어 있다. 또한, 서스펜션(202)에는 신호의 기록 및 판독용의 리드선(204)이 배선되고, 이 리드선(204)의 일단은 헤드 슬라이더(203)에 삽입된 자기 저항 효과 헤드의 각 전극에 접속되고, 리드선(204)의 타단은 전극 패드(205)에 접속되어 있다.
도 19는 도 18에 도시된 자기 헤드 어셈블리를 탑재한 자기 디스크 장치의 내부 구조를 나타내는 사시도이다. 자기 디스크(211)는 스핀들(212)에 장착되고, 도시하지 않은 구동 장치 제어부로부터의 제어 신호에 응답하는 도시하지 않은 모터에 의해 회전한다. 도 18의 액튜에이터 아암(201)은 고정축(213)으로 고정되고, 서스펜션(202) 및 그 선단의 헤드 슬라이더(203)를 지지하고 있다. 자기 디스크 (211)가 회전하면, 헤드 슬라이더(203)의 매체 대향면은 자기 디스크(211)의 표면으로부터 소정량 부상한 상태에서 유지되고, 정보의 기록 재생을 행한다. 액튜에이터 아암(201)의 기단에는 선형 모터의 1종인 음성 코일 모터(214)가 설치된다. 음성 코일 모터(214)는 액튜에이터 아암(201)의 보빈부에 감아 올려진 도시하지 않은 구동 코일과 이 코일을 끼우도록 대향하여 배치된 영구 자석 및 대향 요크로 이루어지는 자기 회로로 구성된다. 액튜에이터 아암(201)은 고정축(213)의 상하 2 개소에 설치된 도시하지 않은 볼 베어링에 의해 유지되고, 음성 코일 모터(214)에 의해 회전 미끄럼 이동이 가능하게 되어 있다.
자기 저항 효과 헤드의 용도로는, 제1, 제2 및 제4 강자성 이중 터널 접합 소자(도 1, 도 2 및 도 4)를 이용하는 것이 바람직하고, 제1 강자성 이중 터널 접합 소자를 이용하는 것이 보다 바람직하다. 또한, 자기 저항 효과 헤드의 용도로는, 자장 중 성막 또는 자장 중 열 처리에 따라, 인접하는 핀층과 프리층의 스핀을 거의 직교시키는 것이 바람직하다. 이와 같이 하면, 자기 디스크로부터 누설 자장에 대해 선형 응답을 얻을 수 있고, 어떠한 헤드 구조라도 사용할 수 있다.
이하, 본 발명의 실시예에 대해 설명한다.
(실시예1)
Si/SiO2기판 또는 SiO2기판 상에 도 1에 도시된 바와 같은 구조를 포함하는 2종의 강자성 이중 터널 접합 소자(시료 A 및 시료 B)를 제작한 예를 설명한다.
시료 A는, Ta 기초층, Fe-Mn/Ni-Fe의 2층막으로 이루어지는 제1 반강자성층, CoFe로 이루어지는 제1 강자성층, Al2O3으로 이루어지는 제1 유전체층, Co9Fe로 이루어지는 제2 강자성층, Al2O3으로 이루어지는 제2 유전체층, CoFe로 이루어지는 제3 강자성층, Ni-Fe/Fe-Mn의 2층막으로 이루어지는 제2 반강자성층, Ta 보호층을 순차 적층한 구조를 포함한다.
시료 B는, Ta 기초층, Ir-Mn으로 이루어지는 제1 반강자성층, Co-Fe로 이루어지는 제1 강자성층, Al2O3으로 이루어지는 제1 유전체층, CoFe/Ni-Fe/CoFe의 3층막으로 이루어지는 제2 강자성층, Al2O3으로 이루어지는 제2 유전체층, CoFe로 이루어지는 제3 강자성층, Ir-Mn으로 이루어지는 제2 반강자성층, Ta 보호층을 순차 적층한 구조를 포함한다.
시료 A는 이하와 같이 함으로써 제작하였다. 기판을 스퍼터 장치에 넣고, 초기 진공도를 1×10-7Torr로 설정한 후, Ar을 도입하여 소정의 압력으로 설정하였다. 기판 상에, Ta(5㎚)/Fe54Mn46(20㎚)/Ni8Fe2(5㎚)/CoFe(3㎚)/Al2O3(1.7㎚)/Co9Fe(3㎚)/ Al2O3(2㎚)/CoFe(3㎚)/Ni8Fe2(5㎚)/Fe54Mn46(20㎚)/Ta(5㎚)를 순차 적층하였다. 또, Al2O3은, 순 Ar 가스 속에서 Al타겟을 이용하여 Al을 성막한 후, 진공을 깨뜨리지 않고 산소를 도입하여 플라즈마 산소로 노출시킴으로써 형성하였다.
상기 적층막을 성막한 후, 포토리소그래피 기술에 의해 최상부의 Ta 보호층 상에 100㎛ 폭의 하부 배선 형상을 규정하는 제1 레지스트의 패턴을 형성하고, 이온밀링 기술을 이용하여 가공하였다.
이어서, 제1 레지스트 패턴을 제거한 후, 포토리소그래피 기술에 의해 최상부의 Ta 보호층 상에 접합 치수를 규정하는 제2 레지스트 패턴을 형성하고, 이온밀링 기술을 이용하여 제1 Al2O3으로부터 상부의 Co9Fe/Al2O3/CoFe/Ni-Fe/Fe-Mn/Ta를 가공하였다. 제2 레지스트 패턴을 남긴 상태에서, 전자 빔 증착에 의해 두께 300㎚의 Al2O3을 피착시킨 후, 제2 레지스트 패턴 및 그 상부의 Al2O3을 리프트 오프하고, 접합부 외의 부분에 층간 절연막을 형성하였다.
계속해서, 전극 배선의 형성 영역 이외의 영역을 피복하는 제3 레지스트 패턴을 형성한 후, 표면을 역스퍼터하여 클리닝하였다. 전면에 Al을 피착한 후, 제3 레지스트 패턴 및 그 상부의 Al을 리프트 오프하여, Al 전극 배선을 형성하였다. 그 후, 자장 중 열 처리로에 도입하고, 핀층으로 한방향 이방성을 도입하였다.
시료 B는 이하와 같이 함으로써 제작하였다. 기판을 스퍼터 장치에 넣고, 초기 진공도를 1×10-7Torr로 설정한 후, Ar를 도입하여 소정의 압력으로 설정하였다. 기판 상에, Ta(5㎚)/Ir22Mn78(20㎚)/CoFe(3㎚)/Al2O3(1.5㎚)/CoFe(1㎚)/Ni8Fe2(t ㎚, t=1, 2 또는 3㎚)/CoFe(1㎚)/Al2O3(1.8㎚)/CoFe(3㎚)/Ir22Mn78(20㎚)/Ta(5㎚)를 순차 적층하였다. Al2O3은 상기된 바와 동일한 방법에 따라 형성하였다.
상기 적층막을 성막한 후, 포토리소그래피 기술에 의해 최상부의 Ta 보호층 상에 100㎛ 폭의 하부 배선 형상을 규정하는 제1 레지스트 패턴을 형성하고, 이온밀링 기술을 이용하여 가공하였다. 이어서, 제1 레지스트 패턴을 제거한 후, 포토리소그래피 기술에 의해 최상부의 Ta 보호층 상에 접합 치수를 규정하는 제2 레지스트 패턴을 형성하고, 이온밀링 기술을 이용하여 제1 Al2O3보다 상부의 CoFe/Ni8Fe2/CoFe/Al2O3/CoFe/Ir22Mn78/Ta를 가공하였다. 계속해서, 상기된 바와 같이, Al2O3층간 절연막의 형성, Al 전극 배선의 형성, 핀층으로의 한방향 이방성의 도입을 행하였다.
또한, 비교를 위해, 이하와 같은 시료 C 및 시료 D를 제작하였다.
시료 C는 강자성 싱글 터널 접합 소자로서, Ta/Ir-Mn/CoFe/Al2O3/CoFe/Ni-Fe/Ta라는 적층 구조를 포함한다.
시료 D는 반강자성층을 포함하지 않은 강자성 이중 터널 접합으로서, Ta(5㎚)/CoPt(20㎚)/Al2O3(1.5㎚)/CoFe(1㎚)/Ni8Fe2(3㎚)/CoFe(1㎚)/Al2O3(1.8㎚)/CoPt(20㎚)/Ta(5㎚)라는 적층 구조를 포함한다.
도 20에 시료 A 및 B의 자기 저항 효과 곡선을 나타낸다. 시료 A는 25Oe라는 작은 자장에서 MR 변화율 27%를 얻을 수 있다. 시료 B에서는 프리층(자기 기록층)에 있어서의 Ni8Fe2와 CoFe와의 막 두께비를 바꿈으로써 반전 자장을 제어할 수 있는 것을 알 수 있다. 즉, Ni8Fe2의 막 두께가 1㎚, 2㎚, 3㎚일 때, 각각 16Oe, 36Oe, 52Oe라는 작은 자장에서 저항이 크게 변화하고, 26% 이상의 큰 MR 변화율을 얻을 수 있다.
도 21에 시료 A, B 및 C에 대해 MR 변화율의 인가 전압 의존성을 나타낸다. 또, 이 도면에서는 MR 변화율을 전압 0V일 때의 값으로 규격화하고 있다. 이 도면으로부터, 시료 A 및 B는, 시료 C에 비교하여 자기 저항 변화율의 값이 반이 되는 전압 V1/2이 크고, 전압 증대에 따르는 MR 변화율의 감소가 작은 것을 알 수 있다.
이어서, 시료 A, B 및 D를 솔레노이드코일 속에 두고, 펄스 자계 70Oe 속에서 자화 고착층의 자기 기록 상태의 피로 시험을 행하였다. 도 22에 시료 A, B 및 D에 대해, 펄스 자장의 반전 횟수와 출력 전압과의 관계를 나타낸다. 이 도면에서는, 출력 전압을 초기의 출력 전압치로 규격화하고 있다. 이 도면으로부터 알 수 있듯이, 시료 D에서는 펄스 자장의 반전 횟수의 증가에 따라 출력 전압이 현저히 저하한다. 이에 대해, 시료 A 및 B는 자화 고착층의 자기 기록 상태의 피로는 보이지 않는다.
이상과 같이 도 1의 구조를 포함하는 강자성 이중 터널 접합 소자는, 자기 메모리 장치, 자기 헤드에 적용한 경우에 적합한 특성을 나타내는 것을 알 수 있다.
또, 유전체층으로서 SiO2, AlN, MgO, LaAlO3또는 CaF2를 이용한 경우에도 상기된 바와 동일한 경향을 볼 수 있다.
(실시예2)
Si/SiO2기판 또는 SiO2기판 상에 도 2에 도시된 바와 같은 구조를 포함하는 2종의 강자성 이중 터널 접합 소자(시료 A2 및 시료 B2)를 제작한 예를 설명한다.
시료 A2는, Ta 기초층, Ni-Fe/CoFe의 2층막으로 이루어지는 제1 강자성층, Al2O3으로 이루어지는 제1 유전체층, CoFe로 이루어지는 제2 강자성층, Ir-Mn으로 이루어지는 반강자성층, CoFe로 이루어지는 제3 강자성층, Al2O3으로 이루어지는 제2 유전체층, CoFe/Ni-Fe의 2층막으로 이루어지는 제4 강자성층, Ta 보호층을 순차 적층한 구조를 포함한다.
시료 B2는, Ta 기초층, Ni-Fe/Ru/CoFe의 3층막으로 이루어지는 제1 강자성층, Al2O3으로 이루어지는 제1 유전체층, CoFe/Ni-Fe의 2층막으로 이루어지는 제2 강자성층, Fe-Mn으로 이루어지는 제1 반강자성층, Ni-Fe/CoFe의 2층막으로 이루어지는 제3 강자성층, Al2O3으로 이루어지는 제2 유전체층, CoFe/Ru/Ni-Fe로 이루어지는 제4 강자성층, Ta 보호층을 순차 적층한 구조를 포함한다.
시료 A2는 이하와 같이 함으로써 제작하였다. 기판을 스퍼터 장치에 두고, 초기 진공도를 1×10-7Torr로 설정한 후, Ar를 도입하여 소정의 압력으로 설정하였다. 기판 상에, Ta(3㎚)/Ni81Fe19(t ㎚, t=3, 5 또는 8㎚)/CoFe(1㎚)/Al2O3(1.2㎚) /CoFe(1㎚)/Ir22Mn78(17㎚)/CoFe(1㎚)/Al2O3(1.6㎚)/CoFe(1㎚)/Ni81Fe19(t ㎚, t=3, 5 또는 8㎚)/Ta(5㎚)를 순차 적층하였다. 또, Al2O3은, 순 Ar 가스 속에서 Al 타겟을 이용하여 Al을 성막한 후, 진공을 깨뜨리지 않고 산소를 도입하여 플라즈마 산소로 노출시킴으로써 형성했다.
상기 적층막을 성막한 후, 포토리소그래피 기술에 의해 최상부의 Ta 보호층 상에 100㎛ 폭의 하부 배선 형상을 규정하는 제1 레지스트 패턴을 형성하고, 이온밀링 기술을 이용하여 가공하였다.
이어서, 제1 레지스트 패턴을 제거한 후, 포토리소그래피 기술에 의해 최상부의 Ta 보호층 상에 접합 치수를 규정하는 제2 레지스트 패턴을 형성하고, 이온밀링 기술을 이용하여 제1 Al2O3보다 상부의 CoFe/Ir-Mn/CoFe/Al2O3/CoFe/Ni-Fe/Ta를 가공하였다. 제2 레지스트 패턴을 남긴 상태에서, 전자 빔 증착에 의해 두께 300㎚의 Al2O3을 피착한 후, 제2 레지스트 패턴 및 그 상부의 Al2O3을 리프트 오프하고, 접합부 외의 부분에 층간 절연막을 형성하였다.
계속해서, 전극 배선의 형성 영역 이외의 영역을 피복하는 제3 레지스트 패턴을 형성한 후, 표면을 역스펙하여 클리닝하였다. 전면에 Al을 피착한 후, 제3 레지스트 패턴 및 그 상부의 Al을 리프트 오프하여, Al 전극 배선을 형성하였다. 그 후, 자장 중 열 처리로에 도입하고, 핀층으로 한방향 이방성을 도입하였다.
시료 B2는 이하와 같이 함으로써 제작하였다. 기판을 스펙 장치에 두고, 초기 진공도를 1×10-7Torr로 설정한 후, Ar을 도입하여 소정의 압력으로 설정하였다. 기판 상에, Ta(2㎚)/Ni81Fe19(6㎚)/Ru(0.7㎚)/Co4Fe6(3㎚)/Al2O3(1.5㎚)/ CoFe(1㎚) /Ni81Fe19(1㎚)/Fe54Mn46(20㎚)/Ni81Fe19(1㎚)/CoFe(1㎚)/Al2O3(1.7㎚)/Co4Fe6(3㎚)/Ru(0.7㎚)/Ni81Fe19(6㎚)/Ta(5㎚)를 순차 적층하였다. Al2O3은 상기된 바와 동일한 방법에 따라 형성하였다.
상기 적층막을 성막한 후, 포토리소그래피 기술에 의해 최상부의 Ta 보호층 상에 100㎛ 폭의 하부 배선 형상을 규정하는 제1 레지스트 패턴을 형성하고, 이온밀링 기술을 이용하여 가공하였다. 이어서, 제1 레지스트 패턴을 제거한 후, 포토리소그래피 기술에 의해 최상부의 Ta 보호층 상에 접합 치수를 규정하는 제2 레지스트 패턴을 형성하고, 이온밀링 기술을 이용하여 제1 Al2O3보다 상부의 CoFe/Ni81Fe19/Fe54Mn46/Ni81Fe19/CoFe/Al2O3/Co4Fe6/Ru/Ni81Fe19/Ta를 가공하였다. 계속해서, 상기된 바와 같이 함으로써, Al2O3층간 절연막의 형성, Al 전극 배선의 형성, 핀층으로의 한방향 이방성의 도입을 행하였다.
또한, 비교를 위해, 이하와 같은 시료 C2 및 시료 D2를 제작하였다.
시료 C2는 강자성 싱글 터널 접합 소자로서, Ta(3㎚)/Ni81Fe19(5㎚)/CoFe(1㎚)/Al2O3(l2㎚)/CoFe(1㎚)/Ir22Mn78(17㎚)/CoFe(1㎚)/Ta(5㎚)라는 적층 구조를 포함한다.
시료 D2는 반강자성층을 포함하지 않은 강자성 이중 터널 접합으로서, Ta (3㎚)/Ni81Fe19(5㎚)/CoFe(1㎚)/Al2O3(1.2㎚)/CoFe(1㎚)/Al2O3(1.6㎚)/CoFe(1㎚)/Ni81Fe19(5㎚)/Ta(5㎚)라는 적층 구조를 포함한다.
도 23에 시료 A2 및 B2의 자기 저항 효과 곡선을 나타낸다. 시료 A2로는 프리층(자기 기록층)에 있어서의 Ni8Fe2와 CoFe와의 막 두께비를 바꿈으로써 반전 자장을 제어할 수 있는 것을 알 수 있다. 즉, Ni8Fe2의 막 두께가 3㎚, 5㎚, 8㎚일 때, 각각 15Oe, 26Oe, 38Oe라는 작은 자장에서 저항이 크게 변화하고, 26% 이상의 큰 MR 변화율을 얻을 수 있다. 시료 B2는 39Oe라는 작은 자장에서 MR 변화율 26%를 얻을 수 있다.
도 24에 시료 A2, B2 및 C2에 대해 MR 변화율의 인가 전압 의존성을 나타낸다. 또, 이 도면에서는 MR 변화율을 전압 0V일 때의 값으로 규격화하여 나타내고 있다. 이 도면으로부터, 시료 A2 및 B2는, 시료 C2에 비교하여 자기 저항 변화율의 값이 반이 되는 전압 V1/2가 크고, 전압 증대에 따르는 MR 변화율의 감소가 작은 것을 알 수 있다.
이어서, 시료 A2, B2 및 D2를 솔레노이드 코일 내에 두고, 펄스 자계 70Oe 속에서 자화 고착층의 자기 기록 상태의 피로 시험을 행하였다. 도 25에 시료 A2, B2 및 D2에 대해, 펄스 자장의 반전 횟수와 출력 전압과의 관계를 나타낸다. 이 도면에서는, 출력 전압을 초기의 출력 전압치로 규격화하고 있다. 이 도면으로부터 분명히 알 수 있듯이, 시료 D2로는 펄스 자장의 반전 횟수의 증가에 따라 출력 전압이 현저히 저하하고 있다. 이에 대해, 시료 A2 및 B2는 자화 고착층의 자기 기록 상태의 피로는 나타나지 않는다. 또한, 시료 A2와 B2의 비교에서는, 프리층에 반강자성 결합한 Co4Fe6/Ru/Ni81Fe19의 3층 구조를 이용한 시료 B2가 피로가 적다.
이상과 같이 도 2의 구조를 갖는 강자성 이중 터널 접합 소자는, 자기 메모리 장치, 자기 헤드에 적용한 경우에 적합한 특성을 나타내는 것을 알 수 있다.
또, 유전체층으로서 SiO2, AlN, MgO, LaAlO3또는 CaF2를 이용한 경우에도 상기된 바와 동일한 경향이 보였다.
(실시예3)
Si/SiO2기판 또는 Si/Al2O3기판 상에 도 3에 도시된 바와 같은 구조를 포함하는 2종의 강자성 이중 터널 접합 소자(시료 A3 및 시료 B3)를 제작한 예를 설명한다.
시료 A3은, Ta 기초층, Ir-Mn으로 이루어지는 제1 반강자성층, Co-Fe로 이루어지는 제1 강자성층, Al2O3으로 이루어지는 제1 유전체층, Co-Fe-Ni으로 이루어지는 제2 강자성층, Fe-Mn으로 이루어지는 제2 반강자성층, Co-Fe-Ni로 이루어지는 제3 강자성층, Al2O3으로 이루어지는 제2 유전체층, Co-Fe로 이루어지는 제4 강자성층, Ir-Mn으로 이루어지는 제3 반강자성층, Ta 보호층을 순차 적층한 구조를 포함한다.
시료 B3은, Ta 기초층, Ir-Mn으로 이루어지는 제1 반강자성층, Co-Fe/Ru/Co-Fe의 3층막으로 이루어지는 제1 강자성층, Al2O3으로 이루어지는 제1 유전체층, CoFe/Ni-Fe의 2층막으로 이루어지는 제2 강자성층, Fe-Mn으로 이루어지는 제2 반강자성층, Ni-Fe/CoFe의 2층막으로 이루어지는 제3 강자성층, Al2O3으로 이루어지는 제2 유전체층, Co-Fe/Ru/Co-Fe의 3층막으로 이루어지는 제4 강자성층, Ir-Mn으로 이루어지는 제3 반강자성층, Ta 보호층을 순차 적층한 구조를 포함한다.
시료 A3은 이하와 같이 하여 제작하였다. 기판을 스퍼터 장치에 두고, 초기 진공도를 1×10-7Torr로 설정한 후, Ar를 도입하여 소정의 압력으로 설정하였다. 기판 상에, Ta(5㎚)/Ir22Mn78(18㎚)/CoFe(2㎚)/Al2O3(1.7㎚)/Co5Fe1Ni4(2㎚)/Fe1Mn1(17㎚) /Co5Fe1Ni4(2㎚)/Al2O3(2㎚)/CoFe(2㎚)/Ir22Mn78(18㎚)/Ta(5㎚)를 순차 적층하였다. 또, Al2O3은, 순 Ar 가스 속에서 Al 타겟을 이용하여 Al를 성막한 후, 진공을 깨뜨리지 않고 산소를 도입하여 플라즈마 산소로 노출시킴으로써 형성하였다.
상기 적층막을 성막한 후, 포토리소그래피 기술에 의해 최상부의 Ta 보호층 상에 100㎛ 폭의 하부 배선 형상을 규정하는 제1 레지스트 패턴을 형성하고, 이온밀링 기술을 이용하여 가공하였다.
이어서, 제1 레지스트 패턴을 제거한 후, 포토리소그래피 기술에 의해 최상부의 Ta 보호층 상에 접합 치수를 규정하는 제2 레지스트 패턴을 형성하고, 이온밀링 기술을 이용하여 제1 Al2O3보다 상부의 Co5Fe1Ni4/Fe1Mn1/Co5Fe1Ni4/Al2O3/CoFe /Ir22Mn78/Ta를 가공하였다. 제2 레지스트 패턴을 남긴 상태에서, 전자 빔 증착에 의해 두께 350㎚의 Al2O3을 피착한 후, 제2 레지스트 패턴 및 그 상부의 Al2O3을 리프트 오프하고, 접합부 이외의 부분에 층간 절연막을 형성하였다.
계속해서, 전극 배선의 형성 영역 이외의 영역을 피복하는 제3 레지스트 패턴을 형성한 후, 표면을 역스펙하여 클리닝하였다. 전면에 Al을 피착한 후, 제3 레지스트 패턴 및 그 상부의 Al을 리프트 오프하여, Al 전극 배선을 형성하였다. 그 후, 자장 중 열 처리로에 도입하고, 핀층으로 한방향 이방성을 도입하였다.
시료 B3은 이하와 같이 함으로써 제작하였다. 기판을 스퍼터 장치에 두고, 초기 진공도를 1×10-7Torr로 설정한 후, Ar를 도입하여 소정의 압력으로 설정하였다. 기판 상에, Ta(3㎚)/Ir-Mn(14㎚)/Co-Fe(1.5㎚)/Ru(0.7㎚)/Co-Fe(1.5㎚)/Al2O3(1.7㎚)/CoFe(1㎚)/Ni81Fe19(2㎚)/Fe45Mn55(19㎚)/Ni81Fe19(2㎚)/CoFe(1㎚)/Al2O3(2.1㎚)/Co9Fe(2㎚)/Ru(0.8㎚)/Co9Fe(2㎚)/Ir-Mn(14㎚)/Ta(5㎚)를 순차 적층하였다. Al2O3은 상기된 바와 동일한 방법에 따라 형성하였다.
상기 적층막을 성막한 후, 포토리소그래피 기술에 의해 최상부의 Ta 보호층 상에 100㎛ 폭의 하부 배선 형상을 규정하는 제1 레지스트 패턴을 형성하고, 이온밀링 기술을 이용하여 가공하였다. 이어서, 제1 레지스트 패턴을 제거한 후, 포토리소그래피 기술에 의해 최상부의 Ta 보호층 상에 접합 치수를 규정하는 제2 레지스트 패턴을 형성하고, 이온밀링 기술을 이용하여 제1 Al2O3보다 상부의 CoFe/Ni81Fe19/Fe45Mn55/Ni81Fe19/CoFe/Al2O3/Co9Fe/Ru/Co9Fe/Ir-Mn/Ta를 가공하였다. 계속해서, 상기된 바와 마찬가지로 함으로써, Al2O3층간 절연막의 형성, Al 전극 배선의 형성, 핀층으로의 한방향 이방성의 도입을 행하였다.
또한, 비교를 위해, 이하와 같은 시료 C3 및 시료 D3을 제작하였다.
시료 C3은 강자성 싱글 터널 접합 소자이고, Ta(3㎚)/Ir-Mn(14㎚)/Co-Fe (1.5㎚)/Ru(0.7㎚)/Co-Fe(1.5㎚)/Al2O3(1.7㎚)/CoFe(1㎚)/Ni81Fe19(2㎚)/Fe45Mn55(19㎚)/Ta(5㎚)라는 적층 구조를 포함한다.
시료 D3은 반강자성층을 포함하지 않은 강자성 이중 터널 접합으로서, Ta(5㎚)/Co8Pt2(15㎚)/CoFe(2㎚)/Al2O3(1.7㎚)/Co5Fe1Ni4(2㎚)/Al2O3(2㎚)/CoFe(2㎚)/Co8Pt2(15㎚)/Ta(5㎚)라는 적층 구조를 포함한다.
도 26에 시료 A3및 B3의 자기 저항 효과 곡선을 도시한다. 시료 A3은 57Oe라는 작은 자장에서 MR 변화율 26%를 얻을 수 있다. 시료 B3은 63Oe라는 작은 자장에서 MR 변화율 27%를 얻을 수 있다.
도 27에 시료 A3, B3 및 C3에 대해 MR 변화율의 인가 전압 의존성을 나타낸다. 또, 이 도면에서는 MR 변화율을 전압 0V 일 때의 값으로 규격화하여 나타내고 있다. 이 도면으로부터, 시료 A3 및 B3은, 시료 C3에 비교하여 자기 저항 변화율의 값이 반이 되는 전압 V1/2가 크고, 전압 증대에 따르는 MR 변화율의 감소가 작은 것을 알 수 있다.
이어서, 시료 A3, B3 및 D3을 솔레노이드 코일 내에 두고, 펄스 자계 75Oe 속에서 자화 고착층의 자기 기록 상태의 피로 시험을 행하였다. 도 28에 시료 A3, B3 및 D3에 대해, 펄스 자장의 반전 횟수와 출력 전압과의 관계를 나타낸다. 이 도면에서는, 출력 전압을 초기의 출력 전압치로 규격화하고 있다. 이 도면으로부터 분명히 알 수 있듯이, 시료 D3에서는 펄스 자장의 반전 횟수의 증가에 따라 출력 전압이 현저히 저하하고 있다. 이에 대해, 시료 A3 및 B3은 자화 고착층의 자기 기록 상태의 피로는 보이지 않는다. 또한, 시료 A3과 B3의 비교에서는, 프리층에 반강자성 결합한 Co9Fe/Ru/Co9Fe의 3층 구조를 이용한 시료 B3이 피로가 적다.
이상과 같이 도 3의 구조를 갖는 강자성 이중 터널 접합 소자는, 자기 메모리 장치, 자기 헤드에 적용한 경우에 적합한 특성을 나타내는 것을 알 수 있다.
또, 유전체층으로서 SiO2, AlN, MgO, LaAlO3또는 CaF2를 이용한 경우에도 상기된 바와 같은 경향을 볼 수 있다.
(실시예4)
Si/SiO2기판 또는 Si/AlN 기판 상에 도 4 또는 도 5에 도시된 바와 같은 구조를 포함하는 2종의 강자성 이중 터널 접합 소자(시료 A4 및 시료 B4)를 제작한 예를 설명한다.
시료 A4는, Ta 기초층, Ni-Fe/Co-Fe의 2층막으로 이루어지는 제1 강자성층, Al2O3으로 이루어지는 제1 유전체층, Co-Fe로 이루어지는 제2 강자성층, Ru로 이루어지는 제1 비자성층, Co-Fe로 이루어지는 제3 강자성층, Ru로 이루어지는 제2 비자성층, Co-Fe로 이루어지는 제4 강자성층, Al2O3으로 이루어지는 제2 유전체층, Co-Fe/Ni-Fe의 2층막으로 이루어지는 제5 강자성층, Ta 보호층을 순차 적층한 구조를 포함한다.
시료 B4는, Ta 기초층, Ni-Fe/Co-Fe의 2층막으로 이루어지는 제1 강자성층, Al2O3으로 이루어지는 제1 유전체층, Co-Fe로 이루어지는 제2 강자성층, Ru로 이루어지는 제1 비자성층, Co-Fe 강자성층 /Ir-Mn 반강자성층/Co-Fe 강자성층, Ru로 이루어지는 제2 비자성층, Co-Fe로 이루어지는 제4 강자성층, Al2O3으로 이루어지는 제2 유전체층, Co-Fe/Ni-Fe의 2층막으로 이루어지는 제5 강자성층, Ta 보호층을 순차 적층한 구조를 포함한다.
시료 A4는 이하와 같이 함으로써 제작하였다. 기판을 스퍼터 장치에 두고, 초기 진공도를 1×10-7Torr로 설정한 후, Ar을 도입하여 소정의 압력으로 설정하였다. 기판 상에, Ta(5㎚)/Ni81Fe19(16㎚)/Co4Fe6(3㎚)/Al2O3(1.7㎚)/CoFe(2㎚)/Ru(0.7㎚)/CoFe(2㎚)/Ru(0.7㎚)/CoFe(2㎚)/Al2O3(2㎚)/Co4Fe6등(3㎚)/Ni81Fe19(16㎚)/Ta(5㎚)를 순차 적층하였다. 또, Al2O3은, 순 Ar 가스 내에서 Al 타겟을 이용하여 Al을 성막한 후, 진공을 깨뜨리지 않고 산소를 도입하여 플라즈마 산소에 노출시킴으로써 형성하였다.
상기 적층막을 성막한 후, 포토리소그래피 기술에 의해 최상부의 Ta 보호층 상에 100㎛ 폭의 하부 배선 형상을 규정하는 제1 레지스트 패턴을 형성하고, 이온밀링 기술을 이용하여 가공하였다.
이어서, 제1 레지스트 패턴을 제거한 후, 포토리소그래피 기술에 의해 최상부의 Ta 보호층 상에 접합 치수를 규정하는 제2 레지스트 패턴을 형성하고, 이온밀링 기술을 이용하여 제1 Al2O3보다 상부의 CoFe/Ru/CoFe/Ru/CoFe/Al2O3/Co4Fe 등/Ni81Fe19/Ta를 가공하였다.
제2 레지스트 패턴을 남긴 상태에서, 전자 빔 증착에 의해 두께 300㎚의 Al2O3을 피착한 후, 제2 레지스트 패턴 및 그 상부의 Al2O3을 리프트 오프하고, 접합부 이외의 부분에 층간 절연막을 형성하였다.
계속해서, 전극 배선의 형성 영역 이외의 영역을 피복하는 제3 레지스트 패턴을 형성한 후, 표면을 역스퍼터하여 클리닝하였다. 전면에 Al을 피착한 후, 제3 레지스트 패턴 및 그 상부의 Al을 리프트 오프하여, Al 전극 배선을 형성하였다. 그 후, 자장 내 열 처리로에 도입하고, 핀층으로 한방향 이방성을 도입하였다.
시료 B4는 이하와 같이 하여 제작하였다. 기판을 스퍼터 장치에 넣고, 초기 진공도를 1×10-7Torr로 설정한 후, Ar을 도입하여 소정의 압력으로 설정하였다. 기판 상에, Ta(5㎚)/Ni81Fe19(15㎚)/Co9Fe(2㎚)/Al2O3(1.5㎚)/CoFe(1.5㎚)/Ru(0.7㎚)/ CoFe(1.5㎚)/Ir-Mn(14㎚)/CoFe(1.5㎚)/Ru(0.7㎚)/CoFe(1.5㎚)/Al2O3(2㎚)/Co9Fe(2㎚)/Ni81Fe19(15㎚)/Ta(5㎚)를 순차 적층하였다. Al2O3은 상기된 바와 같은 방법에 따라 형성하였다.
상기 적층막을 성막한 후, 포토리소그래피 기술에 의해 최상부의 Ta 보호층 상에 100㎛ 폭의 하부 배선 형상을 규정하는 제1 레지스트 패턴을 형성하고, 이온밀링 기술을 이용하여 가공하였다. 이어서, 제1 레지스트 패턴을 제거한 후, 포토리소그래피 기술에 의해 최상부의 Ta 보호층 상에 접합 치수를 규정하는 제2 레지스트 패턴을 형성하고, 이온밀링 기술을 이용하여 제1 Al2O3보다 상부의 CoFe/Ru/CoFe/Ir-Mn/CoFe/Ru/CoFe/Al2O3/Co9Fe/Ni81Fe19/Ta를 가공하였다. 계속해서, 상기된 바와 같이, Al2O3층간 절연막의 형성, Al 전극 배선의 형성, 핀층으로의 한방향 이방성의 도입을 행하였다.
또한, 비교를 위해, 이하와 같은 시료 C4 및 시료 D4를 제작하였다.
시료 C4는 강자성 싱글 터널 접합 소자로서, Ta(5㎚)/Ni81Fe19(l6㎚)/Co4Fe6(3㎚)/Al2O3(1.7㎚)/CoFe(2㎚)/Ru(0.7㎚)/CoFe(2㎚)/Ru(0.7㎚)/CoFe(2㎚)/Ta(5㎚)라는 적층 구조를 포함한다.
시료 D4는 반강자성 결합이 없는 강자성 이중 터널 접합으로서, Ta(5㎚) /Ni81Fe19(16㎚)/CO4Fe6(3㎚)/Al2O3(1.7㎚)/CoFe(6㎚)/Al2O3(2㎚)/Co4Fe6(3㎚)/Ni81Fe19(16㎚)/Ta(5㎚)라는 적층 구조를 포함한다.
도 29에 시료 A4 및 B4의 자기 저항 효과 곡선을 나타낸다. 시료 A4는 33Oe라는 작은 자장에서 MR 변화율 28%를 얻을 수 있다. 시료 B4는 18Oe라는 작은 자장에서 MR 변화율 26%를 얻을 수 있다.
도 30에 시료 A4, B4 및 C4에 대해 MR 변화율의 인가 전압 의존성을 나타낸다. 또, 이 도면에서는 MR 변화율을 전압 0V일 때의 값으로 규격화하여 나타내고 있다. 이 도면으로부터, 시료 A4 및 B4는, 시료 C4에 비교하여 자기 저항 변화율의 값이 반이 되는 전압 V1/2가 크고, 전압 증대에 따르는 MR 변화율의 감소가 작은 것을 알 수 있다.
이어서, 시료 A4, B4 및 D4를 솔레노이드 코일 내에 두고, 펄스 자계 40Oe 속에서 자화 고착층의 자기 기록 상태의 피로 시험을 행하였다. 도 31에 시료 A4, B4 및 D4에 대해, 펄스 자장의 반전 횟수와 출력 전압과의 관계를 나타낸다. 이 도면에서는, 출력 전압을 초기의 출력 전압치로 규격화하고 있다. 이 도면으로부터 분명히 알 수 있듯이, 시료 D4에서는 펄스 자장의 반전 횟수의 증가에 따라 출력 전압이 현저히 저하하고 있다. 이에 대해, 시료 A4 및 B4는 자화 고착층의 자기 기록 상태의 피로는 보이지 않는다. 또한, 시료 A4와 B4의 비교로는, 자화 고착층에 반강자성층을 삽입한 CoFe/Ir/CoFe/Ir-Mn/CoFe/Ir/CoFe의 7층 구조를 이용한 시료 B4가 피로가 적다.
이상과 같이 도 4의 구조를 갖는 강자성 이중 터널 접합 소자는, 자기 메모리 장치, 자기 헤드에 적용한 경우에 적합한 특성을 나타내는 것을 알 수 있다.
또, 유전체층으로서 SiO2, AlN, MgO, LaAlO3또는 CaF2를 이용한 경우에도 상기된 바와 같은 경향을 볼 수 있었다.
(실시예5)
도 7 또는 도 9에 도시된 MRAM을 상정하여, Si/SiO2또는 SiO2기판 상에 도 32에 도시된 바와 같은 구조를 포함하는 강자성 이중 터널 접합 소자(시료 A5 및 시료 B5)를 제작한 예를 설명한다.
시료 A5는, Ta 기초층, Fe-Mn으로 이루어지는 제1 반강자성층, Ni-Fe/Co-Fe의 2층막으로 이루어지는 제1 강자성층, Al2O3으로 이루어지는 제1 유전체층, Co9Fe로 이루어지는 제2 강자성층, Al2O3으로 이루어지는 제2 유전체층, Co-Fe로 이루어지는 제3 강자성층, 비트선(Ni-Fe로 이루어지는 제3 강자성층, Fe-Mn으로 이루어지는 제2 반강자성층, Al로 이루어지는 금속층)을 순차 적층한 구조를 포함한다.
시료 B5는, Ta로 이루어지는 기초층, Ir-Mn으로 이루어지는 제1 반강자성층,Co-Fe로 이루어지는 제1 강자성층, Al2O3으로 이루어지는 제1 유전체층, Co-Fe/Ni-Fe/Co-Fe의 3층막으로 이루어지는 제2 강자성층, Al2O3으로 이루어지는 제2 유전체층, Co-Fe로 이루어지는 제3 강자성층, 비트선(Co로 이루어지는 제3 강자성층, Ir-Mn으로 이루어지는 제2 반강자성층, Al로 이루어지는 금속층)을 순차 적층한 구조를 포함한다.
도 32에 도시된 바와 같이, 시료 A5 및 B5 중 모두, 접합 면적에 비교하여 제2 반강자성막의 면적이 크다.
시료 A5는 이하와 같이 함으로써 제작하였다. 기판을 스퍼터 장치에 넣고, 초기 진공도를 1×10-7Torr로 설정한 후, Ar를 도입하여 소정의 압력으로 설정했다. 기판 상에, Ta(5㎚)/Fe54Mn46(l8㎚)/Ni8Fe2(5㎚)/CoFe(2㎚)/Al2O3(1.7㎚)/Co9Fe(3㎚) /Al2O3(2㎚)/CoFe(2㎚)/Ta(5㎚)를 순차 적층하였다. 또, Al2O3은, 순 Ar 가스 속에서 Al 타겟을 이용하여 Al을 성막한 후, 진공을 깨뜨리지 않고 산소를 도입하여 플라즈마 산소에 노출시킴으로써 형성하였다.
상기 적층막을 성막한 후, 포토리소그래피 기술에 의해 최상부의 Ta 층 상에 50㎛ 폭의 하부 배선 형상을 규정하는 제1 레지스트 패턴을 형성하고, 이온밀링 기술을 이용하여 가공했다.
이어서, 제1 레지스트 패턴을 제거한 후, 최상부의 Ta층 상에 전자선 레지스트를 도포하고, EB 묘화 장치를 이용하여 제1 Al2O3보다 상부의 각 층의 미세 가공을 행하고, 접합 면적 1×1㎛2, 0.5×0.5㎛2, 0.15×0.15㎛2의 강자성 터널 접합을 제작하였다. 전자선 레지스트 패턴을 남긴 상태에서, 전자 빔 증착에 의해 두께 300㎚의 Al2O3을 피착한 후, 전자선 레지스트 패턴 및 그 상부의 Al2O3을 리프트 오프하고, 접합부 외의 부분에 층간 절연막을 형성하였다.
계속해서, 전극 배선의 형성 영역 이외의 영역을 피복하는 제3 레지스트 패턴을 형성한 후, 표면을 역스펙하여 클리닝하고, 또한 Ta 층을 제거하였다. 그 후, 비트선의 전극 배선으로서 Ni8Fe25㎚/Fe54Mn4618㎚/Al 5㎚를 순차 적층하였다. 제3 레지스트 패턴 및 그 상부의 전극 배선을 리프트 오프하였다. 그 후, 자장 중 열 처리로에 도입하고, 핀층에 한방향 이방성을 도입하였다.
시료 B5는 이하와 같이 함으로써 제작하였다. 기판을 스퍼터 장치에 넣고, 초기 진공도를 1×10-7Torr로 설정한 후, Ar를 도입하여 소정의 압력으로 설정하였다. 기판 상에, Ta(5㎚)/Ir22Mn78(18㎚)/CoFe(3㎚)/Al2O3(1.5㎚)/CoFe(1㎚)/Ni8Fe2(3㎚)/CoFe(1㎚)/Al2O3(1.8㎚)/CoFe(3㎚)/Ta(5㎚)를 순차 적층하였다. Al2O3은 상기된 바와 동일한 방법에 의해 형성하였다.
상기 적층막을 성막한 후, 포토리소그래피 기술에 의해 최상부의 Ta 층 상에 50㎛ 폭의 하부 배선 형상을 규정하는 제1 레지스트 패턴을 형성하고, 이온밀링 기술을 이용하여 가공하였다.
다음에, 제1 레지스트 패턴을 제거한 후, 최상부의 Ta 층 상에 전자선 레지스트를 도포하고, EB 묘화 장치를 이용하여 제1 Al2O3보다 상부의 각 층의 미세 가공을 행하고, 접합 면적 1×1㎛2, 0.5×0.5㎛2, 0.15×0.15㎛2의 강자성 터널 접합을 제작하였다. 전자선 레지스트 패턴을 남긴 상태에서, 전자 빔 증착에 의해 두께 300㎚의 Al2O3을 피착한 후, 전자선 레지스트 패턴 및 그 상부의 Al2O3을 리프트 오프하고, 접합부 이외의 부분에 층간 절연막을 형성하였다.
계속해서, 전극 배선의 형성 영역 이외의 영역을 피복하는 제3 레지스트 패턴을 형성한 후, 표면을 역스퍼터하여 클리닝하고, 또한 Ta 층을 제거하였다. 그 후, 비트선의 전극 배선으로서 Co/Ir22Mn78(18㎚)/Al(5㎚)를 순차 적층하였다. 제3 레지스트 패턴 및 그 상부의 전극 배선을 리프트 오프하였다. 그 후, 자장 중 열 처리로에 도입하고, 핀층에 한방향 이방성을 도입하였다.
또한, 비교를 위해, 이하와 같은 시료 C5, 시료 D5 및 시료 E5를 제작하였다.
시료 C5는 강자성 싱글 터널 접합 소자로서, Ta(5㎚)/Ir22Mn78(18㎚)/CoFe(3㎚)/Al2O3(1.5㎚)/CoFe(1㎚)/Ni8Fe2(3㎚)/CoFe(1㎚)/Ta(5㎚)라는 적층 구조를 포함한다.
시료 D5는, 시료 B5와 동일한 적층 구조, 즉 Ta(5㎚)/Ir22Mn78(18㎚)/CoFe(3㎚)/Al2O3(1.5㎚)/CoFe(1㎚)/Ni8Fe2(3㎚)/CoFe(1㎚)/Al2O3(1.8㎚)/CoFe(3㎚)/Ir22Mn78(18㎚)/Ta(5㎚)라는 적층 구조를 포함한다. 그러나, 도 32의 구조와는 달리, 상부의 IrMn으로 이루어지는 제2 반강자성층(및 Ta 보호층)의 면적도 접합 면적과 동일해지도록 가공되어 있다. 또한, 비트선은 Al 층만으로 이루어져 있다.
시료 E5는 반강자성층을 포함하지 않은 강자성 이중 터널 접합으로서, Ta(5㎚)/CoFePt(13㎚)/Al2O3(1.5㎚)/CoFe(1㎚)/Ni8Fe2(3㎚)/CoFe(1㎚)/Al2O3(1.8㎚)/CoFePt(13㎚)/Ta(5㎚)라는 적층 구조를 포함한다.
도 33에 시료 A5 및 B5의 자기 저항 효과 곡선을 나타낸다. 시료 A5는 29Oe라는 작은 자장에서 MR 변화율 28%를 얻을 수 있다. 시료 B5는 39Oe라는 작은 자장에서 MR 변화율 27%를 얻을 수 있다.
도 34에 시료 A5, B5 및 C5에 대해 MR 변화율의 인가 전압 의존성을 나타낸다. 또, 이 도면에서는 MR 변화율을 전압 0V일 때의 값으로 규격화하여 나타내고 있다. 이 도면으로부터, 시료 A5 및 B5는, 시료 C5에 비교하여 자기 저항 변화율의 값의 반이 되는 전압 V1/2가 크고, 전압 증대에 따르는 MR 변화율의 감소가 작은 것을 알 수 있다.
이어서, 시료 A5, B5, D5 및 E5를 솔레노이드 코일 내에 두고, 펄스 자계 70Oe 속에서 자화 고착층의 자기 기록 상태의 피로 시험을 행하였다. 도 35에 시료 A5, B5, D5 및 E5에 대해, 펄스 자장의 반전 횟수와 출력 전압과의 관계를 나타낸다. 이 도면에서는, 출력 전압을 초기의 출력 전압치로 규격화하고 있다. 이 도면으로부터 분명히 알 수 있듯이, 시료 E5에서는 펄스 자장의 반전 횟수의 증가에 따라 출력 전압이 현저히 저하하고 있다. 또한, 시료 D5는, 접합 면적이 작을수록, 피로가 심해지는 경향을 나타내었다. 이것은, 접합 면적이 작으면 가공 손상 등으로 상부 자화 고착층이 열화했기 때문이라고 생각할 수 있다. 이에 대해, 시료 A5 및 B5는 자화 고착층의 자기 기록 상태의 피로는 보이지 않는다. 이 때문에, 도 32에 도시된 바와 같이, 상부의 반강자성층을 비트선의 일부로서 구성하는 것이 유리한 것을 알 수 있다.
이상과 같이 도 32의 구조를 갖는 강자성 이중 터널 접합 소자는, 특히 자기 메모리 장치에 적용한 경우에 적합한 특성을 나타내는 것을 알 수 있다.
또, 유전체층으로서 SiO2, AlNiMgO, LaAlO3또는 CaF2를 이용한 경우에도 상기된 바와 동일한 경향을 볼 수 있다.
(실시예6)
실시예1∼4와 동일한 방법에 따라, Si/SiO2기판 또는 SiO2기판 상에, 도 1∼도 4에 도시된 기본 구조를 포함하는 강자성 이중 터널 접합 소자를 제작하였다. 이들의 소자의 적층 구조를 표 1에 나타낸다. 또, 기초층 및 보호층으로는, Ta, Ti, Ti/Pt, Pt, Ti/Pd, Ta/Pt, Ta/Pd, TlNx 중 어느 하나를 이용하고 있다.
이들 시료에 대해, MR 변화율이 1/2로 감소하는 전압치 V1/2, 100000회의 프리층(자기 기록층) 반전 시의 출력치와 초기 출력치와의 비를 표 1에 나타냈다. 어떤 시료라도 큰 MR 변화율을 얻을 수 있고, 전압 의존의 MR 변화율의 감소 정도도 강자성 싱글 터널 접합 소자에 비해 작다． 또한, 프리층(자기 기록층)의 자화반전을 반복해도, 출력 전압의 저하는 거의 없어, 피로가 작다.
따라서, 이들 소자는 자기 저항 효과형 헤드, 센서, 자기 기억 소자로서 이용한 경우에 유효하다는 것을 알 수 있다.
또, 본 발명에 있어서, 각 층간의 원자 확산·혼합이 생기는 경우가 있을 수 있었다. 예를 들면, 스퍼터링 시에 스펙 강도를 강하게 하면, NiFe 합금층, Co 기 합금층, 또는 이들과 비자성층이나 반강자성층 사이에서의 원자의 확산이 생긴다고 생각할 수 있다. 또한, 온도나 시간에도 의존하지만, 열 처리라도 동일한 원자 확산이 생긴다고 생각할 수 있다. 이러한 원자 확산이 발생해도, 각 층을 구성하는 재료가 본 발명에서 요구되는 자기 특성을 나타내고, 명시한 재료의 범위 내에 포함되는 한, 본 발명의 범위로 들어 간다.
(실시예7)
Si/SiO2기판 또는 SiO2기판 상에 도 1에 도시된 바와 같은 구조를 포함하고, 프리층의 두께가 다른 3종의 강자성 이중 터널 접합 소자(시료 Tl, T2 및 T3)를 제작한 예를 설명한다.
시료 T1은, Ta 기초층, Fe-Mn/Ni-Fe의 2층막으로 이루어지는 제1 반강자성층, CoFe로 이루어지는 제1 강자성층, Al2O3으로 이루어지는 제1 유전체층, Co9Fe로 이루어지는 제2 강자성층, Al2O3으로 이루어지는 제2 유전체층, CoFe로 이루어지는 제3 강자성층, Ni-Fe/Fe-Mn의 2층막으로 이루어지는 제2 반강자성층, Ta 보호층을 순차 적층한 구조를 포함하고, 프리층인 Co9Fe로 이루어지는 제2 강자성층의 막 두께가 2.5㎚로 설정되어 있다.
시료 T1은 이하와 같이 함으로써 제작하였다. 기판을 스펙 장치에 넣고, 초기 진공도를 1×10-7Torr로 설정한 후, Ar을 도입하여 소정의 압력으로 설정하였다. 기판 상에, Ta(5㎚)/Fe54Mn46(20㎚)/Ni8Fe2(5㎚)/CoFe(3㎚)/Al2O3(1.7㎚)/Co9Fe(2.5㎚) /Al2O3(2㎚)/CoFe(3㎚)/Ni8Fe2(5㎚)/Fe54Mn46(20㎚)/Ta(5㎚)를 순차 적층하였다. 또, Al2O3은, 순 Ar 가스 속에서 Al 타겟을 이용하여 Al을 성막한 후, 진공을 깨뜨리지 않고 산소를 도입하여 플라즈마 산소에 노출시킴으로써 형성하였다.
상기 적층막을 성막한 후, 포토리소그래피 기술에 의해 최상부의 Ta 보호층 상에 100㎛ 폭의 하부 배선 형상을 규정하는 레지스트 패턴을 형성하고, 이온밀링 기술을 이용하여 가공하였다.
이어서, 레지스트 패턴을 제거한 후, 포토리소그래피 기술 또는 전자선 리소그래피 기술 및 RIE에 의해 최상부의 Ta 보호층 상에 접합 치수를 규정하는 Ti 하드 마스크를 형성하고, 이온밀링 기술을 이용하여 제1 Al2O3보다 상부의 Co9Fe/Al2O3/CoFe/Ni-Fe/Fe-Mn/Ta를 가공하였다. 이 공정에 의해 접합 폭을 여러가지로 변화시켰다. 접합 폭이 1㎛ 이하의 소자를 형성하는 경우에는 전자선 리소그래피 기술을 이용하였다. 접합부 상에 레지스트 패턴을 형성하고, 스펙법 또는 플라즈마 CVD법에 따라 두께 300㎚의 SiO2를 피착한 후, 레지스트 패턴 및 그 상부의 SiO2를 리프트 오프하고, 접합부 이외의 부분에 층간 절연막을 형성하였다.
계속해서, 전극 배선의 형성 영역 이외의 영역을 피복하는 레지스트 패턴을형성한 후, 표면을 역스펙하여 클리닝하였다. 전면에 Al를 피착한 후, 레지스트 패턴 및 그 상부의 Al을 리프트 오프하여, Al 전극 배선을 형성하였다. 그 후, 자장 중 열 처리로에 도입하고, 핀층에 한방향 이방성을 도입하였다.
시료 T2는 프리층인 Co9Fe로 이루어지는 제2 강자성층의 막 두께를 7㎚로 한 것 외에는, 시료 T1과 마찬가지로 함으로써 제작하였다.
시료 T3은 프리층인 Co9Fe로 이루어지는 제2 강자성층의 막 두께를 17㎚로 한 것외에는, 시료 T1과 마찬가지로 함으로써 제작하였다.
도 36에, 시료 T1, T2 및 T3에 대해, 소자의 접합 폭과 프리층의 반전 자장과의 관계를 나타낸다. 이 도면에서는 횡축을 접합 폭 W의 역수(1/W)라고 한다. 도 36에 도시된 바와 같이, 어떤 시료라도 접합 폭을 축소시킴에 따라 반전 자장이 증대하고 있다. 이것은, MRAM 응용에서는 접합 폭을 축소시킴에 따라 기입 시의 소비 전력이 증대하는 것을 의미한다. 그러나, 프리층의 막 두께가 얇은 시료 T1로서는 직선의 기울기가 작고, 접합 폭의 축소에 따르는 반전 자장의 증대가 억제되고 있다. 한편, 프리층의 막 두께가 비교적 두꺼운 시료 T2 및 T3에서는, 접합 폭의 축소에 따르는 반전 자장의 증대가 현저하고, MRAM 응용에 있어서 기입 시의 소비 전력이 현저히 증대할 우려가 있다. 여기서, 현상의 가공 기술로 얻어지는 접합 폭 0.25㎛(1/W=4)의 소자에 주목하여 반전 자장을 비교한다. 시료 T1에서는 반전 자장이 100Oe보다 작고, 금후 한층 더 미세화에 대응할 수 있다. 한편, 시료 T2 및 T3에서는 반전 자장이 100Oe를 넘고, MRAM 응용에서 기입 시의 소비 전력이이미 높고, 한층 더 미세화에 대응하는 것은 곤란하다.
도 37에 시료 T1, T2 및 T3에 대해 MR 변화율의 인가 전압 의존성을 나타낸다. 또, 이 도면에서는 MR 변화율을 전압 0V일 때의 값으로 규격화하여 나타내고 있다. 프리층의 막 두께가 얇은 시료 T1에서는 MR 변화율의 값이 반이 되는 바이어스 전압 V1/2가 0.9V를 넘고, 바이어스 의존성이 억제되고 있다. 한편, 프리층의 막 두께가 비교적 두꺼운 시료 T2 및 T3은, 강자성 싱글 터널 접합 소자에 비교하면 바이어스 의존성이 작지만, V1/2는 0.8V미만이고, 시료 T1에 비교하여 분명히 뒤떨어진다.
도 36 및 도 37으로부터, 프리층의 두께가 얇을수록, 접합의 미세화에 따르는 반전 자장의 증대가 억제되고, 또한 바이어스 의존성도 개선되는 것을 알 수 있다. 프리층의 두께가 5㎚ 이하이면, 0.25㎛ 룰의 소자로 반전 자장이 100Oe 이하로 억제되고, 또한 MR 변화율의 바이어스 의존성도 개선된다. 그러나, 프리층의 두께가 1㎚ 미만이 되면 , 프리층이 연속막이 되지 않고, 유전체층 중에 강자성 입자가 분산한, 소위 그래뉼러 구조가 될 우려가 있다. 이 결과, 접합 특성의 제어가 곤란해지고, 미립자의 크기에 따라서는 실온으로 초상자성이 되어 MR 변화율이 극단적으로 저하한다는 문제도 생긴다. 따라서, 프리층의 두께는 1∼5㎚인 것이 바람직하다.
(실시예8)
Si/SiO2기판 상에 도 14와 같은 구조를 포함하는 MRAM을 제작한 예를 나타낸다. Si 기판(151) 상에 플라즈마 CVD에 의해 SiO2를 성막하였다. 상감 프로세스를 이용하여 워드선(152)을 형성하였다. 즉, 레지스트를 도포하여 포트리소그래피에 의해 레지스트 패턴을 형성하고, RIE에 의해 SiO2에 홈을 가공하고, 도금법을 이용하여 홈 내에 Cu를 매립한 후, CMP에 의해 평탄화를 행하고, 워드선(152)를 형성하였다. 그 후, 플라즈마 CVD에 의해, 워드선(152) 상에 두께 250㎚의 SiO2층간 절연막을 형성하였다.
이 시료를 스퍼터 장치에 넣고, 초기 진공도를 3×10-8Torr로 설정한 후, Ar을 도입하여 소정의 압력으로 설정하였다. SiO2층간 절연막 상에, Ta 기초층/Cu(50㎚)/Ni81Fe19(5㎚)/Ir22Mn78(12㎚)/Co50Fe50(3㎚)/Al2O3(1㎚)/Co90Fe10(2㎚)/Ni81Fe19(1㎚)/Co90Fe10(2㎚)/Ru(0.9㎚)/Co90Fe10(2㎚)/Ni81Fe19(1㎚)/Co90Fe10(2㎚)/Al2O3(1㎚)/Co80Fe20(3㎚)/Ru(0.9㎚)/Co80Fe20/Ir22Mn78(12㎚)/Ni81Fe19(5㎚)/Au 보호막을 적층하였다. Al2O3은, 순 Ar 가스 속에서 Al 타겟을 이용하여 Al을 성막한 후, 진공을 깨뜨리지 않고 산소를 도입하여 플라즈마 산소에 노출시킴으로써 형성하였다.
상기 적층막 상에 Si3N4를 성막하고, 레지스트를 도포하여 포토리소그래피에 의해 레지스트 패턴을 형성하고, RIE에 의해 금속 배선(153)을 규정하는 하드 마스크를 형성한 후, 이온밀링을 행하여, 적층막을 가공하였다. 그 후, 레지스트 패턴을 제거하였다.
이어서, 레지스트를 도포하여 포토리소그래피에 의해 접합 치수를 규정하는 레지스트 패턴을 형성하고, 이온밀링 기술을 이용하여 제1 Al2O3보다 상부의 적층막을 가공하여 TMR 소자를 형성하였다. TMR 소자의 셀 사이즈는 전부 0.4×0.4㎛2로 하였다. 그 후, 레지스트 패턴을 제거하였다.
계속해서, 플라즈마 CVD에 의해 SiO2층간 절연막을 성막하고, CMP에 의해 250㎚의 두께까지 깎아 평탄화하였다. 전면에 Cu, 절연막, 및 Cu를 적층하였다. 이 적층막 상에 Si3N4를 성막하고, 레지스트를 도포하여 포토리소그래피에 의해 레지스트 패턴을 형성하고, RIE에 의해 하드 마스크를 형성한 후, 이온밀링을 행하고, 비트선(154), 층간 절연층(155), 및 제2 워드선(156)을 형성하였다. 그 후, 시료를 자장 중 열 처리로에 도입하고, 자기 기록층에 일축 이방성을, 자화 고착층에 한방향 이방성을 도입하였다.
얻어진 MRAM에 대해 이하의 3개의 방법으로 기입을 행하였다.
(1) TMR 소자에 1㎃의 스핀 전류를 주입하면서, 워드선(152) 및 제2 워드선(156)에 10nsec의 전류 펄스를 흘려 자기 기록층(115)의 용이축 방향 및 곤란축 방향으로 전류 자장을 인가하는 방법.
(2) TMR 소자에의 스핀 전류의 주입만을 행하는 방법.
(3) 워드선(152) 및 제2 워드선(156)에 10nsec의 전류 펄스를 흘려 자기 기록층(115)의 용이축 방향 및 곤란축 방향으로 전류 자장을 인가하는 방법.
또, 자기 기록층(115)의 곤란축 방향으로 전류 자장을 인가하기 위한 전류펄스는 10nsec, 3㎃ 일정하게 하였다.
자기 기록층(115)의 자화 반전은, 기입을 행한 후, TMR 셀에 직류 전류를 흘려, 출력 전압이 변화하는지의 여부에 따라 판단하였다.
본 실시예에서의 0.4×0.4㎛2라는 사이즈의 TMR 소자에 대해서는, (2)의 TMR 소자에의 스핀 전류의 주입만을 행하는 방법으로는, 전류치를 10㎃까지 증가시켜도, 자화 반전은 관측되지 않았다. (3)의 자기 기록층(115)의 용이축 방향 및 곤란축 방향으로 전류 자장을 인가하는 방법으로는, 자기 기록층(115)의 자화 반전을 일으키기 위해서는, 자기 기록층(115)의 용이축 방향으로 전류 자장을 인가하기 위한 전류를 4.3㎃까지 증가시킬 필요가 있었다.
이에 대해, (1) 방법으로, 1㎃의 스핀 전류를 흘리면서, 자기 기록층(115)의 용이축 방향으로 전류 자장을 인가하기 위한 전류를 증가시킨 바, 2.6㎃의 전류치로 자기 기록층(115)의 자화 반전이 확인되었다. 또한, 자기 기록층(115)의 용이축 방향으로 전류 자장을 인가하기 위한 전류의 방향, 및 TMR 소자에 흘리는 스핀 전류의 방향을 바꿈에 따라, 상기된 바와 같은 작은 전류치대로 자기 기록층(115)의 자화 반전을 반복할 수 있는 것을 알았다.
이와 같이, 본 실시예의 MRAM의 구조 및 기입 방법을 채용하면, 스핀 주입에 적합한 구조를 포함하고, 전류 자계를 인가하기 위한 배선에 흘리는 전류 및 TMR 소자에 흘리는 전류를 작게 할 수 있다. 따라서, MRAM의 고밀도화에 따라 배선 폭 및 TMR 소자 사이즈가 작아져도, 배선의 용융 또는 터널 배리어층의 파괴를 억제할수 있어, 신뢰성을 향상할 수 있다.
(실시예9)
도 16에 도시된 바와 같은 자기 저항 효과 소자를 제작한 예에 대해 설명한다. 마그네트론스퍼터 장치를 이용하여, 열 산화 Si 기판 상에, 10㎚의 Ta/10㎚의 NiFe로 이루어지는 기초층, 50㎚의 IrMn으로 이루어지는 반강자성층(161), 15㎚의 Co9Fe로 이루어지는 제1 강자성층(162), 1.5㎚의 Al2O3으로 이루어지는 제1 터널 절연층(163), 1.5㎚의 Co9Fe로 이루어지는 제2 강자성층(164), 0.8㎚의 Ru로 이루어지는 제1 비자성층(165), 1.5㎚의 Co9Fe로 이루어지는 제3 강자성층(166), 0.8㎚의 Ru로 이루어지는 제2 비자성층(167), 2.0㎚의 NiFe로 이루어지는 강자성층(168b), 1.5㎚의 Co9Fe로 이루어지는 제4 강자성층(168), 1.5㎚의 Al2O3으로 이루어지는 터널 절연층(169), 1.5㎚의 Co9Fe로 이루어지는 제5 강자성층(170), 50㎚의 IrMn으로 이루어지는 반강자성층(171)을 순차 적층하였다.
이 소자에서는, 제2 강자성층(164), 제1 비자성층(165), 제3 강자성층(166), 제2 비자성층(167), 강자성층(168b), 제4 강자성층(168)으로 자기 기록층(172)이 구성되어 있다. 이 자기 기록층(172)에 있어서는, 제1 비자성층(165)을 통해 제2 및 제3 강자성층(164, 166)이 반강자성 결합하고 있어, 제2 비자성층(167)을 통해 제3 및 제4 강자성층(166, 168)이 반강자성 결합하고 있다. NiFe 강자성층(168b)은, 제3 강자성층(166)의 자화의 값 M3과, 제2 및 제4 강자성층(164, 168)의 자화를 더한 값 M(2+4)을 상호 다르게 하기 위해 설치하고 있다.
모든 막은 진공을 깨뜨리지 않고 형성하였다. 제1 및 제2 터널 절연층(163, 169)을 구성하는 Al2O3은, Al 금속을 스퍼터한 후, 플라즈마 산화함으로써 형성하였다. 또, 기초층, 제1 반강자성층(161) 및 제1 강자성층(162)은 100㎛ 폭의 하부 배선 형상의 개구를 갖는 마스크를 통해 성막하였다. 제1 터널 절연층(163)으로 변환되는 Al은 접합부 형상의 개구를 갖는 마스크를 통해 성막하였다. 제1 터널 절연층(163)보다 상부의 각 층은 하부 배선으로 직교하는 방향으로 연장되는 100㎛ 폭의 상부 배선 형상의 개구를 갖는 마스크를 통해 성막하였다. 이들 공정 중에서, 진공 챔버 내에서 이들의 마스크를 교환하였다. 이렇게 해서 접합 면적을 100×100㎛2로 하였다. 또한, 성막시에 100Oe의 자계를 인가하여, 막면 내에 일축 이방성을 도입하였다.
이 자기 저항 효과 소자에 대해, 4 단자법을 이용하여 자기 저항을 측정한 바, 각각 약 10Oe의 작은 스위칭 자계로 22%의 자기 저항 변화가 관측되었다.
(실시예10)
포토리소그래피를 이용한 미세 가공에 의해, 실시예9와 동일한 적층 구조를 포함하지만, 실시예9보다도 접합 면적이 작은 자기 저항 효과 소자를 제작하였다. 터널 접합의 면적은, 5×5㎛2, 1×1㎛2또는 0.4×0.4㎛2로 하였다. 이들의 자기 저항 효과 소자에 대해, 4 단자법을 이용하여 자기 저항을 측정한 바, 각각 12Oe, 25Oe, 35Oe라는 작은 자계로 자기 저항 변화가 관측되었다. 이와 같이, 접합 면적이 작아져도, 스위칭 자계는 그 만큼 현저히 증가하지 않는다. 이것은, 자기 기록층으로서 반강자성 결합한 적층 자성막을 이용하기 때문에, 발생하는 반자계가 소자 사이즈에 그다지 의존하지 않기 때문이라고 생각할 수 있다.
본 발명에 따르면, 원하는 출력 전압치를 얻기 위해 인가 전압을 늘리더라도 자기 저항 변화율이 그다지 감소하지 않고, 기입으로 인해 자화 고착층 일부의 자기 모멘트가 회전하여 출력이 서서히 저하하는 문제도 없으며, 또한 강자성층의 모멘트를 반전시키기 위한 반전 자장을 자유롭게 설계할 수 있는 터널 접합형 자기 저항 효과 소자 및 자기 메모리 장치를 구현할 수 있다.
본 발명에 따르면, 메모리셀의 축소에 따르는 자기 기록층의 자화를 반전시키기 위한 반전 자장의 증가를 억제할 수 있는 터널 접합형 자기 저항 효과 소자 및 자기 메모리 장치를 구현할 수 있다.
본 발명에 따르면, 스핀 주입에 적합한 구조를 포함하고 배선 및 TMR 소자에 흐르는 전류 밀도를 억제할 수 있는 자기 메모리 장치 및 이러한 자기 메모리 장치에의 기입 방법을 제공할 수 있다.

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  15. 자화 방향이 고착된 제1 자화 고착층과, 제1 유전체층과, 자화 방향이 반전 가능한 자기 기록층과, 제2 유전체층과, 자화 방향이 고착된 제2 자화 고착층의 순서로 적층된 메모리 셀(memory cel1)과,
    제1 방향으로 연장되는 비트선(bit line)과,
    제1 방향과 교차하는 제2 방향으로 연장되는 워드선(word line)을 포함하고,
    상기 자기 기록층이, 자성층, 비자성층, 및 자성층으로 된 3층막을 포함하고, 3층막을 구성하는 2개의 자성층이 반강자성 결합하고 있고,
    상기 제1 자화 고착층에서의 상기 제1 유전체층에 접하는 영역의 자화와, 상기 제2 자화 고착층에서의 상기 제2 유전체층에 접하는 영역의 자화가 실질적으로 반평행하고,
    전류 자계가 인가되지 않을 때에, 상기 제l 자화 고착층에서의 상기 제1 유전체층에 접하는 영역의 자화와, 상기 자기 기록층의 자성층에서의 상기 제l 유전체층에 접하는 영역의 자화가 실질적으로 평행 또는 반평행하고,
    상기 제2 자화 고착층에서의 상기 제2 유전체층에 접하는 영역의 자화와, 상기 자기 기록층의 자성층에서의 상기 제2 유전체층에 접하는 영역의 자화가 실질적으로 평행 또는 반평행한 자기 메모리 장치.
  16. 제15항에 기재된 자기 메모리 장치로의 기입 방법에 있어서,
    상기 비트선 및 상기 제1 또는 제2 자화 고착층을 통해서 상기 자기 기록층에 스핀 전류를 공급함과 함께 상기 워드선에 전류를 흘려 상기 자기 기록층에 전류 자계를 인가하는 기입 방법.
  17. 제15항에 있어서, 상기 제l 자화 고착층의 길이가, 상기 제2 자화 고착층 및 상기 자기 기록층의 길이보다도 길게 형성되어 있는 자기 메모리 장치.
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  20. 제15항에 있어서, 상기 제l 및 제2 자화 고착층 중의 한 쪽의 자화 고착층은 1층의 자성층을 포함하고 다른 쪽의 자화 고착층은 2층의 자성층을 포함하는 자기 메모리 장치.
  21. 제15항에 있어서, 상기 제l 및 제2 자화 고착층 중의 한쪽의 자화 고착층은 2층의 자성층을 포함하고, 다른쪽의 자화 고착층은 3층의 자성층을 포함하는 자기 메모리 장치.
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