CN105655481A - 超密型交叉矩阵列式磁性随机存储器制造工艺 - Google Patents

超密型交叉矩阵列式磁性随机存储器制造工艺 Download PDF

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Abstract

本发明提供了一种超密型交叉矩阵列式磁性随机存储器制造工艺，包括：在硅衬底上生长绝缘电介质层；制备底电极层；制备磁记忆单元层；制备掩膜层一；光刻底电极图案并转移至所述硬掩膜一；蚀刻所述磁记忆单元层和所述底电极层，停在所述电介质层；沉积电介质；表面平坦化；制备顶电极层；制备掩膜层二；光刻顶电极图案并转移至所述硬掩膜二；蚀刻所述顶电极层和所述磁记忆单元层，停在所述底电极层。本发明在现有的交叉矩阵列式磁性随机存储器制造工艺基础上，将原先至少需要使用四块光刻版和四次光刻工艺，优化为仅使用两块光刻版和两次光刻工艺，从而极大地降低了产品投入和生产成本。

Description

超密型交叉矩阵列式磁性随机存储器制造工艺
技术领域
本发明涉及存储器件领域，尤其涉及一种超密型交叉矩阵列式磁性随机存储器制造工艺。
背景技术
近年来人们利用磁性隧道结(MTJ，MagneticTunnelJunction)的特性做成磁性随机存储器，即为MRAM(MagneticRandomAccessMemory)。MRAM是一种新型固态非易失性记忆体，它有着高速读写的特性。铁磁性MTJ通常为三明治结构，其中有磁性记忆层，它可以改变磁化方向以记录不同的数据；位于中间的绝缘的隧道势垒层；磁性参考层，位于隧道势垒层的另一侧，它的磁化方向是不变的。当磁性记忆层与磁性参考层之间的磁化强度矢量方向平行或反平行时，MTJ元件的电阻态也相应分别为低阻态或高阻态。这样测量MTJ元件的电阻态即可得到存储的信息。
已有一种方法可以得到高的磁电阻(MR，MagnetoResistance)率：在非晶结构的磁性膜的表面加速晶化形成一层晶化加速膜。当此层膜形成后，晶化开始从隧道势垒层一侧形成，这样使得隧道势垒层的表面与磁性表面形成匹配，这样就可以得到高MR率。
一般通过不同的写操作方法来对MRAM器件进行分类。传统的MRAM为磁场切换型MRAM：在两条交叉的电流线的交汇处产生磁场，可改变MTJ元件的磁性记忆层的磁化强度方向。自旋转移矩磁性随机存储器(STT-MRAM，Spin-transferTorqueMagneticRandomAccessMemory)则采用完全不同的写操作，它利用的是电子的自旋角动量转移，即自旋极化的电子流把它的角动量转移给磁性记忆层中的磁性材料。磁性记忆层的容量越小，需要进行写操作的自旋极化电流也越小。所以这种方法可以同时满足器件微型化与低电流密度。STT-MRAM具有高速读写、大容量、低功耗的特性，有潜力在电子芯片产业，尤其是移动芯片产业中，替代传统的半导体记忆体以实现能源节约与数据的非易失性。
对于目前的面内型STT-MRAM(其中MTJ元件的易磁化方向在面内)来说，受面内型MTJ元件的特性所限，单一元件尺寸一般较大，并且相邻MTJ元件需要有较大间距，以避免相互间的磁场干扰。因此，限制了面内型STT-MRAM产品集成度的提升。
垂直型磁性隧道结(PMTJ，PerpendicularMagneticTunnelJunction)即磁矩垂直于衬底表面的磁性隧道结，在这种结构中，由于两个磁性层的磁晶各向异性比较强(不考虑形状各向异性)，使得其易磁化方向都垂直于层表面。在同样的条件下，元件尺寸可以做得比面内型MTJ元件更小，易磁化方向的磁极化误差可以做的很小，并且MTJ元件尺寸的减小使所需的切换电流也可相应减小。另一方面，在存储器阵列中，相邻垂直型MTJ的安全间距较之面内型MTJ也可大为缩小。从而垂直型STT-MRAM(pSTT-MRAM，perpendicularSpin-transferTorqueMagneticRandomAccessMemory)较之面内型STT-MRAM，其集成度有非常大的提升空间。
但在现有的STT-MRAM结构中，每个记忆单元的MTJ元件通常会连接一个三极管作为电流流向选择器，如使用MOS管，通过MOS管的导通和截止以实现电流导向，从而可以通过相应的写电流来设置MTJ元件的高、低电阻态，也即写入了存储信息，以及根据读电流的大小来判断MTJ元件的电阻态，也即读出了存储信息。类似器件的制造方法，可参见申请号为US14147493、US14162715、US14194742、US14675746的美国专利申请。
对于面内型STT-MRAM来说，基于面内型MTJ元件的尺寸及其相互间距的要求，三极管的尺寸不是提高面内型STT-MRAM集成度的主要瓶颈，或者说缩小三极管的尺寸，对于面内型STT-MRAM集成度的提升程度有限。目前已有一些针对面内型STT-MRAM集成度提升的技术方案，如专利号为US6868003B2的美国专利中，面内型STT-MRAM使用PN结二极管取代三极管作为电流流向选择器，由于面内型STT-MRAM占用面积较大，存储芯片的集成度没有实质性的提高；同时读写电流也较大，PN结二极管也不宜做小。
对于垂直型STT-MRAM来说，情况却与面内型STT-MRAM恰恰相反，垂直型MTJ元件的尺寸及其相互间距较之面内型MTJ元件已大为缩小，此时集成度的提升几乎完全取决于三极管的尺寸大小，即使使用当前最先进的工艺(线宽)，三极管的尺寸仍远大于垂直型MTJ元件，同时三极管制造工艺相对也比较复杂，提高了产品的制造成本。针对以上问题，申请号为201510726594.9、201510726633.5、201510726561.4、201510726489.5的中国专利申请中提供了多种交叉矩阵列式磁性随机存储器制造工艺，以形成如图1所示的交叉矩阵列式磁性随机存储器，交叉的字线和位线间的每个节点均设置有磁记忆单元10，图2示意了磁记忆单元10的结构，包括串联设置的电流选择器11和磁性隧道结12。通常的制造工艺如图3所示，一般需要四道光刻、蚀刻，以分别形成字线、底电极、磁记忆单元(电流选择器和MTJ)和顶电极。
本发明的目的在于进一步优化工艺，仅通过两次光刻工艺即完成交叉矩阵列式磁性随机存储器。
发明内容
为实现上述目的，本发明提供了一种磁性随机存储器制造工艺，包括：
在硅衬底上长绝缘电介质层；
制备底电极层；
制备磁记忆单元层；
制备掩膜层一；
光刻底电极图案并转移至所述硬掩膜一；
蚀刻所述磁记忆单元层和所述底电极层，停在所述电介质层；
沉积电介质；
表面平坦化；
制备顶电极层；
制备掩膜层二；
光刻顶电极图案并转移至所述硬掩膜二；
蚀刻所述顶电极层、所述磁记忆单元层，停在所述底电极层。
进一步地，所述电介质层为氧化电介质薄膜或氮化电介质薄膜，如SiO2薄膜、SiNx薄膜。
进一步地，所述底电极层包括金属层。
进一步地，所述底电极层还包括碳膜层，或者还包括石墨烯层。
进一步地，所述磁记忆单元层包括构成电流选择器的膜层，以及构成磁性隧道结的膜层。
进一步地，所述磁记忆单元层中先制备所述构成电流选择器的膜层再制备所述构成磁性隧道结的膜层，或者先制备所述构成磁性隧道结的膜层再制备所述构成电流选择器的膜层。
进一步地，所述构成电流选择器的膜层包括：构成PN结的双层膜，或者构成NPN结构的三层膜结构，或者构成PNP结构的三层膜结构，或者导电层/氧化物层/导电层三层结构，或者导电层/半导体层/导电层三层结构。
进一步地，所述构成磁性隧道结的膜层包括磁性参考层、隧道势垒层和磁性记忆层。
进一步地，所述掩膜层一和/或所述掩膜层二采用硬掩膜。
进一步地，所述硬掩膜为Ta、TaN、Ta/SiO2、Ta/SiN、Ta/C/SiO2或Ta/C/SiN。
本发明在现有的交叉矩阵列式磁性随机存储器制造工艺基础上，将原先至少需要使用四块光刻版和四次光刻工艺，优化为仅使用两块光刻版和两次光刻工艺，极大地降低了产品投入和生产成本。不仅如此，将具有高导电性的碳膜层作为底电极材料，可以把MRAM芯片的集成密度做到4F2(F为磁记忆单元额尺寸，即所谓的PITCH)，如此高的记忆密度，常规的MRAM芯片制造工艺是无法达到的。
以下将结合附图对本发明的构思、具体结构及产生的技术效果作进一步说明，以充分地了解本发明的目的、特征和效果。
附图说明
图1是现有的一种交叉矩阵列式磁性随机存储器的立体结构示意图；
图2是图1中磁记忆单元的结构示意图；
图3是现有的交叉矩阵列式磁性随机存储器制造工艺流程图；
图4是本发明的较佳实施例的工艺流程图；
图5是底电极层、磁记忆单元层、硬掩膜层沉积完成后的多层膜结构示意图；
图6是图5中底电极层的金属层的结构示意图；
图7是图5中底电极层的碳膜层的结构示意图；
图8是图5中构成电流选择器的导电层/半导体层/导电层结构示意图；
图9是图5中构成电流选择器的导电层/氧化物层/导电层结构示意图；
图10是图5中MTJ的结构示意图；
图11是图5中MTJ的另一结构示意图；
图12是图5中硬掩膜的结构示意图；
图13是图5中硬掩膜的另一结构示意图；
图14是在图5结构上涂布光刻胶后的结构示意图；
图15是图14中光刻胶的结构示意图；
图16是图14中光刻胶的另一结构示意图；
图17是图5结构中硬掩膜图案化后的结构示意图；
图18是图17结构中蚀刻掉磁性记忆单元层后的结构示意图；
图19是图18结构中蚀刻掉碳膜层的结构示意图；
图20是图19结构中蚀刻掉金属层的结构示意图；
图21是图20结构进行电介质填充和平坦化后的结构示意图；
图22是图21结构上沉积顶电极层后的结构示意图；
图23是本实施例的制造工艺完成后的结构示意图。
具体实施方式
在本发明的实施方式的描述中，需要理解的是，术语“上”、“下”、“前”、“后”、“左”、“右”、“垂直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
图4是本实施例的磁性随机存储器制备工艺流程图，具体工艺流程如下：
1、多层膜制备
在硅衬底上生长SiO2薄膜100，并在SiO2薄膜100上依次制备底电极层、磁记忆单元层、硬掩膜层600，从而形成如图5所示的多层膜结构，其中底电极层包括金属层200和碳膜层300，磁记忆单元包括构成电流选择器的膜层400以及构成MTJ的膜层500。相应工艺流程如下：
(1)在SiO2薄膜100上通过物理气相沉积(PVD，PhysicalVaporDeposition)，如物理溅射，形成具有高导电性的钨金属，以形成钨金属层220，优选地，如图6所示，在钨金属层220的上下分别沉积保护膜210、230，如在钨金属层220的上下两侧分别用TaN/Ta和Ta/TaN作为保护膜，即采用TaN/Ta/W/Ta/TaN的多层结构，其中“/”左边的材料层设置在右边材料层之上，并且Ta也可以用Ti替代，即采用TiN/Ti/W/Ti/TiN的多层结构，或者直接用TiN或TaN作为保护膜。
(2)通过化学气相沉积(CVD，ChemicalVaporDeposition)，在金属层200上沉积石墨烯层320(或石墨层)，优选地，如图7所示，与上述钨金属层220上下类似，也同样在石墨烯层320的上下分别沉积保护膜310、330，其中保护膜230和310可以共用，如在钨金属层220和石墨烯层320之间仅沉积一层TiN或TaN。
(3)制备构成电流选择器的膜层400可择一选择以下任一工艺：
(3a)通过CVD形成半导体薄膜，并进行N型掺杂形成PN结的N型半导体层；再次通过CVD形成第二层半导体薄膜，并进行P型掺杂形成PN结的P型半导体层，其中半导体基相材料可以用Si、Ge、SiGe或SiC，并采用V价元素进行N型掺杂，以及III价元素进行P型掺杂。也可用III-VI半导体基相材料GaAs或InP，并采用VI价元素进行N型掺杂，以及II价元素进行P型掺杂。当然也可以先制备P型层再制备N型层。优选地，在P型和N型半导体层制备完成后，通过PVD沉积一层扩散阻止层，如使用TiN、TaN、CuN等，来将P型或N型半导体与后续需制备的MTJ隔离开，从而防止P型或N型半导体中的杂质扩散到MTJ中。
(3b)通过CVD形成半导体薄膜，并进行N型掺杂形成PN结的N型半导体层；再次通过CVD形成第二层半导体薄膜，并进行P型掺杂形成PN结的P型半导体层，其中半导体基相材料可以用Si、Ge、SiGe或SiC，并采用V价元素进行N型掺杂，以及III价元素进行P型掺杂；也可用III-VI半导体基相材料GaAs或InP，并采用VI价元素进行N型掺杂，以及II价元素进行P型掺杂。接着沉积一金属层，将上述制得的PN结覆盖住。
然后在金属层上继续制备NP结，制备工艺与上述PN结的制备类似，区别在于先制备P型半导体层，再制备N型半导体层，完成后再沉积一金属层，将NP结覆盖住。
同样地，上述NP/M/PN结构也可以替换为PN/M/NP结构，也可以替换为PNP管或NPN管；并且还可以替换为NiP或PiN结构。
(3c)如图8所示，依次制备导电层4101、半导体4201和导电层4301。其中，导电层4101和导电层4301可以采用金属Pt、Au、Rd、Ir、Ru、Pd、Ag、Mo、Cr、W、Ti、Ta或CuAl等，通过PVD形成。
半导体4201可通过以下两种方法形成(以Si基材为例)：
方法一：PVD方法，使用Si靶材，Ar为溅射气体，生长一层非晶态的硅(a-Si)薄膜,完成后通过掺杂V价元素(如As、P等)将其变成N型半导体，或通过掺杂III价元素(如B等)，将其变成P型半导体。其中掺杂工艺可以直接在薄膜生长过程中的靶材上加入掺杂元素，也可以通过离子束注入的办法来实现。
方法二：CVD方法，用含有硅的气体(如SiH4)，通过高温化学反应直接生成单晶或至少是多晶硅薄膜。也可以用PECVD的方法制成含有氢离子的非晶硅(Si:H)的薄膜，其中的氢离子可以消除那些没有配对的Si键(danglingbonds)，然后进行高温退火，消除缺陷。在生长过程中，可以加入含掺杂元素的气体，直接将Si薄膜做成N型或P型半导体，或通过离子束注入的方法进行掺杂。
当然，以上两种方法中，也可以不进行掺杂，而使用本征半导体。
优选地，当半导体4201为P型或N型半导体时，还可以在半导体4201与其上下导电层4301、4101之间分别沉积一扩散保护层(未示出)，如使用TiN、TaN等，以阻挡P型半导体或N型半导体中的杂质向导电层4301、4101内扩散。
(3d)如图9所示，通过PVD依次沉积导电层4102、氧化层4202和导电层4302。其中，导电层4102和导电层4302可以从以下金属或其化合物中进行选择，可以是Pt、Ti、Ti/Pt(Ti、Pt双层金属)、Pt/Ti、Ta、Hf、Pt、Ru、Ag、Ni、Al、Au、W、Cr、Zn、Cu、Mo、Co、Fe或Nb等元素金属，也可以是上述任两种以上元素金属的合金，也可以是上述元素金属的氮化物或上述任两种以上元素金属的合金的氮化物，如TiN、TaN等，也可以是上述元素金属的晶态或非晶态硼化物或上述任两种以上元素金属的合金的晶态或非晶态硼化物，如TiB、TaB、AlB、CuB、NiB、CoB、CoFeB等；氧化层4202可以从金属Cu、Cr、Co、Nb、Ni、Cd、Al、Fe、Hf、Ti、Ta、Mg、W、Zr、Zn或ZnMg的氧化物，如CrOx、NbOx、CuOx、NiOx、AlOx、FeOx、HfOx、TaOx、MgOx、ZnOx、ZnMgOx等，或是ITO，抑或是Si的氧化物中进行选择，也可以是上述氧化物组成的双层薄膜。典型的三层结构如Cr/CrOx/Au或Nb/NbOx/Nb等等。
优选地，还可以在导电层4302与氧化层4202之间沉积一氧阻止层(如TaN或TiN)或吸氧层(未示出)，如使用Pt/Ti、Pt/Mg、Pt/Ta等，以阻挡氧离子向导电层4302内扩散；同样地，氧化层4202与导电层4102之间也沉积一氧阻止层或吸氧层，如使用Ti/Pt、Mg/Pt、Ta/Pt等，以阻挡氧离子向导电层4102内扩散。
(4)电流选择器完成后，再通过PVD沉积生成MTJ。具体是依次沉积种子层510(如Ta、NiCr等)、磁性参考层520(如[Ni/Pt]n,[Ni/Co]n多层膜超晶格，或[Co/Pt]n/Ru/[Co/Pt]m、[Co/Ni]n/Ru/[Co/Ni]m反平行的多层膜等)、隧道势垒层530(如MgO、ZnMgO等)、磁性记忆层540(如CoFeB等)，如图10所示。当然磁性参考层520、隧道势垒层530和磁性记忆层540可以如上述的由下至上依次堆叠，也可以由下至上依次沉积磁性记忆层540、隧道势垒层530和磁性参考层520，如图11所示。
(5)硬掩膜层600可采用单层的Ta或TaN，也可以如图12所示采用Ta层610和SiO2层630(或用SiN层)组成的双层膜；或者在上述两层间再加一层碳层620，如图13所示，从而组成三层膜结构，以增加蚀刻选择比。
(6)在上述多层膜沉积完成后，进行退火，以消除缺陷、应力，激活掺杂(如有)，并使MTJ多层膜晶粒化以提高磁电阻效应。
上述工艺流程中构成电流选择器的膜层400和构成MTJ的膜层500的制备顺序也可以颠倒，即先加工构成MTJ的膜层500再加工电流选择器的膜层400。
2、光刻底电极图案并转移至硬掩膜
如图14所示，涂布光刻胶700，光刻胶700包括抗反射层710和光阻层720，如图15所示。也可以在抗反射层710下增加平整层705，如图16所示。
通过光刻和蚀刻将底电极图案(光刻版图案)转移到硬掩膜层600上，如图17所示。光刻可采用远紫外曝光，蚀刻气体可以从CF4、CHF3、H2、N2、O2、Cl2、HBr、SF6中选择。
3、蚀刻底电极
在制备完成已图案化的硬掩膜后，再对全片进行蚀刻，蚀刻掉暴露出的磁记忆单元层和底电极层，即依次蚀刻构成MTJ的膜层500、构成电流选择器的膜层400、碳膜层300和金属层200，最终蚀刻停在衬底SiO2薄膜100上。其中，可采用CH3OH或CO+NH3作为蚀刻气体对构成MTJ的膜层500和构成电流选择器的膜层400进行蚀刻，如图18所示；采用O2和Ar作为蚀刻气体，通过燃烧对碳膜层300进行蚀刻，如图19所示；采用SF6和O2作为蚀刻气体，对金属层200(具体包括金属钨及其上下的保护膜)进行蚀刻，最终停在衬底SiO2薄膜100上，如图20所示。
4、沉积电介质，表面平坦化
通过化学气相沉积(CVD，ChemicalVaporDeposition)，如等离子化学气相沉积(PECVD，PlasmaEnhancedChemicalVaporDeposition)SiO2薄膜650填充蚀刻后所形成的沟槽，并进行平坦化处理，如采用化学机械研磨(CMP，ChemicalMechanicalPolishing)，如图21所示。
5、沉积顶电极层和硬掩膜
与制备金属层200相似，通过PVD形成顶电极层800，如图22所示，除采用与金属层200相同的结构外(金属钨及其保护膜)，也可以采用TiN/C/TiN、TiN/Cu/TiN或TiN/Ru/TiNCu等结构。
顶电极层800上的硬掩膜层的制备与上述的硬掩膜层600一样。
6、光刻顶电极图案并转移至硬掩膜
与光刻底电极图案工艺一样，将顶电极图案(光刻版图案)转移到顶电极层800上的硬掩膜层上。
7、蚀刻顶电极
采用蚀刻底电极的类似工艺，蚀刻掉暴露出的磁记忆单元层，即依次蚀刻构成MTJ的膜层500、构成电流选择器的膜层400，最终蚀刻停在碳膜层300上。
通过底电极和顶电极的两次光刻、蚀刻，最终可形成X-POINT结构，即交叉设置的底电极和顶电极(分别作为字线和位线)，以及设置在各交叉点之间的磁记忆单元。
8、沉积电介质，表面平坦化
通过PECVDSiO2薄膜填充蚀刻后所形成的沟槽，并用CMP对表面进行平坦化处理，如图23所示(相对于图22，从另一方向观察的剖视图)。
本实施例在现有的交叉矩阵列式磁性随机存储器制造工艺基础上，将原先至少需要使用四块光刻版和四次光刻工艺，优化为仅使用两块光刻版和两次光刻工艺，极大地降低了产品投入和生产成本。不仅如此，将具有高导电性的碳膜层作为底电极材料，可以把MRAM芯片的集成密度做到4F2(F为磁记忆单元额尺寸，即所谓的PITCH)，如此高的记忆密度，常规的MRAM芯片制造工艺是无法达到的。
以上详细描述了本发明的较佳具体实施例。应当理解，本领域的普通技术人员无需创造性劳动就可以根据本发明的构思作出诸多修改和变化。因此，凡本技术领域中技术人员依本发明的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在由权利要求书所确定的保护范围内。

Claims (10)

1.一种磁性随机存储器制造工艺，其特征在于，包括：
在硅衬底上长绝缘电介质层；
制备底电极层；
制备磁记忆单元层；
制备掩膜层一；
光刻底电极图案并转移至所述硬掩膜一；
蚀刻所述磁记忆单元层和所述底电极层，停在所述电介质层；
沉积电介质；
表面平坦化；
制备顶电极层；
制备掩膜层二；
光刻顶电极图案并转移至所述硬掩膜二；
蚀刻所述顶电极层和所述磁记忆单元层，停在所述底电极层。
2.如权利要求1所述的制造工艺，其特征在于，所述电介质层为氧化电介质薄膜或氮化电介质薄膜。
3.如权利要求1所述的制造工艺，其特征在于，所述底电极层包括金属层。
4.如权利要求3所述的制造工艺，其特征在于，所述底电极层还包括碳膜层，或者还包括石墨烯层。
5.如权利要求1所述的制造工艺，其特征在于，所述磁记忆单元层包括构成电流选择器的膜层，以及构成磁性隧道结的膜层。
6.如权利要求5所述的制造工艺，其特征在于，所述磁记忆单元层中先制备所述构成电流选择器的膜层再制备所述构成磁性隧道结的膜层，或者先制备所述构成磁性隧道结的膜层再制备所述构成电流选择器的膜层。
7.如权利要求5所述的制造工艺，其特征在于，所述构成电流选择器的膜层包括：构成PN结的双层膜，或者构成NPN结构的三层膜结构，或者构成PNP结构的三层膜结构，或者导电层/氧化物层/导电层三层结构，或者导电层/半导体层/导电层三层结构。
8.如权利要求5所述的制造工艺，其特征在于，所述构成磁性隧道结的膜层包括磁性参考层、隧道势垒层和磁性记忆层。
9.如权利要求1所述的制造工艺，其特征在于，所述掩膜层一和/或所述掩膜层二采用硬掩膜。
10.如权利要求9所述的制造工艺，其特征在于，所述硬掩膜为Ta、TaN、Ta/SiO2、Ta/SiN、Ta/C/SiO2或Ta/C/SiN。
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