CN109860386A - 磁阻式随机存取存储器及其制造方法 - Google Patents

磁阻式随机存取存储器及其制造方法 Download PDF

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Abstract

本发明的实施例提供了磁阻式随机存取存储器及其制造方法。在制造半导体器件的方法中，形成磁阻式随机存取存储器(MRAM)单元结构。MRAM单元结构包括底电极、磁隧道结(MTJ)堆叠件和顶电极。在MRAM单元结构上方形成第一绝缘覆盖层。在第一绝缘覆盖层上方形成第二绝缘覆盖层。形成层间介电(ILD)层。在ILD层中形成接触开口，从而暴露第二绝缘覆盖层。去除第二绝缘覆盖层的部分和第一绝缘覆盖层的部分，从而暴露顶电极。在与顶电极接触的开口中形成导电层。第二绝缘覆盖层具有吸氧特性。

Description

磁阻式随机存取存储器及其制造方法
技术领域
本发明涉及磁阻式随机存取存储器(MRAM)器件，并且更具体地，涉及与半导体器件一起形成的基于磁隧道结单元的MRAM器件。
背景技术
MRAM提供与易失性静态随机存取存储器(SRAM)相当的性能和相对于易失性动态随机存取存储器(DRAM)具有较低功耗的相当的密度。与非易失性存储器(NVM)闪存相比，MRAM提供更快的存取时间并且随着时间的推移遭受最小的劣化，而闪存只能重写有限的次数。MRAM单元由包括两个铁磁层的磁隧道结(MTJ)形成，两个铁磁层由薄绝缘阻挡层分隔开，并且通过电子在两个铁磁层穿过绝缘阻挡层之间的隧穿工作。
发明内容
根据本发明的一个方面，提供了一种制造半导体器件的方法，所述方法包括：形成磁阻式随机存取存储器(MRAM)单元结构，所述磁阻式随机存取存储器(MRAM)单元结构包括底电极、磁隧道结(MTJ)堆叠件和顶电极；在所述磁阻式随机存取存储器单元结构上方形成第一绝缘覆盖层；在所述第一绝缘覆盖层上方形成第二绝缘覆盖层；形成层间介电(ILD)层；在所述层间介电层中形成接触开口，从而暴露所述第二绝缘覆盖层；去除所述第二绝缘覆盖层的部分和所述第一绝缘覆盖层的部分，从而暴露所述顶电极；以及在与所述顶电极接触的所述开口中形成导电层，其中，所述第二绝缘覆盖层具有吸氧特性。
根据本发明的另一个方面，提供了一种制造包括磁阻式随机存取存储器(MRAM)单元的半导体器件的方法，所述方法包括：在第一层间介电(ILD)层上方形成第一导电层；在所述第一导电层上方形成用于磁隧道结(MTJ)堆叠件的堆叠层；在所述堆叠层上方形成第二导电层；图案化所述第二导电层、所述堆叠层和所述第一导电层，从而形成磁阻式随机存取存储器单元结构，所述磁阻式随机存取存储器单元结构包括由所述第一导电层形成的底电极、所述磁隧道结(MTJ)堆叠件和由所述第二导电层形成的顶电极；在所述磁阻式随机存取存储器单元结构上方形成第一绝缘覆盖层；在所述第一绝缘覆盖层上方形成第二绝缘覆盖层；在所述第二绝缘覆盖层上方形成第三绝缘覆盖层；形成第二层间介电层；在所述第二层间介电层中形成接触开口，从而暴露所述第三绝缘覆盖层；去除所述第三绝缘覆盖层的部分、所述第二绝缘覆盖层的部分和所述第一绝缘覆盖层的部分，从而暴露所述顶电极；以及在与所述顶电极接触的所述开口中形成第三导电层。
根据本发明的又一个方面，提供了一种包括磁阻式随机存取存储器(MRAM)单元的半导体器件，包括：磁阻式随机存取存储器(MRAM)单元结构，设置在衬底上方，所述磁阻式随机存取存储器单元结构包括底电极、磁隧道结(MTJ)堆叠件和顶电极；第一绝缘覆盖层，覆盖所述磁阻式随机存取存储器单元结构的侧壁；第二绝缘覆盖层，设置在所述第一绝缘覆盖层上方；介电层；以及导电接触件，与所述顶电极接触，其中：所述第一绝缘覆盖层由基于氮化物的绝缘材料制成，以及所述第二绝缘覆盖层由与所述基于氮化物的绝缘材料不同的基于锆的绝缘材料制成。
附图说明
图1A是根据本发明的实施例的MTJ MRAM单元的示意图。
图1B是根据本发明的实施例的MTJ膜堆叠件的示意性截面图。
图2A、图2B和图2C示出了根据本发明的实施例的MTJ膜堆叠件的磁层的示意性截面图。
图3A和图3B示出了MTJ膜堆叠件的操作。
图3C和图3D示出了MTJ膜堆叠件的操作。
图4A示出了MTJ MRAM的示意性电路图，图4B示出了MTJ MRAM的存储单元的示意性立体图，并且图4C示出了MTJ MRAM的存储单元布局。
图5示出了根据本发明的实施例的包括MRAM的半导体器件的截面图。
图6A、图6B和图6C示出了根据本发明的实施例的包括MRAM的半导体器件的顺序制造工艺的各个阶段。
图7A和图7B示出了根据本发明的实施例的包括MRAM的半导体器件的顺序制造工艺的各个阶段。
图8A和图8B示出了根据本发明的实施例的包括MRAM的半导体器件的顺序制造工艺的各个阶段。
图9A和图9B示出了根据本发明的实施例的包括MRAM的半导体器件的顺序制造工艺的各个阶段。
图10A和图10B示出了根据本发明的实施例的包括MRAM的半导体器件的顺序制造工艺的各个阶段。
图11A和图11B示出了根据本发明的实施例的包括MRAM的半导体器件的顺序制造工艺的各个阶段。
图12示出了根据本发明的另一实施例的包括MRAM的半导体器件的顺序制造工艺的各个阶段的一个。
图13示出了根据本发明的另一实施例的包括MRAM的半导体器件的顺序制造工艺的各个阶段的一个。
图14示出了根据本发明的另一实施例的包括MRAM的半导体器件的顺序制造工艺的各个阶段的一个。
图15示出了根据本发明的另一实施例的包括MRAM的半导体器件的顺序制造工艺的各个阶段的一个。
图16示出了根据本发明的另一实施例的包括MRAM的半导体器件的顺序制造工艺的各个阶段的一个。
图17示出了根据本发明的另一实施例的包括MRAM的半导体器件的顺序制造工艺的各个阶段的一个。
具体实施方式
应该理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，各个部件可以以不同的比例任意地绘制。在随后的附图中，为了简化，可以省略一些层/部件。
而且，为便于描述，在此可以使用诸如“且，为便于、“且，为便于、“且，为、“在…之上”、“在…之等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。此外，术语“由...制成”可以意味着“包括”或“由...组成”。此外，在以下制造工艺中，在所描述的操作中/之间可能存在额外的操作，并且操作的顺序可以改变。在本发明中，除非另有描述，否则短语“A、B和C中的一个”意味着“A、B和/或C”(A、B、C、A和B、A和C、B和C或A、B和C)，而不意味着来自A的一个元件、来自B的一个元件和来自C的一个元件。
图1A是根据本发明的实施例的MTJ MRAM单元的示意图，并且图1B是根据本发明的实施例的MTJ膜堆叠件的示意性截面图。MTJ膜堆叠件100设置在半导体器件的下金属层Mx和上金属层My之间。金属层Mx和My用于将半导体器件中形成在衬底之上不同层级处的一个元件连接至另一元件。此外，下金属层Mx连接至开关器件SW，该开关器件SW可以由MOS FET形成，该MOS FET包括但不限于平面MOS FET、鳍式FET、全环栅(GAA)FET或任何其它开关器件。开关器件的控制端子(例如，FET的栅极端子)连接至字线。上金属层My连接至位线。在一些实施例中，开关器件SW设置在上金属层My和位线之间。
图1B所示的MTJ膜堆叠件100包括连接至下金属层Mx的第一电极层110和连接至上金属层My的第二电极层155。MTJ功能层101设置在第一电极层110和第二电极层155之间。
MTJ功能层101包括第二固定磁层130、自由磁层140和由非磁性材料制成并且设置在第二固定磁层130和自由磁层140之间的隧穿阻挡层135。自由磁层140和第二固定磁层130包括可以分别磁性定向的一种或多种铁磁材料。第二固定磁层130被配置为使得磁定向向固定并且将不响应于通常的磁场。在一些实施例中，自由磁层140的厚度在从约0.8nm至约1.5nm的范围内。在一些实施例中，第二固定层130的厚度在从约0.8nm至约2.0nm的范围内。
隧穿阻挡层135包括能够在低电势下将自由磁层140与第二固定磁层130电隔离并且能够在较高电势下通过电子隧穿传导电流的相对薄的氧化物层。在一些实施例中，隧穿阻挡层135由厚度在从约0.5nm至约1.2nm的范围内的氧化镁(MgO)制成。
如图1B所示，MTJ功能层101还包括反铁磁层125。反铁磁层125用于固定第二固定磁层130的磁定向。反铁磁层125包括钌(Ru)或任何其它合适的反铁磁材料。在一些实施例中，反铁磁层125的厚度在从约0.4nm至约1.0nm的范围内。
如图1B所示，MTJ功能层101还包括第一固定磁层120和第二固定磁层130，两者均包括一种或多种磁性材料。
第一电极层110形成在由例如Cu、Al、W、Co、Ni和/或它们的合金制成的下金属层Mx上，并且由例如Cu、Al、W、Co、Ni和/或它们的合金制成的上金属层My形成在第二电极层155上。
第二固定磁层130包括多个磁性材料层。在一些实施例中，如图2A所示，第二固定磁层130包括四个层1301、1302、1303和1304，其中，层1304与隧穿阻挡层135接触并且层1301与反铁磁层125接触。在一些实施例中，层1301(最底层)包括钴(Co)和铂(Pt)的多层结构。在一些实施例中，钴层的厚度在从约0.3nm至约0.6nm的范围内，并且铂层的厚度在从约0.2nm至约0.5nm的范围内。钴层的厚度可以与铂层相同或大于铂层。在一些实施例中，钴层和铂层交替堆叠，从而使得层1301的总厚度在从约2.0nm至约5.0nm的范围内。层1302包括厚度在从约0.4nm至约0.6nm的范围内的钴层。在某些实施例中，层1301是钴层并且层1302是如上所述的钴层和铂层的多层。在本发明中，“元素”层通常意味着“元素”的含量大于99％。
层1303是间隔层。在一些实施例中，间隔层1303的厚度在从约0.2nm至约0.5nm的范围内。层1304是钴铁硼(CoFeB)层、钴/钯(CoPd)层和/或钴铁(CoFe)层。在一些实施例中，层1304的厚度在从约0.8nm至约1.5nm的范围内。
第一固定磁层120包括多个磁性材料层。在一些实施例中，如图2B所示，第一固定磁层120包括两个层1201和1202，其中，层1202与反铁磁层125接触。在一些实施例中，层1201包括钴(Co)和铂(Pt)的多层结构。在一些实施例中，钴层的厚度在从约0.3nm至约0.6nm的范围内，并且铂层的厚度在从约0.2nm至约0.5nm的范围内。钴层的厚度可以与铂层相同或大于铂层。在一些实施例中，钴层和铂层交替堆叠，从而使得层1201的总厚度在从约5.0nm至约10.0nm的范围内。层1202包括厚度在从约0.4nm至约0.6nm的范围内的钴层。
在一些实施例中，自由磁层140包括厚度在从约1.0nm至约2.0nm的范围内的钴铁硼(CoFeB)层、钴/钯(CoPd)层和/或钴铁(CoFe)层。在其它实施例中，自由磁层140包括多个磁性材料层。在一些实施例中，如图2C所示，自由磁层140包括三个层1401、1402和1403，其中，层1401与隧穿阻挡层135接触。在一些实施例中，层1401和1403是厚度在从约1.0nm至约2.0nm的范围内的钴铁硼(CoFeB)层、钴/钯(CoPd)层和/或钴铁(CoFe)层。层1402是间隔层。在一些实施例中，间隔层1402的厚度在从约0.2nm至约0.6nm的范围内。
如图1B所示，MTJ功能层101还包括形成在第一电极层110上的晶种层115、形成在自由磁层140上的覆盖层145以及形成在覆盖层145上的扩散阻挡层150。覆盖层145由诸如氧化镁或氧化铝的介电材料制成，并且在一些实施例中，具有在从约0.5nm至约1.5nm的范围内的厚度。第一电极层110由诸如金属(例如，Ta、Mo、Co、Pt、Ni)的导电材料制成，以减小第一固定磁层120的电阻，特别是用于编程的电阻。第二电极层155也由诸如金属的导电材料制成以减小读取期间的电阻率。
也可以通过物理汽相沉积(PVD)、分子束外延(MBE)、脉冲激光沉积(PLD)、原子层沉积(ALD)、电子束(e-束)外延、化学汽相沉积(CVD)或进一步包括低压CVD(LPCVD)、超高真空CVD(UHVCVD)、减压CVD(RPCVD)的衍生CVD工艺或它们的任何组合或任何其它合适的膜沉积方法来形成固定磁层、自由磁层和反铁磁层。也可以通过CVD、PVD或ALD或任何其它合适的膜沉积方法来形成隧穿阻挡层和扩散阻挡层。
图3A和图3B示出了MTJ单元的存储操作。如图3A和图3B所示，MTJ单元包括固定磁层10、隧穿阻挡层15和自由磁层20。固定磁层10对应于图1B的第二固定磁层130或第一固定磁层120、反铁磁层125和第二固定磁层130的组合。隧穿阻挡层15对应于图1B的隧穿阻挡层135，并且自由磁层20对应于图1B的自由磁层140。在图3A和图3B中，省略其余的层。在一些实施例中，电流源30串联连接。
在图3A中，固定磁层10和自由磁层20磁定向为相反的方向。在一些实施例中，固定磁层10和自由磁层20的自旋方向垂直于膜堆叠方向(与膜的表面平行)。在图3B中，固定磁层10和自由磁层20磁定向为相同的方向。在其它实施例中，自旋方向是水平的(平行于MTJ层的表面)，并且自由层20的自旋方向在从左至右和从右至左的方向之间改变，如图3C和图3D所示。
如果强制相同的电流值IC流过MTJ单元，则发现在图3A的情况下的单元电压V1大于图3B的情况下的单元电压V2，这是因为图3A所示的反向MTJ单元的电阻(高电阻状态)大于图3B所示的同向MTJ单元的电阻(低电阻状态)。二进制逻辑数据(“0”和“1”)可以存储在MTJ单元中，并且根据单元取向和产生的电阻提取。此外，由于存储的数据不需要存储能量源，所以该单元是非易失性的。
图4A示出了MTJ MRAM阵列50的示意性电路图。每个存储单元均包括MTJ单元Mc和晶体管Tr，诸如MOS FET。晶体管Tr的栅极连接至字线WL1...WLm中的一根并且晶体管Tr的漏极(或源极)连接至MTJ单元Mc的一端，并且MTJ单元的另一端连接至位线BLn、BLn+1和BLn+2中的一个。此外，在一些实施例中，用于编程的信号线(未示出)提供为与MTJ单元相邻。
通过使单元的字线有效、强制读取电流通过该单元的位线并且之后测量该位线上的电压来读取存储单元。例如，为了读取目标MTJ单元的状态，使字线有效以导通晶体管Tr。目标MTJ单元的自由磁层由此通过晶体管Tr连接至固定电势线SLn、SLn+1和SLn+2中的一个，例如接地端。下一步，读取电流强制在位线上流动。由于仅导通给定的读取晶体管Tr，所以读取电流流过目标MTJ单元直至地。之后，测量位线的电压以确定目标MTJ单元的状态(“0”或“1”)。在一些实施例中，如图4A所示，每个MTJ单元均具有一个读取晶体管Tr。因此，这种类型的MRAM架构称为1T1R。在其它实施例中，将两个晶体管分配给一个MTJ单元，形成2T1R系统。可以采用其它单元阵列配置。
图4B示出了MTJ MRAM的存储单元的示意性立体图，并且图4C示出了MTJ MRAM的存储单元布局。
如图4B和图4C所示，MTJ单元MTJ设置在诸如MOS FET的开关器件SW之上。MOS FET的栅极Gate是字线WL或连接至由金属层形成的字线。MTJ单元的底电极Mx连接至MOS FET的形成在有源区域AR中的漏极，并且MOS FET的形成在有源区域AR中的源极连接至源极线SL。MTJ单元的上电极连接至位线BL。在一些实施例中，源极线SL可以由金属层M1和M2形成，并且位线BL可以由金属层M3形成。在某些实施例中，多条金属线中的一个是单个器件层，并且在其它实施例中，一条或多条金属线是两个或更多器件层。
MTJ MRAM的电和/或物理特性取决于MTJ膜堆叠件的尺寸或体积。例如，MTJ MRAM的读取/写入速度受MTJ膜堆叠件的尺寸或体积的影响。通常，当MTJ的尺寸或体积较小时，读取/写入速度变得更快。相反地，当MTJ的尺寸或体积较大时，MTJ膜堆叠件在MRAM的制造工艺中对热工艺更耐受(热预算较大)。在本发明中，一个MRAM器件包括具有不同MTJ尺寸或体积的多个MTJ MRAM单元。
MTJ MRAM单元堆叠件的电阻或高电阻和低电阻的比率受MTJ膜堆叠件的氧化量的影响。当氧化不足时，比率较低，并且当过氧化时，比率也较低。因此，控制MTJ膜堆叠件的氧化量是重要的。具体地，有必要在图案化MTJ膜堆叠件之后防止MTJ膜堆叠件过氧化。
图5示出了根据本发明的实施例的MTJ MRAM的截面图。在以下实施例中，可以采用与关于图1A至图4C描述的上述实施例相同或类似的材料、配置、尺寸和/或工艺，因此可以省略它们详细的说明。
如图5所示，MRAM的MTJ单元设置在衬底201上方。在一些实施例中，衬底201由以下材料制成：合适的元素半导体，诸如硅、金刚石或锗；合适的合金或化合物半导体，诸如IV族化合物半导体(硅锗(SiGe)、碳化硅(SiC)、碳化硅锗(SiGeC)、GeSn、SiSn、SiGeSn)、III-V族化合物半导体(例如，砷化镓(GaAs)、砷化铟镓(InGaAs)、砷化铟(InAs)、磷化铟(InP)、锑化铟(InSb)、磷砷化镓(GaAsP)或磷化镓铟(GaInP))等。此外，衬底201可以包括外延层(epi层)，该外延层可受到应变以增强性能，和/或可以包括绝缘体上硅(SOI)结构。
诸如晶体管(例如，MOS FET)的各个电子器件(未示出)设置在衬底201上。MOS FET可以包括平面MOS FET、鳍式FET和/或全环栅FET。第一层间介电(ILD)层210设置在衬底201上方以覆盖电子器件。第一ILD层210可以称为金属间介电(IMD)层。第一ILD层210包括一个或多个介电层，诸如氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k电介质(诸如碳掺杂的氧化物)、极低k电介质(诸如多孔碳掺杂的二氧化硅)、聚合物(诸如聚酰亚胺)、这些的组合等。在一些实施例中，通过诸如CVD、可流动CVD(FCVD)或旋涂玻璃工艺的工艺来形成第一ILD层210，但是可以利用任何可接受的工艺。随后，实施诸如化学机械抛光(CMP)和/或回蚀工艺等的平坦化工艺。
此外，通过例如镶嵌工艺形成下金属线213。下金属线213包括一个或多个导电材料层，导电材料包括诸如Cu、Cu合金、Al或任何其它合适的导电材料。如图5所示，MTJ单元的每个均设置在下金属线213上方。虽然图5示出了三个MTJ单元，但是MTJ单元的数量不限于三个。
如图5所示，在第一ILD层210上形成作为蚀刻停止层220的第一绝缘层。在一些实施例中，第一绝缘层220包括与第一ILD层210不同的材料并且包括碳化硅、氮化硅、氧化铝或任何其它合适的材料。在一些实施例中，第一绝缘层220的厚度在从约10nm至约25nm的范围内。
在第一绝缘层220上方形成第二ILD层225。第二ILD层包括一个或多个介电层，诸如氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k电介质(诸如碳掺杂的氧化物)、极低k电介质(诸如多孔碳掺杂的二氧化硅)、聚合物(诸如聚酰亚胺)、这些的组合等。在一些实施例中，用于第一ILD层210的材料和用于第二ILD层225的材料相同。在其它实施例中，对第一ILD层210和第二ILD层225使用不同的介电材料。
在一些实施例中，形成与下金属线213接触并且穿过第二ILD层225和第一蚀刻停止层220的通孔接触件219。在一些实施例中，通孔接触件219包括衬垫层215和主体层217。在一些实施例中，衬垫层215包括Ti、TiN、Ta或TaN或其它合适材料的一层或多层，并且主体层217包括W、Cu、Al、Mo、Co、Pt、Ni和/或它们的合金或其它合适的材料的一层或多层。
如图5所示，MRAM单元结构包括底电极254、MTJ膜堆叠件255和顶电极256。底电极254、MTJ膜堆叠件255和顶电极256对应于图1B的第一电极110、MTJ功能层101和第二电极155。如图5所示，MRAM单元结构具有锥形形状。在一些实施例中，MRAM单元结构底部(底电极254)处的宽度在约10nm至约50nm的范围内，并且大于顶部(顶电极256)处的宽度。在一些实施例中，底电极254的厚度在约5nm至约20nm的范围内。在一些实施例中，MTJ膜堆叠件255的厚度在约15nm至约50nm的范围内。
在一些实施例中，在MRAM单元结构的相对侧壁上形成作为侧壁间隔件层的第一绝缘覆盖层227。第一绝缘覆盖层227包括一个或多个绝缘材料层。在一些实施例中，使用基于氮化物的绝缘材料。在某些实施例中，基于氮化物的绝缘材料是氮化硅基(siliconnitride-based)的绝缘材料，诸如氮化硅、SiON、SiCN和SiOCN。第一绝缘覆盖层227的厚度T1在一些实施例中在从约5nm至约70nm的范围内，并且在其它实施例中在从约10nm至约30nm的范围内。在一些实施例中，不使用第一绝缘覆盖层(氮化硅基)。
此外，在第一绝缘覆盖层227上方形成第二绝缘覆盖层280。第二绝缘覆盖层280包括与第一绝缘覆盖层227不同的一个或多个绝缘材料层，并且具有吸氧(oxygen getter)特性以防止氧扩散至MTJ膜堆叠件255。
在一些实施例中，基于锆的绝缘材料用作吸氧层280。在某些实施例中，基于锆的绝缘材料包括氮化锆(ZrN)、碳化锆(ZrC)和二硼化锆(ZrB2)中的一种或多种。第二绝缘覆盖层280的厚度T2在一些实施例中在从约10nm至约70nm的范围内，并且在其它实施例中在从约20nm至约50nm的范围内。在一些实施例中，第二绝缘覆盖层280的厚度T2等于或大于第一绝缘覆盖层的厚度T1。在其它实施例中，第二绝缘覆盖层280的厚度T2小于第一绝缘覆盖层227的厚度T1。
此外，在第二绝缘覆盖层280上方可选地形成第三绝缘覆盖层285。第三绝缘覆盖层285包括与第一和第二绝缘覆盖层不同的一个或多个绝缘材料层并且具有阻氧特性以防止氧扩散至第二绝缘覆盖层280。
在一些实施例中，第三绝缘覆盖层包括SiC。第三绝缘覆盖层285的厚度T3在一些实施例中在约5nm至约70nm的范围内，并且在其它实施例中在从约10nm至约50nm的范围内。在一些实施例中，第三绝缘覆盖层285的厚度T3等于或大于第二绝缘覆盖层的厚度T2。在其它实施例中，第三绝缘覆盖层285的厚度T3小于第二绝缘覆盖层280的厚度T2。
此外，第三ILD层230设置在各MRAM单元结构之间的间隔中。第三ILD层230包括一个或多个介电层，诸如氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k电介质(诸如碳掺杂的氧化物)、极低k电介质(诸如多孔碳掺杂的二氧化硅)、聚合物(诸如聚酰亚胺)、这些的组合等。在一些实施例中，用于第一ILD层210的材料、用于第二ILD层225的材料和用于第三ILD层230的材料相同。在其它实施例中，它们中的至少两个由不同的介电材料制成。
此外，第四ILD层设置在第三ILD层230上方。在一些实施例中，第四ILD层是多层结构并且包括形成在第三ILD层230上的作为蚀刻停止层的第一介电层235、形成在第一介电层235上的第二介电层237以及形成在第二介电层上的第三介电层240。在其它实施例中，第四ILD层是没有第一和第二介电层中的一个的两层结构。
在一些实施例中，第一介电层235和第二介电层237由与第三介电层240不同的材料制成，并且包括SiN(Si3N4)、SiON、SiOCN、SiCN、SiC或任何其它合适的材料的一层或多层。在一些实施例中，第一介电层235和第二介电层237由彼此不同的材料制成。
第三介电层240包括一个或多个介电层，诸如氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k电介质(诸如碳掺杂的氧化物)、极低k电介质(诸如多孔碳掺杂的二氧化硅)、聚合物(诸如聚酰亚胺)、这些的组合等。
在一些实施例中，用于第一ILD层210的材料、用于第二ILD层225的材料、用于第三ILD层230的材料和用于第三介电层240的材料相同。在其它实施例中，它们中的至少两个由不同的介电材料制成。在一些实施例中，第三介电层240的厚度大于第一介电层235和第二介电层237的厚度。
如图5所示，形成与顶电极256接触的导电接触件245。导电接触件245与下金属线213和/或通孔接触件219相同或类似，并且由例如Cu、Al、Ta、Ti、Mo、Co、Pt、Ni、W、TiN和/或TaN和/或它们的合金或其它合适的材料制成。
如图5所示，在一些实施例中，顶电极256的上表面与第一绝缘覆盖层227和/或第二绝缘覆盖层280的上表面基本齐平。
图6A至图11B示出了根据本发明的实施例的包括MRAM的半导体器件的顺序制造工艺的各个阶段。应该理解，可以在图6A至图11B所示的工艺之前、期间和之后提供额外的操作，并且对于方法的额外的实施例，可以替换或消除所描述的一些操作。在以下实施例中，可以采用与关于图1A至图5描述的上述实施例相同或类似的材料、配置、尺寸和/或工艺，因此可以省略它们详细的说明。
如图6A所示，在衬底201上方的第一ILD层210中形成下金属线213。在一些实施例中，在下金属线213下方提供通孔接触件207。之后，如图6B所示，在图6A的结构上方形成作为蚀刻停止层的第一绝缘层220，并且在第一绝缘层220上方形成第二ILD层225。此外，如图6B所示，通过使用一个或多个光刻和蚀刻操作形成通孔接触开口222以暴露下金属线213的上表面。随后，形成包括层215和217的通孔接触件219，如图6C所示。实施诸如CVD、包括溅射的PVD、ALD、电化学镀和/或电镀的一种或多种成膜操作，并且实施诸如CMP的平坦化操作以制造通孔接触件219。
之后，如图7A所示，依次形成用于底电极254的第一导电层254A、用于MTJ膜堆叠件255的堆叠层255A和用于顶电极256的第二导电层256A。在一些实施例中，还在第二导电层256A上形成用于硬掩模的层300。
如图7B所示，通过使用一个或多个光刻和蚀刻操作，将图7A所示的膜堆叠件图案化成包括底电极254、MTJ膜堆叠件255和顶电极256的MRAM单元结构。在一些实施例中，实施氧化操作以调整MTJ膜堆叠件的电阻率。图案化的MTJ膜堆叠件255在MTJ膜堆叠件255的中部处的宽度在一些实施例中在从约10nm至约50nm的范围内，并且在其它实施例中在从约15nm至约30nm的范围内。在一些实施例中，在图案化第二导电层256A、堆叠层255A和第一导电层254A之后，使第二ILD层225部分地凹进。在一些实施例中，凹进的量D1在从约1nm至约30nm的范围内。
随后，如图8A所示，形成覆盖MRAM单元结构的第一绝缘覆盖层227。可以通过CVD、PVD或ALD或任何其它合适的膜沉积方法形成第一绝缘覆盖层227。在一些实施例中，在小于约150℃(诸如在从约100℃至约150℃的范围)的温度下通过CVD、PVD或ALD形成第一绝缘覆盖层227。当在高温(诸如在从约200℃至约300℃(或更高)的范围)下形成第一绝缘覆盖层227时，成膜工艺可能引起对MTJ膜堆叠件255的损坏。如图8A所示，共形地形成第一绝缘覆盖层227。
之后，如图8B所示，形成覆盖MRAM单元结构的第二绝缘覆盖层280。可以通过CVD、PVD或ALD或任何其它合适的膜沉积方法形成第二绝缘覆盖层280。如图8B所示，共形地形成第二绝缘覆盖层280。如上所述，第二绝缘覆盖层280由包括氮化锆(ZrN)、碳化锆(ZrC)和二硼化锆(ZrB2)中的一种或多种的基于锆的绝缘材料制成。
此外，如图8B所示，在第二绝缘覆盖层280上形成第三绝缘覆盖层285。在一些实施例中，第三绝缘覆盖层285是通过CVD、PVD或ALD或任何其它合适的膜沉积方法形成的非晶SiC。如图8B所示，共形地形成第三绝缘覆盖层285。
下一步，如图9A所示，形成用于第三ILD层230的介电材料层230A以完全覆盖第三绝缘覆盖层285。在一些实施例中，对介电材料层230A实施回蚀操作，并且之后实施CMP操作，如图9B所示。因为CMP操作在第三绝缘覆盖层285与第三ILD层230之间的选择性较高，所以CMP操作可以利用第三绝缘覆盖层285作为停止层，并且因此第三绝缘覆盖层285的位于MRAM单元结构之上的上表面与第三ILD层230的上表面基本齐平。
随后，如图10A所示，在图9B的结构上方形成包括第一介电层235、第二介电层237和第三介电层240的第四ILD层。可以通过CVD、PVD或ALD或其它合适的成膜方法形成第四ILD层的介电层。在一些实施例中，通过诸如CVD、可流动CVD(FCVD)或旋涂玻璃工艺的工艺形成第三介电层240，但是可以利用任何可接受的工艺。随后，实施诸如化学机械抛光(CMP)和/或回蚀工艺等的平坦化工艺。
之后，如图10B所示，通过使用一个或多个光刻和蚀刻操作形成接触开口242。因为蚀刻操作在第三绝缘覆盖层285与第四ILD层之间的选择性较高，所以蚀刻操作可以利用第三绝缘覆盖层285作为蚀刻停止层。
下一步，如图11A所示，通过干和/或湿蚀刻去除第三绝缘覆盖层285的部分、第二绝缘覆盖层280的部分和第一绝缘覆盖层227的部分，从而暴露顶电极256。在一些实施例中，去除第三绝缘覆盖层285的部分和第二绝缘覆盖层280的部分，并且之后去除第一绝缘覆盖层227的部分。在一些实施例中，使用一个或多个湿蚀刻操作。在某些实施例中，实施湿蚀刻操作以去除第二和第三绝缘覆盖层，并且实施干蚀刻操作以去除第一绝缘覆盖层227。在一些实施例中，可以通过使用乙醇、水、甘油、乳酸，H3PO4和柠檬酸的混合溶液来湿蚀刻基于Zr的第二绝缘覆盖层280。在其它实施例中，也实施湿蚀刻操作来去除第一绝缘覆盖层227。通过使用湿蚀刻，可以抑制对MTJ膜堆叠件255的损坏。
随后，如图11B所示，用导电材料填充接触开口242，以形成与暴露的顶电极256接触的导电接触件245。
应该理解，图11B所示的器件经历进一步的半导体工艺以形成诸如互连金属层、介电层、钝化层等的各个部件。
图12至图17示出了根据本发明的实施例的包括MRAM的半导体器件的顺序制造工艺的各个阶段。应该理解，可以在图12至图17所示的工艺之前、期间和之后提供额外的操作，并且对于方法的额外的实施例，可以替换或消除所描述的一些操作。在以下实施例中，可以采用与关于图1A至图11B描述的上述实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略它们详细的说明。
如图12所示，在底ILD层610中形成底电极613。在一些实施例中，底电极613具有与上述通孔接触件219相同的结构。在一些实施例中，底ILD层610具有与上述第二ILD层225相同的结构。
此外，在底电极613和底ILD层610上方形成堆叠层。在一些实施例中，堆叠层包括晶种层515、合成反铁磁层520、固定层530、隧穿阻挡层535、自由层540、覆盖层545和上电极层555。在某些实施例中，在上电极层555上形成硬掩模层560。
在一些实施例中，晶种层515具有与晶种层115相同的配置，合成反铁磁层520具有与第一固定磁层120相同的配置，固定层530具有与固定磁层130相同的配置，隧穿阻挡层535具有与隧穿阻挡层135相同的配置，自由层540具有与自由磁层140相同的配置，覆盖层545具有与覆盖层145相同的配置，并且上电极层555具有与第二电极层155相同的配置。在某些实施例中，堆叠层还包括一个或多个额外的层。硬掩模层560由一个或多个绝缘材料层制成，绝缘材料包括诸如氧化硅、氮化硅、氧化铝或氮化铝。
之后，如图13所示，通过使用一个或多个光刻和蚀刻操作图案化堆叠层。在一些实施例中，蚀刻停止在晶种层515处。通过在晶种层515处停止蚀刻，可以防止底电极613由蚀刻暴露。在其它实施例中，也蚀刻晶种层515以暴露底ILD层610的表面。在蚀刻之后，去除硬掩模层560。在一些实施例中，实施氧化操作以调整MTJ膜堆叠件的电阻率。图案化的膜堆叠件的宽度在一些实施例中在从约10nm至约50nm的范围内，并且在其它实施例中在从约15nm至约30nm的范围内。
随后，如图14所示，依次形成覆盖图案化的堆叠层的第一绝缘覆盖层620、第二绝缘覆盖层630和第三绝缘覆盖层635。第一绝缘覆盖层620、第二绝缘覆盖层630和第三绝缘覆盖层635具有与第一绝缘覆盖层227、第二绝缘覆盖层280和第三绝缘覆盖层285相同的配置。
之后，如图15所示，通过使用一个或多个光刻和蚀刻操作图案化第三绝缘覆盖层635、第二绝缘覆盖层630和第一绝缘覆盖层620。如图15所示，晶种层515的宽度大于图案化的堆叠层的宽度和底电极613的宽度。在一些实施例中，晶种层的宽度在从约20nm至约100nm的范围内。
此外，如图16所示，在图15的结构上方形成上ILD层640。上ILD层640由一个或多个介电材料层制成，并且具有与第三ILD层230和第四ILD层(包括介电层235/237/240)中的一个或多个相同的配置。
然后，如图17所示，通过一个或多个光刻和蚀刻操作图案化上ILD层640、第三绝缘覆盖层635、第二绝缘覆盖层630和第一绝缘覆盖层620，以形成接触开口，并且用与导电接触件245类似的导电材料645填充接触开口。
应该理解，图17所示的器件经历进一步的半导体工艺以形成诸如互连金属层、介电层、钝化层等的各个部件。
应该理解，不是所有的优势都必需在此处讨论，没有特定的优势对于所有实施例或实例都是需要的，并且其它实施例或实例可以提供不同的优势。
例如，在本发明中，通过使用具有吸氧特性的基于Zr的材料，可以防止氧扩散至MTJ膜堆叠件，从而防止由高温工艺引起的对MTJ膜堆叠件的损坏。此外，SiC层的使用也可以防止氧扩散至MTJ膜堆叠件，并且因此防止损坏MTJ膜堆叠件。通过将基于Zr的材料与SiC层可选地一起使用，MTJ MRAM单元堆叠件的高电阻RH和低电阻RL的比率(即(RH-RL)/(RH+RL))在一些实施例中大于约80％，并且在其它实施例中大于约90％。
根据本发明的方面，在制造半导体器件的方法中，形成磁阻式随机存取存储器(MRAM)单元结构，磁阻式随机存取存储器(MRAM)单元结构包括底电极、磁隧道结(MTJ)堆叠件和顶电极。在MRAM单元结构上方形成第一绝缘覆盖层。在第一绝缘覆盖层上方形成第二绝缘覆盖层。形成层间介电(ILD)层。在ILD层中形成接触开口，从而暴露第二绝缘覆盖层。去除第二绝缘覆盖层的一部分和第一绝缘覆盖层的一部分，从而暴露顶电极。在与顶电极接触的开口中形成导电层。第二绝缘覆盖层具有吸氧特性。在以上和以下一个或多个实施例中，第二绝缘覆盖层由与第一绝缘覆盖层不同的基于锆的绝缘材料制成。在以上和以下一个或多个实施例中，第一绝缘覆盖层是选自由Si3N4、SiON和SiOCN组成的组中的一种或多种。在以上和以下一个或多个实施例中，基于锆的绝缘材料是选自由ZrN、ZrC和ZrB2组成的组中的一种或多种。在以上和以下一个或多个实施例中，ILD层包括底ILD层和上ILD层，并且通过蚀刻上ILD层形成开口。在以上和以下一个或多个实施例中，上ILD层包括两个或多个介电层。在以上和以下一个或多个实施例中，形成ILD层包括在第二绝缘覆盖层上方形成用于底ILD层的介电材料，平坦化介电材料以暴露第二绝缘覆盖层从而形成底ILD层，并且在底ILD层和第二绝缘覆盖层上形成两个或多个介电层。在以上和以下一个或多个实施例中，在第二绝缘覆盖层上方形成第三绝缘覆盖层。在以上和以下一个或多个实施例中，第三绝缘覆盖层由SiC制成。
根据本发明的另一方面，在制造包括磁阻式随机存取存储器(MRAM)单元的半导体器件的方法中，在第一层间介电(ILD)层上方形成第一导电层。在第一导电层上方形成用于磁隧道结(MTJ)堆叠件的堆叠层。在堆叠层上方形成第二导电层。图案化第二导电层、堆叠层和第一导电层，从而形成MRAM单元结构。MRAM单元结构包括由第一导电层形成的底电极、磁隧道结(MTJ)堆叠件和由第二导电层形成的顶电极。在MRAM单元结构上方形成第一绝缘覆盖层。在第一绝缘覆盖层上方形成第二绝缘覆盖层。在第二绝缘覆盖层上方形成第三绝缘覆盖层。形成第二ILD层。在第二ILD层中形成接触开口，从而暴露第三绝缘覆盖层。去除第三绝缘覆盖层的一部分、第二绝缘覆盖层的一部分和第一绝缘覆盖层的一部分，从而暴露顶电极。在与顶电极接触的开口中形成第三导电层。在以上和以下一个或多个实施例中，在图案化第二导电层、堆叠层和第一导电层之后，使第一ILD层部分地凹进。在以上和以下一个或多个实施例中，第一绝缘覆盖层的底部位于底电极的底部之下。在以上和以下一个或多个实施例中，第二绝缘覆盖层由ZrN制成。在以上和以下一个或多个实施例中，第三绝缘覆盖层由SiC制成。在以上和以下一个或多个实施例中，第一绝缘覆盖层由选自氮化硅、SiON、SiCN和SiOCN组成的组中的一种或多种制成。
根据本发明的另一方面，在制造半导体器件的方法中，在底层间介电(ILD)层中形成底电极。形成包括晶种层、磁隧道结(MTJ)堆叠件和上电极层的膜堆叠件。图案化上电极层和MTJ堆叠件，从而形成图案化的堆叠件。在晶种层和图案化的堆叠件上方形成第一绝缘覆盖层。在第一绝缘覆盖层上方形成第二绝缘覆盖层。图案化第二绝缘覆盖层、第一绝缘覆盖层和晶种层，从而形成磁阻式随机存取存储器(MRAM)单元结构。在MRAM单元结构上方形成上ILD层。在上ILD层中形成接触开口，从而暴露第二绝缘覆盖层。在与顶电极接触的开口中形成导电层。在以上和以下一个或多个实施例中，第二绝缘覆盖层是选自由ZrN、ZrC和ZrB2组成的组中的一种或多种。在以上和以下一个或多个实施例中，在第二绝缘覆盖层上方形成第三绝缘覆盖层。图案化第三绝缘覆盖层，从而使得MRAM单元结构还包括图案化的第三绝缘覆盖层。在以上和以下一个或多个实施例中，第三绝缘覆盖层是SiC。在以上和以下一个或多个实施例中，MRAM单元结构的晶种层的宽度大于底电极的宽度。
根据本发明的一个方面，半导体器件包括磁阻式随机存取存储器(MRAM)单元。半导体器件包括设置在衬底上方的磁阻式随机存取存储器(MRAM)单元结构、覆盖MRAM单元结构的侧壁的第一绝缘覆盖层、设置在第一绝缘覆盖层上方的第二绝缘覆盖层、介电层和与顶电极接触的导电接触件。该MRAM单元结构包括底电极、磁隧道结(MTJ)堆叠件和顶电极。第一绝缘覆盖层由基于氮化物的绝缘材料制成。第二绝缘覆盖层由与基于氮化物的绝缘材料不同的基于锆的绝缘材料制成。在以上和以下一个或多个实施例中，第二绝缘覆盖层的厚度在从20nm至50nm的范围内。在以上和以下一个或多个实施例中，半导体器件还包括设置在第二绝缘覆盖层上方的第三绝缘覆盖层。第三绝缘覆盖层由与第二绝缘覆盖层不同的材料制成并且具有阻氧特性。在以上和以下一个或多个实施例中，第三绝缘覆盖层由SiC制成。在以上和以下一个或多个实施例中，第三绝缘覆盖层的厚度在从10nm至50nm的范围内。在以上和以下一个或多个实施例中，基于锆的绝缘材料是选自由ZrN、ZrC和ZrB2组成的组中的一种或多种。在以上和以下一个或多个实施例中，介电层包括多个层，并且导电接触件穿过多个层。在以上和以下一个或多个实施例中，MRAM单元结构包括晶种层，并且MRAM单元结构的晶种层的宽度大于底电极的宽度。
根据本发明的另一方面，半导体器件包括磁阻式随机存取存储器(MRAM)单元。半导体器件包括设置在衬底上方的磁阻式随机存取存储器(MRAM)单元结构、覆盖MRAM单元结构的侧壁的第一绝缘覆盖层、设置在第一绝缘覆盖层上方的第二绝缘覆盖层、设置在第二绝缘覆盖层上方的第三绝缘覆盖层、填充相邻的MRAM单元结构之间的间隔的底介电层、设置在底介电层上方的上介电层以及与MRAM单元结构的每个的顶电极接触的导电接触件。MRAM单元结构的每个均包括底电极、磁隧道结(MTJ)堆叠件和顶电极。第二绝缘覆盖层具有吸氧特性，并且第三绝缘覆盖层具有阻氧特性。在以上和以下一个或多个实施例中，第一绝缘覆盖层是选自由Si3N4、SiON和SiOCN组成的组中的一种或多种。在以上和以下一个或多个实施例中，第二绝缘覆盖层是选自由ZrN、ZrC和ZrB2组成的组中的一种或多种。在以上和以下一个或多个实施例中，第三绝缘覆盖层由非晶SiC制成。在以上和以下一个或多个实施例中，上介电层包括多个层，并且导电接触件穿过多个层。在以上和以下一个或多个实施例中，MRAM单元结构包括晶种层，并且MRAM单元结构的晶种层的宽度大于底电极的宽度。
根据本发明的另一方面，半导体器件包括磁阻式随机存取存储器(MRAM)单元。半导体器件包括设置在衬底上方的第一层间介电(ILD)层、设置在第一ILD层中的通孔接触件、与通孔接触件接触的磁阻式随机存取存储器(MRAM)单元结构、覆盖MRAM单元结构的侧壁的第一绝缘覆盖层、设置在第一绝缘覆盖层上方的第二绝缘覆盖层、设置在第二绝缘覆盖层上方的第三绝缘覆盖层、介电层以及与顶电极接触的导电接触件。MRAM单元结构包括底电极、磁隧道结(MTJ)堆叠件和顶电极。第二绝缘覆盖层由选自由ZrN、ZrC和ZrB2组成的组中的一种或多种制成。在以上和以下一个或多个实施例中，第二绝缘覆盖层的厚度在从20nm至50nm的范围内。在以上和以下一个或多个实施例中，第三绝缘覆盖层由SiC制成。在以上和以下一个或多个实施例中，第三绝缘覆盖层的厚度在从10nm至50nm的范围内。在以上和以下一个或多个实施例中，介电层包括多个介电层。在以上和以下一个或多个实施例中，多个介电层中的一个包括SiC层。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，所述方法包括：
形成磁阻式随机存取存储器(MRAM)单元结构，所述磁阻式随机存取存储器(MRAM)单元结构包括底电极、磁隧道结(MTJ)堆叠件和顶电极；
在所述磁阻式随机存取存储器单元结构上方形成第一绝缘覆盖层；
在所述第一绝缘覆盖层上方形成第二绝缘覆盖层；
形成层间介电(ILD)层；
在所述层间介电层中形成接触开口，从而暴露所述第二绝缘覆盖层；
去除所述第二绝缘覆盖层的部分和所述第一绝缘覆盖层的部分，从而暴露所述顶电极；以及
在与所述顶电极接触的所述开口中形成导电层，
其中，所述第二绝缘覆盖层具有吸氧特性。
2.根据权利要求1所述的方法，其中，所述第二绝缘覆盖层由与所述第一绝缘覆盖层不同的基于锆的绝缘材料制成。
3.根据权利要求2所述的方法，其中，所述第一绝缘覆盖层是选自由SiN、SiON和SiOCN组成的组中的一种或多种。
4.根据权利要求2所述的方法，其中，所述基于锆的绝缘材料是选自由ZrN、ZrC和ZrB2组成的组中的一种或多种。
5.根据权利要求1所述的方法，其中：
所述层间介电层包括底层间介电层和上层间介电层，以及
通过蚀刻所述上层间介电层形成所述开口。
6.根据权利要求5所述的方法，其中，所述上层间介电层包括两个或多个介电层。
7.一种制造包括磁阻式随机存取存储器(MRAM)单元的半导体器件的方法，所述方法包括：
在第一层间介电(ILD)层上方形成第一导电层；
在所述第一导电层上方形成用于磁隧道结(MTJ)堆叠件的堆叠层；
在所述堆叠层上方形成第二导电层；
图案化所述第二导电层、所述堆叠层和所述第一导电层，从而形成磁阻式随机存取存储器单元结构，所述磁阻式随机存取存储器单元结构包括由所述第一导电层形成的底电极、所述磁隧道结(MTJ)堆叠件和由所述第二导电层形成的顶电极；
在所述磁阻式随机存取存储器单元结构上方形成第一绝缘覆盖层；
在所述第一绝缘覆盖层上方形成第二绝缘覆盖层；
在所述第二绝缘覆盖层上方形成第三绝缘覆盖层；
形成第二层间介电层；
在所述第二层间介电层中形成接触开口，从而暴露所述第三绝缘覆盖层；
去除所述第三绝缘覆盖层的部分、所述第二绝缘覆盖层的部分和所述第一绝缘覆盖层的部分，从而暴露所述顶电极；以及
在与所述顶电极接触的所述开口中形成第三导电层。
8.根据权利要求7所述的方法，其中，在图案化所述第二导电层、所述堆叠层和所述第一导电层之后，使所述第一层间介电层部分地凹进。
9.一种包括磁阻式随机存取存储器(MRAM)单元的半导体器件，包括：
磁阻式随机存取存储器(MRAM)单元结构，设置在衬底上方，所述磁阻式随机存取存储器单元结构包括底电极、磁隧道结(MTJ)堆叠件和顶电极；
第一绝缘覆盖层，覆盖所述磁阻式随机存取存储器单元结构的侧壁；
第二绝缘覆盖层，设置在所述第一绝缘覆盖层上方；
介电层；以及
导电接触件，与所述顶电极接触，其中：
所述第一绝缘覆盖层由基于氮化物的绝缘材料制成，以及
所述第二绝缘覆盖层由与所述基于氮化物的绝缘材料不同的基于锆的绝缘材料制成。
10.根据权利要求9所述的半导体器件，其中，所述第二绝缘覆盖层的厚度在20nm至50nm的范围内。
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