KR102149803B1 - 자기 랜덤 액세스 메모리 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법에서, 자기 랜덤 액세스 메모리(MRAM) 셀 구조가 형성된다. MRAM 셀 구조는 하부 전극, 자기 터널 접합(MTJ) 스택 및 상부 전극을 포함한다. 제1 절연 커버 층이 MRAM 셀 구조 위에 형성된다. 제2 절연 커버 층이 제1 절연 커버 층 위에 형성된다. 층간 유전체(ILD) 층이 형성된다. ILD 층에 콘택트 개구가 형성되어, 제2 절연 커버 층을 노출시킨다. 제2 절연 커버 층의 일부 및 제1 절연 커버 층의 일부를 제거함으로써, 상부 전극을 노출시킨다. 상부 전극과 접촉하는 도전성 층이 개구 내에 형성된다. 제2 절연 커버 층은 산소 게터 특성을 갖는다.

Description

자기 랜덤 액세스 메모리 및 그 제조 방법{MAGNETIC RANDOM ACCESS MEMORY AND MANUFACTURING METHOD THEREOF}
본 출원은 2017년 11월 30일자로 출원된 특허 가출원 제62/593,087호에 대한 우선권을 주장하며, 그 전체 내용은 본 명세서에 참고로 통합된다.
본 개시는 자기 랜덤 액세스 메모리(MRAM) 장치에 관한 것으로서, 보다 상세하게는 반도체 장치로 형성된 자기 터널 접합 셀에 기초하는 MRAM 장치에 관한 것이다.
MRAM은 휘발성 정적 랜덤 액세스 메모리(SRAM)에 필적하는 성능 및 휘발성 동적 랜덤 액세스 메모리(DRAM)에 필적하는 밀도 및 더 낮은 전력 소비를 제공한다. 비휘발성 메모리(NVM) 플래시 메모리에 비해, MRAM은 훨씬 더 빠른 액세스 시간을 제공하고, 시간이 지남에 따라 최소의 열화를 겪는 반면, 플래시 메모리는 제한된 횟수만 재기입될 수 있다. MRAM 셀은 얇은 절연 장벽에 의해 분리된 2개의 강자성 층을 포함하는 자기 터널링 접합(MTJ)에 의해 형성되고, 절연 장벽을 통한 2개의 강자성 층 사이의 전자들의 터널링에 의해 동작한다.
도 1a는 본 개시의 일 실시예에 따른 MTJ MRAM 셀의 개략도이다.
도 1b는 본 개시의 일 실시예에 따른 MTJ 막 스택의 개략적인 단면도이다.
도 2a, 2b 및 2c는 본 개시의 일 실시예에 따른 MTJ 막 스택의 자성 층들의 개략적인 단면도들을 도시한다.
도 3a 및 3b는 MTJ 막 스택의 동작들을 도시한다.
도 3c 및 3d는 MTJ 막 스택의 동작들을 도시한다.
도 4a는 MTJ MRAM의 개략적인 회로도를 도시하고, 도 4b는 MTJ MRAM의 메모리 셀의 개략적인 사시도를 도시하고, 도 4c는 MTJ MRAM의 메모리 셀 레이아웃을 도시한다.
도 5는 본 개시의 일 실시예에 따른 MRAM을 포함하는 반도체 장치의 단면도를 도시한다.
도 6a, 6b 및 6c는 본 개시의 실시예에 따른 MRAM을 포함하는 반도체 장치의 순차 제조 프로세스의 다양한 단계들을 도시한다.
도 7a 및 7b는 본 개시의 일 실시예에 따른 MRAM을 포함하는 반도체 장치의 순차 제조 프로세스의 다양한 단계들을 도시한다.
도 8a 및 8b는 본 개시의 일 실시예에 따른 MRAM을 포함하는 반도체 장치의 순차 제조 프로세스의 다양한 단계들을 도시한다.
도 9a 및 9b는 본 개시의 일 실시예에 따른 MRAM을 포함하는 반도체 장치의 순차 제조 프로세스의 다양한 단계들을 도시한다.
도 10a 및 10b는 본 개시의 일 실시예에 따른 MRAM을 포함하는 반도체 장치의 순차 제조 프로세스의 다양한 단계들을 도시한다.
도 11a 및 11b는 본 개시의 일 실시예에 따른 MRAM을 포함하는 반도체 장치의 순차 제조 프로세스의 다양한 단계들을 도시한다.
도 12는 본 개시의 다른 실시예에 따른 MRAM을 포함하는 반도체 장치의 순차 제조 프로세스의 다양한 단계들 중 하나를 도시한다.
도 13은 본 개시의 또 다른 실시예에 따른 MRAM을 포함하는 반도체 장치의 순차 제조 프로세스의 다양한 단계들 중 하나를 도시한다.
도 14는 본 개시의 또 다른 실시예에 따른 MRAM을 포함하는 반도체 장치의 순차 제조 프로세스의 다양한 단계들 중 하나를 도시한다.
도 15는 본 개시의 또 다른 실시예에 따른 MRAM을 포함하는 반도체 장치의 순차 제조 프로세스의 다양한 단계들 중 하나를 도시한다.
도 16은 본 개시의 또 다른 실시예에 따른 MRAM을 포함하는 반도체 장치의 순차 제조 프로세스의 다양한 단계들 중 하나를 도시한다.
도 17은 본 개시의 또 다른 실시예에 따른 MRAM을 포함하는 반도체 장치의 순차 제조 프로세스의 다양한 단계들 중 하나를 도시한다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다는 것을 이해해야 한다. 아래에서는 본 개시를 간소화하기 위해 컴포넌트들 및 배열들의 특정 실시예들 또는 예들이 설명된다. 이들은 물론 예들일 뿐이며, 제한하려는 의도는 없다. 예를 들어, 요소들의 치수들은 개시된 범위 또는 값들로 제한되는 것이 아니라, 프로세스 조건들 및/또는 장치의 원하는 특성들에 의존할 수 있다. 또한, 이하의 설명에서 제2 특징 위의 또는 상의 제1 특징의 형성은 제1 특징과 제2 특징이 직접 접촉하여 형성되는 실시예들을 포함할 수 있으며, 제1 특징 및 제2 특징이 직접 접촉하지 않을 수 있도록 제1 특징과 제2 특징 사이에 배치되는 추가적인 특징들이 형성될 수 있는 실시예들도 포함할 수 있다. 다양한 특징들은 간명화를 위해 상이한 스케일들로 임의로 도시될 수 있다. 첨부 도면들에서, 일부 층들/특징들은 간소화를 위해 생략될 수 있다.
또한, 본 명세서에서는 설명의 편의를 위해 "밑에", "아래에", "하부에", "위에" "상부에" 등과 같은 공간적으로 상대적인 용어들이 도면들에 도시된 바와 같은 하나의 요소 또는 특징의 다른 요소(들) 또는 특징(들)과의 관계를 설명하는 데 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 더하여 사용 또는 동작 중인 장치의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 회전되거나 다른 배향들로 배향될 수 있고), 본 명세서에서 사용되는 공간적으로 상대적인 설명자들도 그에 따라 해석될 수 있다. 또한, "이루어지는"이라는 용어는 "포함하는" 또는 "구성되는"을 의미할 수 있다. 또한, 아래의 제조 프로세스에서, 설명되는 동작들에/그들 사이에 하나 이상의 추가적인 동작이 있을 수 있고, 동작들의 순서가 변경될 수 있다. 본 개시에서, "A, B 및/또는 C 중 하나"라는 표현은 "A, B 및/또는 C"(A, B, C, A 및 B, A 및 C, B 및 C 또는 A, B 및 C)를 의미하며, 달리 설명되지 않는 한은 A로부터의 하나의 요소, B로부터의 하나의 요소 및 C로부터의 하나의 요소를 의미하지 않는다.
도 1a는 본 개시의 일 실시예에 따른 MTJ MRAM 셀의 개략도이고, 도 1b는 MTJ 막 스택의 개략적인 단면도이다. MTJ 막 스택(100)은 반도체 장치의 하부 금속 층(Mx)과 상부 금속 층(My) 사이에 배치된다. 금속 층들(Mx 및 My)은 하나의 요소를 기판 위의 상이한 레벨에 형성된 반도체 장치 내의 다른 요소에 접속하는 데 사용된다. 또한, 하부 금속 층(Mx)은 평면 MOSFET, 핀(fin) FET, 게이트 올 라운드(gate-all-around: GAA) FET 또는 임의의 다른 스위칭 장치들을 포함하지만 이에 한정되지 않는 MOSFET로 형성될 수 있는 스위칭 장치(SW)에 결합된다. 스위칭 장치의 제어 단자(예를 들어, FET의 게이트 단자)는 워드 라인에 결합된다. 상부 금속 층(My)은 비트 라인에 결합된다. 일부 실시예들에서, 스위칭 장치(SW)는 상부 금속 층(My)과 비트 라인 사이에 배치된다.
도 1b에 도시된 MTJ 막 스택(100)은 하부 금속 층(Mx)에 결합되는 제1 전극 층(110)과, 상부 금속 층(My)에 결합되는 제2 전극 층(155)을 포함한다. MTJ 기능 층(101)이 제1 전극 층(110)과 제2 전극 층(155) 사이에 배치된다.
MTJ 기능 층(101)은 제2 고정 자성 층(pinned magnetic layer)(130), 자유 자성 층(140), 및 비자성 재료로 이루어지고 제2 고정 자성 층(130)과 자유 자성 층(140) 사이에 배치된 터널링 장벽 층(135)을 포함한다. 자유 자성 층(140) 및 제2 고정 자성 층(130)은 각각 자기적으로 배향될 수 있는 하나 이상의 강자성 재료를 포함한다. 제2 고정 자성 층(130)은 자기 배향이 고정되고 통상적인 자기장에 반응하지 않도록 구성된다. 일부 실시예들에서, 자유 자성 층(140)의 두께는 약 0.8 nm 내지 약 1.5 nm 범위 내에 있다. 일부 실시예들에서, 제2 고정 층(130)의 두께는 약 0.8 nm 내지 약 2.0 nm의 범위 내에 있다.
터널링 장벽 층(135)은 낮은 전위들에서 제2 고정 자성 층(130)으로부터 자유 자성 층(140)을 전기적으로 절연할 수 있고 더 높은 전위들에서 전자 터널링을 통해 전류를 전도할 수 있는 비교적 얇은 산화물 층을 포함한다. 일부 실시예들에서, 터널링 장벽 층(135)은 약 0.5 nm 내지 약 1.2 nm 범위의 두께를 갖는 산화마그네슘(MgO)으로 이루어진다.
MTJ 기능 층(101)은 도 1b에 도시된 바와 같이 반강자성 층(125)을 더 포함한다. 반강자성 층(125)은 제2 고정 자성 층(130)의 자기 배향을 고정하는 데 사용된다. 반강자성 층(125)은 루테늄(Ru) 또는 임의의 다른 적절한 반강자성 재료를 포함한다. 일부 실시예들에서, 반강자성 층(125)의 두께는 약 0.4 nm 내지 약 1.0 nm 범위 내에 있다.
MTJ 기능 층(101)은 도 1b에 도시된 바와 같이 둘 다 하나 이상의 자성 재료를 포함하는 제1 고정 자성 층(120) 및 제2 고정 자성 층(130)을 더 포함한다.
제1 전극 층(110)은 예를 들어 Cu, Al, W, Co, Ni 및/또는 이들의 합금으로 이루어진 하부 금속 층(Mx) 상에 형성되고, 예를 들어 Cu, Al, W, Co, Ni 및/또는 이들의 합금으로 이루어진 상부 금속 층(My)은 제2 전극 층(155) 상에 형성된다.
제2 고정 자성 층(130)은 자성 재료들의 다수의 층을 포함한다. 일부 실시예들에서, 도 2a에 도시된 바와 같이, 제2 고정 자성 층(130)은 4개의 층(1301, 1302, 1303, 1304)을 포함하고, 층(1304)은 터널링 장벽 층(135)과 접촉하고, 층(1301)은 반강자성 층(125)과 접촉한다. 일부 실시예들에서, 층(1301)(최하위 층)은 코발트(Co)와 백금(Pt)의 다층 구조를 포함한다. 일부 실시예들에서, 코발트 층의 두께는 약 0.3 nm 내지 약 0.6 nm 범위 내에 있고, 백금 층의 두께는 약 0.2 nm 내지 약 0.5 nm 범위 내에 있다. 코발트 층의 두께는 백금 층의 두께 이상일 수 있다. 코발트 층들과 백금 층들은 일부 실시예들에서 층(1301)의 총 두께가 약 2.0 nm 내지 약 5.0 nm 범위 내에 있도록 교대로 적층된다. 층(1302)은 약 0.4 nm 내지 약 0.6 nm 범위의 두께를 갖는 코발트 층을 포함한다. 소정 실시예들에서, 층(1301)은 코발트 층이고, 층(1302)은 전술한 코발트 층들과 백금 층들의 다층이다. 본 개시에서, "원소" 층은 일반적으로 "원소"의 함량이 99%를 초과한다는 것을 의미한다.
층(1303)은 스페이서 층이다. 일부 실시예들에서, 스페이서 층(1303)의 두께는 약 0.2 nm 내지 약 0.5 nm의 범위 내에 있다. 층(1304)은 코발트 철 붕소(CoFeB) 층, 코발트/팔라듐(CoPd) 층 및/또는 코발트 철(CoFe) 층이다. 일부 실시예들에서, 층(1304)의 두께는 약 0.8 nm 내지 약 1.5 nm의 범위 내에 있다.
제1 고정 자성 층(120)은 자성 재료들의 다수의 층을 포함한다. 일부 실시예들에서, 도 2b에 도시된 바와 같이, 제1 고정 자성 층(120)은 2개의 층(1201, 1202)을 포함하고, 층(1202)은 반강자성 층(125)과 접촉한다. 일부 실시예들에서, 층(1201)은 코발트(Co)와 백금(Pt)의 다층 구조를 포함한다. 일부 실시예들에서, 코발트 층의 두께는 약 0.3 nm 내지 약 0.6 nm 범위 내에 있고, 백금 층의 두께는 약 0.2 nm 내지 약 0.5 nm 범위 내에 있다. 코발트 층의 두께는 백금 층의 두께 이상일 수 있다. 코발트 층들과 백금 층들은 일부 실시예들에서 층(1201)의 총 두께가 약 5.0 nm 내지 약 10.0 nm 범위 내에 있도록 교대로 적층된다. 층(1202)은 약 0.4 nm 내지 약 0.6 nm 범위의 두께를 갖는 코발트 층을 포함한다.
자유 자성 층(140)은 일부 실시예들에서 약 1.0 nm 내지 약 2.0 nm 범위의 두께를 갖는 코발트 철 붕소(CoFeB) 층, 코발트/팔라듐(CoPd) 층 및/또는 코발트 철(CoFe) 층을 포함한다. 다른 실시예들에서, 자유 자성 층(140)은 자성 재료들의 다수의 층을 포함한다. 일부 실시예들에서, 도 2c에 도시된 바와 같이, 자유 자성 층(140)은 3개의 층(1401, 1402 및 1403)을 포함하며, 층(1401)은 터널링 장벽 층(135)과 접촉한다. 층들(1401 및 1403)은 일부 실시예들에서 약 1.0 nm 내지 약 2.0 nm 범위의 두께를 갖는 코발트 철 붕소(CoFeB) 층, 코발트/팔라듐 CoPd) 층 및/또는 코발트 철(CoFe) 층이다. 층(1402)은 스페이서 층이다. 일부 실시예들에서, 스페이서 층(1402)의 두께는 약 0.2 nm 내지 약 0.6 nm의 범위 내에 있다.
MTJ 기능 층(101)은 도 1b에 도시된 바와 같이 제1 전극 층(110) 상에 형성된 시드 층(115), 자유 자성 층(140) 상에 형성된 캡핑 층(145) 및 캡핑 층(145) 상에 형성된 확산 장벽 층(150)을 더 포함한다. 캡핑 층(145)은 산화마그네슘 또는 산화알루미늄과 같은 유전성 재료로 이루어지며, 일부 실시예들에서는 약 0.5 nm 내지 약 1.5 nm 범위의 두께를 갖는다. 제1 전극 층(110)은 특히 프로그래밍을 위해 제1 고정 자성 층(120)의 저항을 줄이기 위해 금속(예를 들어, Ta, Mo, Co, Pt, Ni)과 같은 도전성 재료로 이루어진다. 제2 전극 층(155)은 또한 판독 동안 비저항을 감소시키기 위해 금속과 같은 도전성 재료로 이루어진다.
고정 자성 층, 자유 자성 층 및 반강자성 층은 또한 물리 기상 증착(PVD), 분자 빔 에피텍시(MBE), 펄스 레이저 증착(PLD), 원자 층 증착(ALD), 전자 빔(e-beam) 에피텍시, 화학 기상 증착(CVD), 또는 저압 CVD(LPCVD), 초고진공 CVD(UHVCVD), 감압 CVD(RPCVD) 또는 이들의 임의의 조합들을 더 포함하는 파생 CVD 프로세스들, 또는 임의의 다른 적절한 막 증착 방법에 의해 형성될 수 있다. 터널링 장벽 층 및 확산 장벽 층은 또한 CVD, PVD 또는 ALD 또는 임의의 다른 적절한 막 증착 방법에 의해 형성될 수 있다.
도 3a 및 3b는 MTJ 셀의 메모리 동작을 도시한다. 도 3a 및 3b에 도시된 바와 같이, MTJ 셀은 고정 자성 층(10), 터널링 장벽 층(15) 및 자유 자성 층(20)을 포함한다. 고정 자성 층(10)은 도 1b의 제2 고정 자성 층(130) 또는 제1 고정 자성 층(120), 반강자성 층(125) 및 제2 고정 자성 층(130)의 조합을 포함한다. 터널링 장벽 층(15)은 도 1b의 터널링 장벽 층(135)에 대응하고, 자유 자성 층(20)은 도 1b의 자유 자성 층(140)에 대응한다. 도 3a 및 3b에서, 나머지 층들은 생략된다. 일부 실시예들에서, 전류 소스(30)가 직렬로 접속된다.
도 3a에서, 고정 자성 층(10)과 자유 자성 층(20)은 반대 방향으로 자기적으로 배향된다. 일부 실시예들에서, 고정 자성 층(10) 및 자유 자성 층(20)의 스핀 방향들은 (막들의 표면과 평행한) 막 적층 방향에 수직이다. 도 3b에서, 고정 자성 층(10)과 자유 자성 층(20)은 동일한 방향으로 자기적으로 배향된다. 다른 실시예들에서, 도 3c 및 3d에 도시된 바와 같이, 스핀 방향들은 수평이고(MTJ 층들의 표면들에 평행하고), 자유 층(20)의 스핀 방향은 좌우 방향과 우좌 방향 사이에서 변한다.
동일한 전류 값(IC)이 MTJ 셀을 통해 흐르도록 인가될 경우, 도 3a의 경우의 셀 전압(V1)은 도 3b의 경우의 셀 전압(V2)보다 큰 것이 발견되는데, 이는 도 3a(고저항 상태)에 도시된 반대 배향 MTJ 셀의 저항이 도 3b(저저항 상태)에 도시된 동일 배향 MTJ 셀의 저항보다 크기 때문이다. 이진 논리 데이터("0" 및 "1")가 MTJ 셀에 저장될 수 있으며, 셀 배향 및 결과적인 저항에 기초하여 검색될 수 있다. 또한, 저장된 데이터는 저장 에너지 소스를 필요로 하지 않기 때문에, 셀은 비휘발성이다.
도 4a는 MTJ MRAM 어레이(50)의 개략 회로도를 도시한다. 각각의 메모리 셀은 MTJ 셀(Mc) 및 MOSFET와 같은 트랜지스터(Tr)를 포함한다. 트랜지스터(Tr)의 게이트는 워드 라인들(WL1...WLm) 중 하나에 결합되고, 트랜지스터(Tr)의 드레인(또는 소스)은 MTJ 셀(Mc)의 하나의 단부에 결합되고, MTJ 셀의 다른 단부는 비트 라인들(BLn, BLn +1, BLn +2) 중 하나에 결합된다. 또한, 일부 실시예들에서, 프로그래밍을 위한 신호 라인들(미도시)이 MTJ 셀들에 인접하게 제공된다.
메모리 셀은 해당 셀의 워드 라인을 표명하고, 해당 셀의 비트 라인을 통해 판독 전류를 인가하고, 이어서 해당 비트 라인 상의 전압을 측정함으로써 판독된다. 예를 들어, 타겟 MTJ 셀의 상태를 판독하기 위해, 워드 라인은 트랜지스터(Tr)를 턴온하도록 표명된다. 따라서, 타겟 MTJ 셀의 자유 자성 층은 트랜지스터(Tr)를 통해 고정 전위 라인들(SLn, SLn +1 및 SLn +2) 중 하나, 예를 들면 접지에 결합된다. 다음으로, 판독 전류가 비트 라인 상에 인가된다. 주어진 판독 트랜지스터(Tr)만이 턴온되기 때문에, 판독 전류는 타겟 MTJ 셀을 통해 접지로 흐른다. 이어서, 비트 라인의 전압이 타겟 MTJ 셀의 상태("0" 또는 "1")를 결정하기 위해 측정된다. 일부 실시예들에서, 도 4a에 도시된 바와 같이, 각각의 MTJ 셀은 하나의 판독 트랜지스터(Tr)를 갖는다. 따라서, 이러한 타입의 MRAM 아키텍처는 1T1R이라 불린다. 다른 실시예들에서, 2개의 트랜지스터가 하나의 MTJ 셀에 할당되어 2T1R 시스템을 형성한다. 다른 셀 어레이 구성들이 사용될 수 있다.
도 4b는 MTJ MRAM의 메모리 셀의 개략적인 사시도를 도시하고, 도 4c는 MTJ MRAM의 메모리 셀 레이아웃을 도시한다.
도 4b 및 4c에 도시된 바와 같이, MTJ 셀(MTJ)은 MOSFET와 같은 스위칭 장치(SW) 위에 배치된다. MOSFET의 게이트(Gate)는 워드 라인(WL)이거나, 금속 층에 의해 형성된 워드 라인에 결합된다. MTJ 셀의 하부 전극(Mx)은 활성 영역(AR)에 형성된 MOSFET의 드레인에 결합되고, 활성 영역(AR)에 형성된 MOSFET의 소스는 소스 라인(SL)에 결합된다. MTJ 셀의 상부 전극은 비트 라인(BL)에 결합된다. 일부 실시예들에서, 소스 라인(SL)은 금속 층들(M1 및 M2)에 의해 형성될 수 있고, 비트 라인(BL)은 금속 층(M3)에 의해 형성될 수 있다. 소정 실시예들에서 하나 이상의 금속 배선은 단일 장치 층이고, 다른 실시예들에서 하나 이상의 금속 배선은 2개 이상의 장치 층이다.
MTJ MRAM의 전기적 및/또는 물리적 특성들은 MTJ 막 스택의 크기 또는 부피에 의존한다. 예를 들어, MTJ MRAM의 판독/기입 속도는 MTJ 막 스택의 크기 또는 부피에 의해 영향을 받는다. 일반적으로, MTJ의 크기 또는 부피가 더 작을 때, 판독/기입 속도가 더 빨라진다. 반대로, MTJ의 크기 또는 부피가 더 클 때, MTJ 막 스택은 MRAM의 제조 프로세스에서의 열 프로세스들에 대해 더 큰 내성(더 큰 열 예산)을 갖는다. 본 개시에서, 하나의 MRAM 장치는 상이한 MTJ 크기들 또는 부피들을 갖는 다수의 MTJ MRAM 셀을 포함한다.
MTJ MRAM 셀 스택의 저항 또는 고저항과 저저항의 비율은 MTJ 막 스택의 산화량에 의해 영향을 받는다. 덜 산화된 때 비율이 낮고, 과산화된 때에도 비율이 낮다. 따라서, MTJ 막 스택의 산화량을 제어하는 것이 중요하다. 특히, MTJ 막 스택이 패턴화된 후에 MTJ 막 스택이 과산화되는 것을 방지할 필요가 있다.
도 5는 본 개시의 일 실시예에 따른 MTJ MRAM의 단면도이다. 도 1a-4c와 관련하여 설명된 위의 실시예들과 동일하거나 유사한 재료, 구성, 치수들 및/또는 프로세스들이 이하의 실시예들에서 사용될 수 있고, 그 상세한 설명은 생략될 수 있다.
도 5에 도시된 바와 같이, MRAM의 MTJ 셀은 기판(201) 위에 배치된다. 일부 실시예들에서, 기판(201)은 규소, 다이아몬드 또는 게르마늄과 같은 적절한 원소 반도체; IV족 화합물 반도체들(규소 게르마늄(SiGe), 탄화규소(SiC), 탄화 규소 게르마늄(SiGeC), GeSn, SiSn, SiGeSn), III-V족 화합물 반도체들(예를 들어, 비화 갈륨(GaAs), 비화 인듐 갈륨(InGaAs), 비화 인듐(InAs), 인화 인듐(InP), 안티몬화 인듐(InSb), 인화 갈륨 비소(GaAsP) 또는 인화 갈륨 인듐(GaInP))과 같은 적절한 합금 또는 화합물 반도체 등으로 이루어진다. 또한, 기판(201)은 성능 향상을 위해 변형될 수 있는 에피텍셜 층(에피 층)을 포함할 수 있고/있거나, SOI(silicon-on-insulator) 구조를 포함할 수 있다.
기판(201)상에는 트랜지스터들(예를 들어, MOSFET)과 같은 다양한 전자 장치들(도시되지 않음)이 배치된다. MOSFET는 평면 MOSFET, 핀 FET 및/또는 게이트 올 라운드 FET를 포함할 수 있다. 제1 층간 유전체(ILD) 층(210)이 전자 장치들을 덮기 위해 기판(201) 위에 배치된다. 제1 ILD 층(210)은 금속간 유전체(IMD) 층으로 지칭될 수 있다. 제1 ILD 층(210)은 산화규소, 질화규소, 산질화규소, 불소-도핑된 규산염 유리(FSG), 탄소 도핑된 산화물들과 같은 저유전률(low-k) 유전체들, 다공성 탄소 도핑된 이산화규소와 같은 초저유전률 유전체들, 폴리이미드와 같은 폴리머, 또는 이들의 조합들 등과 같은 하나 이상의 유전체 층을 포함한다. 일부 실시예들에서, 제1 ILD 층(210)은 CVD, 유동성 CVD(FCVD), 또는 스핀-온-글라스 프로세스와 같은 프로세스를 통해 형성되지만, 임의의 수용 가능한 프로세스가 이용될 수 있다. 이어서, 화학 기계 폴리싱(CMP) 및/또는 에치-백(etch-back) 프로세스 등과 같은 평탄화 프로세스가 수행된다.
또한, 하부 금속 배선(213)이 예를 들면 다마신(damascene) 프로세스에 의해 형성된다. 하부 금속 배선(213)은 Cu, Cu 합금, Al 또는 임의의 다른 적절한 도전성 재료들과 같은 도전성 재료의 하나 이상의 층을 포함한다. MTJ 셀들 각각은 도 5에 도시된 바와 같이 하부 금속 배선(215) 위에 배치된다. 도 5는 3개의 MTJ 셀을 도시하지만, MTJ 셀들의 수는 3개로 한정되지 않는다.
도 5에 도시된 바와 같이, 에치 스톱 층(220)인 제1 절연층이 제1 ILD 층(210) 상에 형성된다. 일부 실시예들에서, 제1 절연층(220)은 제1 ILD 층(210)과 다른 재료를 포함하고, 탄화규소, 질화규소, 산화알루미늄 또는 임의의 다른 적절한 재료를 포함한다. 일부 실시예들에서, 제1 절연층(220)의 두께는 약 10 nm 내지 약 25 nm 범위 내에 있다.
제2 ILD 층(225)이 제1 절연층(220) 위에 형성된다. 제2 ILD 층은 산화규소, 질화규소, 산질화규소, 불소-도핑된 규산염 유리(FSG), 탄소 도핑된 산화물들과 같은 저유전률 유전체들, 다공성 탄소 도핑된 이산화규소와 같은 초저유전률 유전체들, 폴리이미드와 같은 폴리머, 이들의 조합들 등과 같은 하나 이상의 유전체 층을 포함한다. 일부 실시예들에서, 제1 ILD 층(210)에 대한 재료 및 제2 ILD 층(225)에 대한 재료는 동일하다. 다른 실시예들에서, 상이한 유전체 재료들이 제1 ILD 층(210) 및 제2 ILD 층(225)에 대해 사용된다.
일부 실시예들에서, 하부 금속 배선(215)과 접촉하고 제2 ILD 층(225) 및 제1 에치 스톱 층(220)을 통과하는 비아 콘택트(219)가 형성된다. 일부 실시예들에서, 비아 콘택트(219)는 라이너 층(215) 및 보디 층(217)을 포함한다. 일부 실시예들에서, 라이너 층(215)은 Ti, TiN, Ta 또는 TaN, 또는 다른 적절한 재료의 하나 이상의 층을 포함하고, 보디 층(217)은 W, Cu, Al, Mo, Co, Pt, Ni 및/또는 이들의 합금 또는 다른 적절한 재료의 하나 이상의 층을 포함한다.
MRAM 셀 구조는 도 5에 도시된 바와 같이 하부 전극(254), MTJ 막 스택(255) 및 상부 전극(256)을 포함한다. 하부 전극(254), MTJ 막 스택(110) 및 상부 전극(256)은 도 1b의 제1 전극(110), MTJ 기능 층(101) 및 제2 전극(155)에 대응한다. MRAM 셀 구조는 도 5에 도시된 바와 같이 테이퍼 형상을 갖는다. 하부(하부 전극(254))에서의 MRAM 셀 구조의 폭은 일부 실시예들에서 약 10 nm 내지 약 50 nm의 범위 내에 있고, 상부(상부 전극(256))에서의 폭보다 크다. 일부 실시예들에서, 하부 전극(254)의 두께는 약 5 nm 내지 약 20 nm 범위 내에 있다. 일부 실시예들에서, MTJ 막 스택(255)의 두께는 약 15 nm 내지 약 50 nm의 범위 내에 있다.
일부 실시예들에서, 측벽 스페이서 층인 제1 절연 커버 층(227)이 MRAM 셀 구조의 대향 측벽들 상에 형성된다. 제1 절연 커버 층(227)은 절연 재료의 하나 이상의 층을 포함한다. 일부 실시예들에서, 질화물 계열의 절연 재료가 사용된다. 소정 실시예들에서, 질화물 계열 절연 재료는 질화규소, SiON, SiCN 및 SiOCN과 같은 질화규소 계열 절연 재료이다. 제1 절연 커버 층(227)의 두께(T1)는 일부 실시예들에서는 약 5 nm 내지 약 70 nm 범위 내에 있고, 다른 실시예들에서는 약 10 nm 내지 약 30 nm 범위 내에 있다. 일부 실시예들에서는, 제1 절연 커버 층(질화규소 계열)이 사용되지 않는다.
또한, 제1 절연 커버 층(227) 위에 제2 절연 커버 층(280)이 형성된다. 제2 절연 커버 층(280)은 제1 절연 커버 층(227)과 다른 절연 재료의 하나 이상의 층을 포함하며, MTJ 막 스택(255) 내로 산소가 확산되는 것을 방지하기 위한 산소 게터(getter) 특성을 갖는다.
일부 실시예들에서, 지르코늄 계열 절연 재료가 산소 게터 층(280)으로 사용된다. 소정 실시예들에서, 지르코늄 계열 절연 재료는 질화지르코늄(ZrN), 탄화지르코늄(ZrC) 및 이붕화지르코늄(ZrB2) 중 하나 이상을 포함한다. 제2 절연 커버 층(280)의 두께(T2)는 일부 실시예들에서는 약 10 nm 내지 약 70 nm 범위 내에 있고, 다른 실시예들에서는 약 20 nm 내지 약 50 nm 범위 내에 있다. 일부 실시예들에서, 제2 절연 커버 층(280)의 두께(T2)는 제1 절연 커버 층의 두께(T1) 이상이다. 다른 실시예들에서, 제2 절연 커버 층(280)의 두께(T2)는 제1 절연 커버 층(227)의 두께(T1)보다 작다.
또한, 제3 절연 커버 층(285)이 선택적으로 제2 절연 커버 층(280) 위에 형성된다. 제3 절연 커버 층(285)은 제1 및 제2 절연 커버 층들과 다른 절연 재료의 하나 이상의 층을 포함하며, 제2 절연 커버 층(280) 안으로 산소가 확산되는 것을 방지하기 위한 산화 차단 특성을 갖는다.
일부 실시예들에서, 제3 절연 커버 층은 SiC를 포함한다. 제3 절연 커버 층(285)의 두께(T3)는 일부 실시예들에서는 약 5 nm 내지 약 70 nm 범위 내에 있고, 다른 실시예에서는 약 10 nm 내지 약 50 nm 범위 내에 있다. 일부 실시예들에서, 제3 절연 커버 층(285)의 두께(T3)는 제2 절연 커버 층의 두께(T2) 이상이다. 다른 실시예들에서, 제3 절연 커버 층(285)의 두께(T3)는 제2 절연 커버 층(280)의 두께(T2)보다 작다.
또한, 제3 ILD 층(230)이 MRAM 셀 구조들 사이의 공간들에 배치된다. 제3 ILD 층(230)은 산화규소, 질화규소, 산질화규소, 불소-도핑된 규산염 유리(FSG), 탄소 도핑된 산화물들과 같은 저유전률 유전체들, 다공성 탄소 도핑된 이산화규소와 같은 초저유전률 유전체들, 폴리이미드와 같은 폴리머, 이들의 조합들 등과 같은 하나 이상의 유전체 층을 포함한다. 일부 실시예들에서, 제1 ILD 층(210)에 대한 재료, 제2 ILD 층(225)에 대한 재료 및 제3 ILD 층(230)에 대한 재료는 동일하다. 다른 실시예들에서, 이들 중 적어도 2개는 상이한 유전체 재료들로 이루어진다.
또한, 제4 ILD 층이 제3 ILD 층(230) 위에 배치된다. 일부 실시예들에서, 제4 ILD 층은 다층 구조이며, 제3 ILD 층(230) 상에 형성된 에치 스톱 층인 제1 유전체 층(235), 제1 유전체 층(235) 상에 형성된 제2 유전체 층(237) 및 제2 유전체 층 상에 형성된 제3 유전체 층(240)을 포함한다. 다른 실시예들에서, 제4 ILD 층은 제1 또는 제2 유전체 층들 중 하나가 없는 2층 구조이다.
일부 실시예들에서, 제1 유전체 층(235) 및 제2 유전체 층(237)은 제3 유전체 층(240)과 다른 재료로 이루어지며, SiN(Si3N4), SiON, SiOCN, SiCN, SiC 또는 임의의 다른 적합한 재료의 하나 이상의 층을 포함한다. 일부 실시예들에서, 제1 유전체 층(235) 및 제2 유전체 층(237)은 서로 다른 재료들로 이루어진다.
제3 유전체 층(240)은 산화규소, 질화규소, 산질화규소, 불소-도핑된 규산염 유리(FSG), 탄소 도핑된 산화물들과 같은 저유전률 유전체들, 다공성 탄소 도핑된 이산화규소와 같은 초저유전률 유전체들, 폴리이미드와 같은 폴리머, 이들의 조합들 등과 같은 하나 이상의 유전체 층을 포함한다.
일부 실시예들에서, 제1 ILD 층(210)에 대한 재료, 제2 ILD 층(225)에 대한 재료, 제3 ILD 층(230)에 대한 재료 및 제3 유전체 층(240)에 대한 재료는 동일하다. 다른 실시예들에서, 이들 중 적어도 2개는 상이한 유전체 재료들로 이루어진다. 일부 실시예들에서, 제3 유전체 층(240)의 두께는 제1 및 제2 유전체 층들(235 및 237)의 두께보다 크다.
도전성 콘택트(245)가 도 5에 도시된 바와 같이 상부 전극(256)과 접촉하여 형성된다. 도전성 콘택트(245)는 하부 금속 배선(213) 및/또는 비아 콘택트(219)와 동일하거나 유사하며, 예를 들어 Cu, Al, Ta, Ti, Mo, Co, Pt, Ni, W, TiN 및/또는 TaN 및/또는 이들의 합금 또는 다른 적절한 재료로 이루어진다.
도 5에 도시된 바와 같이, 일부 실시예들에서, 상부 전극(256)의 상부 표면은 제1 절연 커버 층(227) 및/또는 제2 절연 커버 층(280)의 상부 표면들과 실질적으로 높이가 같다.
도 6a-11b는 본 개시의 일 실시예에 따른 MRAM을 포함하는 반도체 장치의 순차 제조 프로세스의 다양한 단계들을 도시한다. 방법의 추가적인 실시예들을 위해, 도 6a-11b에 도시된 프로세스들 전에, 동안에 그리고 후에 추가적인 동작들이 제공될 수 있고, 이하에서 설명되는 동작들 중 일부가 대체되거나 제거될 수 있다는 것을 이해한다. 도 1a-5와 관련하여 설명된 위의 실시예들과 동일하거나 유사한 재료, 구성, 치수들 및/또는 프로세스들이 이하의 실시예들에서 사용될 수 있고, 그 상세한 설명은 생략될 수 있다.
도 6a에 도시된 바와 같이, 하부 금속 배선들(213)이 기판(201) 위에 제1 ILD 층(210)에 형성된다. 일부 실시예들에서, 하부 금속 배선들(213) 아래에 비아 콘택트들(207)이 제공된다. 이어서, 도 6b에 도시된 바와 같이, 에치 스톱 층(220)인 제1 절연층이 도 6a의 구조 위에 형성되며, 제2 ILD 층(225)이 제1 절연층(220) 위에 형성된다. 또한, 도 6b에 도시된 바와 같이, 하부 금속 배선들(213)의 상부 표면을 노출시키기 위해 하나 이상의 리소그래피 및 에칭 동작을 사용하여 비아 콘택트 개구들(222)이 형성된다. 이어서, 도 6c에 도시된 바와 같이, 층들(215, 217)을 포함하는 비아 콘택트들(219)이 형성된다. 스퍼터링, ALD, 전기 화학 도금 및/또는 전기 도금을 포함하는 CVD, PVD와 같은 하나 이상의 막 형성 동작이 수행되고, CMP와 같은 평탄화 동작이 수행되어 비아 콘택트들(219)을 제조한다.
이어서, 도 7a에 도시된 바와 같이, 하부 전극(254)을 위한 제1 도전성 층(254A), MTJ 막 스택(255)을 위한 적층된 층(255A) 및 상부 전극(256)을 위한 제2 도전성 층(256A)이 순차적으로 형성된다. 일부 실시예들에서, 하드 마스크를 위한 층(300)이 제2 도전성 층(256A) 상에 더 형성된다.
도 7b에 도시된 바와 같이, 하나 이상의 리소그래피 및 에칭 동작을 사용함으로써, 도 7a에 도시된 막 스택이 하부 전극(254), MTJ 막 스택(255) 및 상부 전극(256)을 포함하는 MRAM 셀 구조로 패턴화된다. 일부 실시예들에서, MTJ 막 스택의 비저항을 조정하기 위해 산화 동작이 수행된다. 패턴화된 MTJ 막 스택(255)의 폭은 일부 실시예들에서 MTJ 막 스택(255)의 중간에서 약 10 nm 내지 약 50 nm의 범위 내에 있고, 다른 실시예들에서는 약 15 nm 내지 약 30 nm의 범위 내에 있다. 일부 실시예들에서, 제2 도전성 층(256A), 적층된 층(255A) 및 제1 도전성 층(256A)을 패턴화한 후에, 제2 ILD 층(225)은 부분적으로 리세스된다. 일부 실시예들에서, 리세스의 양(D1)은 약 1 nm 내지 약 30 nm의 범위 내에 있다.
이어서, 도 8a에 도시된 바와 같이, 제1 절연 커버 층(227)이 MRAM 셀 구조를 덮도록 형성된다. 제1 절연 커버 층(227)은 CVD, PVD 또는 ALD 또는 임의의 다른 적합한 막 증착 방법에 의해 형성될 수 있다. 일부 실시예들에서, 제1 절연 커버 층(227)은 약 150℃ 미만, 예컨대 약 100℃ 내지 약 150℃ 범위의 온도에서 CVD, PVD 또는 ALD에 의해 형성된다. 제1 절연 커버 층(227)이 약 200℃ 내지 약 300℃(또는 그 이상) 범위와 같은 더 높은 온도에서 형성될 때, 막 형성 프로세스가 MTJ 막 스택(255)을 손상시킬 수 있다. 도 8a에 도시된 바와 같이, 제1 절연 커버 층(227)은 균일한 두께로(conformally) 형성된다.
다음에, 도 8b에 도시된 바와 같이, MRAM 셀 구조를 덮도록 제2 절연 커버 층(280)이 형성된다. 제2 절연 커버 층(280)은 CVD, PVD 또는 ALD 또는 임의의 다른 적절한 막 증착 방법에 의해 형성될 수 있다. 도 8b에 도시된 바와 같이, 제2 절연 커버 층(280)은 균일한 두께로 형성된다. 전술한 바와 같이, 제2 절연 커버 층(280)은 질화지르코늄(ZrN), 탄화지르코늄(ZrC) 및 이붕화지르코늄(ZrB2) 중 하나 이상을 포함하는 지르코늄 계열 절연 재료로 이루어진다.
또한, 도 8b에 도시된 바와 같이, 제3 절연 커버 층(285)이 제2 절연 커버 층(280) 상에 형성된다. 일부 실시예들에서, 제3 절연 커버 층(285)은 CVD, PVD 또는 ALD 또는 임의의 다른 적절한 막 증착 방법에 의해 형성된 비정질 SiC이다. 도 8b에 도시된 바와 같이, 제3 절연 커버 층(285)은 균일한 두께로 형성된다.
다음으로, 도 9a에 도시된 바와 같이, 제3 ILD 층(230)을 위한 유전체 재료 층(230A)이 제3 절연 커버 층(285)을 완전히 덮도록 형성된다. 일부 실시예들에서, 도 9b에 도시된 바와 같이, 에치 백 동작이 유전체 재료 층(230A) 상에서 수행되고, 이어서 CMP 동작이 수행된다. 제3 절연 커버 층(285)과 제3 ILD 층(230) 사이의 CMP 동작에 대한 선택도가 높기 때문에, CMP 동작은 제3 절연 커버 층(285)을 스톱 층으로 사용할 수 있으며, 따라서 일부 실시예들에서 MRAM 셀 구조 위의 제3 절연 커버 층(285)의 상부 표면은 제3 ILD 층(230)의 상부 표면과 실질적으로 높이가 동일하다.
이어서, 도 10a에 도시된 바와 같이, 제1 유전체 층(235), 제2 유전체 층(237) 및 제3 유전체 층(240)을 포함하는 제4 ILD 층이 도 9b의 구조 위에 형성된다. 제4 ILD 층의 유전체 층들은 CVD, PVD 또는 ALD 또는 다른 적절한 막 형성 방법에 의해 형성될 수 있다. 일부 실시예들에서, 제3 유전층(240)은 CVD, 유동성 CVD(FCVD) 또는 스핀-온-글래스 프로세스와 같은 프로세스를 통해 형성되지만, 임의의 수용 가능한 프로세스가 이용될 수 있다. 이어서, 화학 기계 폴리싱(CMP) 및/또는 에치-백 프로세스 등과 같은 평탄화 프로세스가 수행된다.
이어서, 도 10b에 도시된 바와 같이, 콘택트 개구들(242)이 하나 이상의 리소그래피 및 에칭 동작을 사용하여 형성된다. 제3 절연 커버 층(285)과 제4 ILD 층 간의 에칭 동작의 선택도가 높기 때문에, 에칭 동작은 제3 절연 커버 층(285)을 에치 스톱 층으로 이용할 수 있다.
다음에, 도 11에 도시된 바와 같이, 건식 및/또는 습식 에칭에 의해 제3 절연 커버 층(285)의 일부, 제2 절연 커버 층(280)의 일부 및 제1 절연 커버 층(227)의 일부를 제거하여 상부 전극(256)을 노출시킨다. 일부 실시예들에서, 제3 절연 커버 층(285)의 일부 및 제2 절연 커버 층(280)의 일부가 제거된 다음, 제1 절연 커버 층(227)의 일부가 제거된다. 일부 실시예들에서, 하나 이상의 습식 에칭 동작이 사용된다. 소정 실시예들에서, 습식 에칭 동작이 제2 및 제3 절연 커버 층들을 제거하기 위해 수행되고, 건식 에칭 동작이 제1 절연 커버 층(227)을 제거하기 위해 수행된다. 일부 실시예들에서, Zr 계열의 제2 절연 커버 층(280)은 에탄올, 물, 글리세린, 젖산, H3PO4 및 구연산의 혼합 용액을 사용하여 습식 에칭될 수 있다. 다른 실시예들에서, 제1 절연 커버 층(227)을 제거하기 위해 또한 습식 에칭 동작이 수행된다. 습식 에칭을 사용함으로써, MTJ 막 스택(255)에 대한 손상을 억제할 수 있다.
이어서, 도 11b에 도시된 바와 같이, 콘택트 개구들(242)은 노출된 상부 전극(256)과 접촉하는 도전성 콘택트들(245)을 형성하도록 도전성 재료로 채워진다.
도 11b에 도시된 장치는 상호 접속 금속 층들, 유전체 층들, 패시베이션 층들 등과 같은 다양한 특징들을 형성하기 위해 추가 반도체 프로세스들을 거친다는 것을 이해한다.
도 12-17은 본 개시의 일 실시예에 따른 MRAM을 포함하는 반도체 장치의 순차 제조 프로세스의 다양한 단계들을 도시한다. 방법의 추가적인 실시예들을 위해, 도 12-17에 도시된 프로세스들 전에, 동안에 그리고 후에 추가적인 동작들이 제공될 수 있고, 이하에서 설명되는 동작들 중 일부가 대체되거나 제거될 수 있다는 것을 이해한다. 도 1a-11b와 관련하여 설명된 위의 실시예들과 동일하거나 유사한 재료, 구성, 치수들 및/또는 프로세스들이 이하의 실시예들에서 사용될 수 있고, 그 상세한 설명은 생략될 수 있다.
도 12에 도시된 바와 같이, 하부 전극(613)이 하부 ILD 층(610)에 형성된다. 일부 실시예들에서, 하부 전극(613)은 전술한 바와 같은 비아 콘택트(219)와 동일한 구조를 갖는다. 일부 실시예들에서, 하부 ILD 층(610)은 전술한 바와 같은 제2 ILD 층(225)과 동일한 구조를 갖는다.
또한, 적층된 층이 하부 전극(613) 및 하부 ILD 층(610) 위에 형성된다. 일부 실시예들에서, 적층된 층은 시드 층(515), 합성 반강자성 층(520), 고정 층(530), 터널링 장벽 층(535), 자유 층(540), 캡핑 층(545) 및 상부 전극 층(555)을 포함한다. 소정 실시예들에서, 하드 마스크 층(550)이 상부 전극 층(555) 상에 형성된다.
일부 실시예들에서, 시드 층(515)은 시드 층(115)과 동일한 구성을 가지며, 합성 반강자성 층(520)은 제1 고정 자성 층(120)과 동일한 구성을 가지며, 고정 층(530)은 고정 자성 층(130)과 동일한 구성을 가지며, 터널링 장벽 층(535)은 터널링 장벽 층(135)과 동일한 구성을 가지며, 자유 층(540)은 자유 자성 층(140)과 동일한 구조를 가지며, 캡핑 층(545)은 캡핑 층(145)과 동일한 구성을 가지며, 상부 전극 층(555)은 제2 전극 층(155)과 동일한 구조를 갖는다. 적층된 층은 소정 실시예들에서 하나 이상의 추가 층을 더 포함한다. 하드 마스크 층(560)은 산화규소, 질화규소, 산화알루미늄 또는 질화알루미늄과 같은 절연 재료의 하나 이상의 층으로 이루어진다.
이어서, 도 13에 도시된 바와 같이, 하나 이상의 리소그래피 및 에칭 동작을 사용함으로써, 적층된 층이 패턴화된다. 일부 실시예들에서, 에칭은 시드 층(515)에서 멈춘다. 시드 층(515)에서 에칭을 멈춤으로써, 에칭에 의해 하부 전극(513)이 노출되는 것을 방지할 수 있다. 다른 실시예들에서, 시드 층(515)은 또한 하부 ILD 층(610)의 표면을 노출시키도록 에칭된다. 에칭 후에, 하드 마스크 층(560)이 제거된다. 일부 실시예들에서, MTJ 막 스택의 비저항을 조정하기 위해 산화 동작이 수행된다. 패턴화된 막 스택의 폭은 일부 실시예들에서는 약 10 nm 내지 약 50 nm의 범위 내에 있고, 다른 실시예들에서는 약 15 nm 내지 약 30 nm의 범위 내에 있다.
이어서, 도 14에 도시된 바와 같이, 패턴화된 적층된 층을 덮기 위해 제1 절연 커버 층(620), 제2 절연 커버 층(630) 및 제3 절연 커버 층(635)이 이 순서로 형성된다. 제1 절연 커버 층(620), 제2 절연 커버 층(630) 및 제3 절연 커버 층(635)은 제1, 제2 및 제3 절연 커버 층들(227, 280 및 285)과 동일한 구성을 갖는다.
이어서, 제3, 제2 및 제1 절연 커버 층들(635, 630, 620) 및 시드 층(515)이 도 15에 도시된 바와 같이 하나 이상의 리소그래피 및 에칭 동작을 사용하여 패턴화된다. 도 15에 도시된 바와 같이, 시드 층(515)의 폭은 패턴화된 적층된 층의 폭 및 하부 전극(613)의 폭보다 크다. 일부 실시예들에서 시드 층의 폭은 약 20 nm 내지 약 100 nm 범위 내에 있다.
또한, 도 16에 도시된 바와 같이, 상부 ILD 층(640)이 도 15의 구조 위에 형성된다. 상부 ILD 층(640)은 유전체 재료의 하나 이상의 층으로 이루어지며, 제3 ILD 층(230) 및 제4 ILD 층들(235/237/240) 중 하나 이상과 동일한 구성을 갖는다.
이어서, 도 17에 도시된 바와 같이, 상부 ILD 층(630), 제3 절연 커버 층(635), 제2 절연 커버 층(630) 및 제1 절연 커버 층(620)이 하나 이상의 리소그래피 및 에칭 동작에 의해 패턴화되어 콘택트 개구를 형성하고, 콘택트 개구는 도전성 콘택트(245)와 유사한 도전성 재료(645)로 채워진다.
도 17에 도시된 장치는 상호 접속 금속 층들, 유전체 층들, 패시베이션 층들 등과 같은 다양한 특징들을 형성하기 위해 추가의 반도체 프로세스들을 거친다는 것을 이해한다.
모든 이점들이 본 명세서에서 반드시 논의되지는 않았고, 모든 실시예들 또는 예들에 대해 특정 이점들이 요구되지 않으며, 다른 실시예들 또는 예들은 상이한 이점들을 제공할 수 있음을 이해할 것이다.
예를 들어, 본 개시에서는 산소 게터 특성을 갖는 Zr 계열 재료를 사용함으로써 산소가 MTJ 막 스택 내로 확산되는 것을 방지함으로써, 고온 프로세스들에서 유발될 MTJ 막 스택의 손상을 방지할 수 있다. 또한, SiC 층의 사용은 산소가 MTJ 막 스택 내로 확산되는 것을 방지할 수 있으며, 따라서 MTJ 막 스택의 손상을 방지한다. 선택적으로 SiC 층을 갖는 Zr 계열 재료의 사용으로, MTJ MRAM 셀 스택의 고저항(RH)과 저저항(RL)의 비율, 즉(RH-RL)/(RH+RL)은 일부 실시예들에서 약 80%를 초과하며, 다른 실시예들에서는 약 90%를 초과한다.
본 개시의 일 양태에 따르면, 반도체 장치의 제조 방법에서, 하부 전극, 자기 터널 접합(MTJ) 스택 및 상부 전극을 포함하는 자기 랜덤 액세스 메모리(MRAM) 셀 구조가 형성된다. 제1 절연 커버 층이 MRAM 셀 구조 위에 형성된다. 제2 절연 커버 층이 제1 절연 커버 층 위에 형성된다. 층간 유전체(ILD) 층이 형성된다. 콘택트 개구가 ILD 층에 형성되어, 제2 절연 커버 층을 노출시킨다. 제2 절연 커버 층의 일부 및 제1 절연 커버 층의 일부를 제거함으로써, 상부 전극을 노출시킨다. 도전성 층이 개구 내에 형성되어 상부 전극과 접촉한다. 제2 절연 커버 층은 산소 게터 특성을 갖는다. 전술한 그리고 후술하는 실시예들 중 하나 이상에서, 제2 절연 커버 층은 제1 절연 커버 층과 다른 지르코늄 계열 절연 재료로 이루어진다. 전술한 그리고 후술하는 실시예들 중 하나 이상에서, 제1 절연 커버 층은 Si3N4, SiON 및 SiOCN으로 구성된 그룹으로부터 선택된 하나 이상이다. 전술한 그리고 후술하는 실시예들 중 하나 이상에서, 지르코늄 계열 절연 재료는 ZrN, ZrC 및 ZrB2로 구성된 그룹으로부터 선택되는 하나 이상이다. 전술한 그리고 후술하는 실시예들 중 하나 이상에서, ILD 층은 하부 ILD 층 및 상부 ILD 층을 포함하고, 개구는 상부 ILD 층을 에칭함으로써 형성된다. 전술한 그리고 후술하는 실시예들 중 하나 이상에서, 상부 ILD 층은 2개 이상의 유전체 층을 포함한다. 전술한 그리고 후술하는 실시예들 중 하나 이상에서, ILD 층을 형성하는 단계는 제2 절연 커버 층 위에 하부 ILD 층을 위한 유전체 재료를 형성하는 단계, 유전체 재료를 평탄화하여 제2 절연 커버 층을 노출시킴으로써 하부 ILD 층을 형성하는 단계, 및 하부 ILD 층 및 제2 절연 커버 층 상에 2개 이상의 유전체 층을 형성하는 단계를 포함한다. 전술한 그리고 후술하는 실시예들 중 하나 이상에서, 제3 절연 커버 층이 제2 절연 커버 층 위에 형성된다. 전술한 그리고 후술하는 실시예들 중 하나 이상에서, 제3 절연 커버 층은 SiC로 이루어진다.
본 개시의 다른 양태에 따르면, 자기 랜덤 액세스 메모리(MRAM) 셀을 포함하는 반도체 장치의 제조 방법에서, 제1 층간 유전체(ILD) 층 위에 제1 도전성 층이 형성된다. 자기 터널 접합(MTJ) 스택을 위한 적층된 층이 제1 도전성 층 위에 형성된다. 적층된 층 위에 제2 도전성 층이 형성된다. 제2 도전성 층, 적층된 층 및 제1 도전성 층을 패턴화하여 MRAM 셀 구조를 형성한다. MRAM 셀 구조는 제1 도전성 층에 의해 형성된 하부 전극, 자기 터널 접합(MTJ) 스택 및 제2 도전성 층에 의해 형성된 상부 전극을 포함한다. 제1 절연 커버 층이 MRAM 셀 구조 위에 형성된다. 제2 절연 커버 층이 제1 절연 커버 층 위에 형성된다. 제3 절연 커버 층이 제2 절연 커버 층 위에 형성된다. 제2 ILD 층이 형성된다. 콘택트 개구가 제2 ILD 층에 형성되어, 제3 절연 커버 층을 노출시킨다. 제3 절연 커버 층의 일부, 제2 절연 커버 층의 일부 및 제1 절연 커버 층의 일부를 제거함으로써 상부 전극을 노출시킨다. 제3 도전성 층이 개구 내에 형성되어 상부 전극과 접촉한다. 전술한 그리고 후술하는 실시예들 중 하나 이상에서, 제2 도전성 층, 적층된 층 및 제1 도전성 층을 패턴화한 후에, 제1 ILD 층이 부분적으로 리세스된다. 전술한 그리고 후술하는 실시예들 중 하나 이상에서, 제1 절연 커버 층의 하부는 하부 전극의 하부 아래에 위치한다. 전술한 그리고 후술하는 실시예들 중 하나 이상에서, 제2 절연 커버 층은 ZrN으로 이루어진다. 전술한 그리고 후술하는 실시예들 중 하나 이상에서, 제3 절연 커버 층은 SiC로 이루어진다. 전술한 그리고 후술하는 실시예들 중 하나 이상에서, 제1 절연 커버 층은 질화규소, SiON, SiCN 및 SiOCN으로 구성된 그룹으로부터 선택된 하나 이상으로 이루어진다.
본 개시의 다른 양태에 따르면, 반도체 장치의 제조 방법에서, 하부 전극이 하부 층간 유전체(ILD) 층에 형성된다. 시드 층, 자기 터널 접합(MTJ) 스택 및 상부 전극 층을 포함하는 막 스택이 형성된다. 상부 전극 층 및 MTJ 스택을 패턴화하여, 패턴화된 스택을 형성한다. 제1 절연 커버 층이 시드 층 및 패턴화된 스택 위에 형성된다. 제2 절연 커버 층이 제1 절연 커버 층 위에 형성된다. 제2 절연 커버 층, 제1 절연 커버 층 및 시드 층을 패턴화하여 자기 랜덤 액세스 메모리(MRAM) 셀 구조를 형성한다. 상부 ILD 층이 MRAM 셀 구조 위에 형성된다. 콘택트 개구가 ILD 층에 형성되어, 제2 절연 커버 층을 노출시킨다. 도전성 층이 개구 내에 형성되어 상부 전극과 접촉한다. 전술한 그리고 후술하는 실시예들 중 하나 이상에서, 제2 절연 커버 층은 ZrN, ZrC 및 ZrB2로 구성된 그룹으로부터 선택된 하나 이상이다. 전술한 그리고 후술하는 실시예들 중 하나 이상에서, 제3 절연 커버 층은 제2 절연 커버 층 위에 형성된다. MRAM 셀 구조가 패턴화된 제3 절연 커버 층을 더 포함하도록 제3 절연층이 패턴화된다. 전술한 그리고 후술하는 실시예들 중 하나 이상에서, 제3 절연 커버 층은 SiC이다. 전술한 그리고 후술하는 실시예들 중 하나 이상에서, MRAM 셀 구조의 시드 층의 폭은 하부 전극의 폭보다 크다.
본 개시의 일 양태에 따르면, 반도체 장치는 자기 랜덤 액세스 메모리(MRAM) 셀을 포함한다. 반도체 장치는 기판 위에 배치된 자기 랜덤 액세스 메모리(MRAM) 셀 구조, MRAM 셀 구조의 측벽들을 덮는 제1 절연 커버 층, 제1 절연 커버 층 위에 배치된 제2 절연 커버 층, 유전체 층, 및 상부 전극과 접촉하는 도전성 콘택트를 포함한다. MRAM 셀 구조는 하부 전극, 자기 터널 접합(MTJ) 스택 및 상부 전극을 포함한다. 제1 절연 커버 층은 질화물 계열 절연 재료로 이루어진다. 제2 절연 커버 층은 질화물 계열 절연 재료와 다른 지르코늄 계열 절연 재료로 이루어진다. 전술한 그리고 후술하는 실시예들 중 하나 이상에서, 제2 절연 커버 층의 두께는 20 nm 내지 50 nm 범위 내에 있다. 전술한 그리고 후술하는 실시예들 중 하나 이상에서, 반도체 장치는 제2 절연 커버 층 위에 배치된 제3 절연 커버 층을 더 포함한다. 제3 절연 커버 층은 제2 절연 커버 층과 다른 재료로 이루어지며, 산소 차단 특성을 갖는다. 전술한 그리고 후술하는 실시예들 중 하나 이상에서, 제3 절연 커버 층은 SiC로 이루어진다. 전술한 그리고 후술하는 실시예들 중 하나 이상에서, 제3 절연 커버 층의 두께는 10 nm 내지 50 nm의 범위 내에 있다. 전술한 그리고 후술하는 실시예들 중 하나 이상에서, 지르코늄 계열 절연 재료는 ZrN, ZrC 및 ZrB2로 구성된 그룹으로부터 선택되는 하나 이상이다. 전술한 그리고 후술하는 실시예들 중 하나 이상에서, 유전체 층은 다수의 층을 포함하고, 도전성 콘택트는 다수의 층을 통과한다. 전술한 그리고 후술하는 실시예들 중 하나 이상에서, MRAM 셀 구조는 시드 층을 포함하고, MRAM 셀 구조의 시드 층의 폭은 하부 전극의 폭보다 크다.
본 개시의 다른 양태에 따르면, 반도체 장치는 자기 랜덤 액세스 메모리(MRAM) 셀을 포함한다. 반도체 장치는 기판 위에 배치된 자기 랜덤 액세스 메모리(MRAM) 셀 구조들, MRAM 셀 구조들 각각의 측벽들을 덮는 제1 절연 커버 층, 제1 절연 커버 층 위에 배치된 제2 절연 커버 층, 제2 절연 커버 층 위에 배치된 제3 절연 커버 층, 인접하는 MRAM 셀 구조들 사이의 공간을 채우는 하부 유전체 층, 하부 유전체 층 위에 배치된 상부 유전체 층, 및 MRAM 셀 구조들 각각의 상부 전극과 접촉하는 도전성 콘택트를 포함한다. MRAM 셀 구조들 각각은 하부 전극, 자기 터널 접합(MTJ) 스택 및 상부 전극을 포함한다. 제2 절연 커버 층은 산소 게터 특성을 가지며, 제3 절연 커버 층은 산소 차단 특성을 갖는다. 전술한 그리고 후술하는 실시예들 중 하나 이상에서, 제1 절연 커버 층은 Si3N4, SiON 및 SiOCN으로 구성된 그룹으로부터 선택된 하나 이상이다. 전술한 그리고 후술하는 실시예들 중 하나 이상에서, 제2 절연 커버 층은 ZrN, ZrC 및 ZrB2로 구성된 그룹으로부터 선택된 하나 이상이다. 전술한 그리고 후술하는 실시예들 중 하나 이상에서, 제3 절연 커버 층은 비정질 SiC로 이루어진다. 전술한 그리고 후술하는 실시예들 중 하나 이상에서, 상부 유전체 층은 다수의 층을 포함하고, 도전성 콘택트는 다수의 층을 통과한다. 전술한 그리고 후술하는 실시예들 중 하나 이상에서, MRAM 셀 구조는 시드 층을 포함하고, MRAM 셀 구조의 시드 층의 폭은 하부 전극의 폭보다 크다.
본 개시의 다른 양태에 따르면, 반도체 장치는 자기 랜덤 액세스 메모리(MRAM) 셀을 포함한다. 반도체 장치는 기판 위에 배치된 제1 층간 유전체(ILD) 층, 제1 ILD 층에 배치된 비아 콘택트, 비아 콘택트와 접촉하는 자기 랜덤 액세스 메모리(MRAM) 셀 구조, MRAM 셀 구조의 측벽들을 덮는 제1 절연 커버 층, 제1 절연 커버 층 위에 배치된 제2 절연 커버 층, 제2 절연 커버 층 위에 배치된 제3 절연 커버 층, 유전체 층 및 상부 전극과 접촉하는 도전성 콘택트를 포함한다. MRAM 셀 구조는 하부 전극, 자기 터널 접합(MTJ) 스택 및 상부 전극을 포함한다. 제2 절연 커버 층은 ZrN, ZrC 및 ZrB2로 구성된 그룹으로부터 선택된 하나 이상으로 이루어진다. 전술한 그리고 후술하는 실시예들 중 하나 이상에서, 제2 절연 커버 층의 두께는 20 nm 내지 50 nm 범위 내에 있다. 전술한 그리고 후술하는 실시예들 중 하나 이상에서, 제3 절연 커버 층은 SiC로 이루어진다. 전술한 그리고 후술하는 실시예들 중 하나 이상에서, 제3 절연 커버 층의 두께는 10 nm 내지 50 nm의 범위 내에 있다. 전술한 그리고 후술하는 실시예들 중 하나 이상에서, 유전체 층은 다수의 유전체 층을 포함한다. 전술한 그리고 후술하는 실시예들 중 하나 이상에서, 다수의 유전체 층 중 하나는 SiC 층을 포함한다.
1) 본 개시의 제1 양태에 따른 반도체 장치의 제조 방법은, 하부 전극, 자기 터널 접합(magnetic tunnel junction; MTJ) 스택, 및 상부 전극을 포함하는 자기 랜덤 액세스 메모리(magnetic random access memory; MRAM) 셀 구조를 형성하는 단계; 상기 MRAM 셀 구조 위에 제1 절연 커버 층을 형성하는 단계; 상기 제1 절연 커버 층 위에 제2 절연 커버 층을 형성하는 단계; 층간 유전체(interlayer dielectric; ILD) 층을 형성하는 단계; 상기 ILD 층에 콘택트 개구를 형성하여 상기 제2 절연 커버 층을 노출시키는 단계; 상기 제2 절연 커버 층의 일부 및 상기 제1 절연 커버 층의 일부를 제거하여 상기 상부 전극을 노출시키는 단계; 및 상기 상부 전극과 접촉하는 도전성 층을 상기 개구 내에 형성하는 단계를 포함하고, 상기 제2 절연 커버 층은 산소 게터 특성(oxygen getter property)을 갖는다.
2) 본 개시의 제1 양태에 따른 반도체 장치의 제조 방법에 있어서, 상기 제2 절연 커버 층은 상기 제1 절연 커버 층과 다른 지르코늄 계열 절연 재료로 이루어진다.
3) 본 개시의 제1 양태에 따른 반도체 장치의 제조 방법에 있어서, 상기 제1 절연 커버 층은 질화규소, SiON, 및 SiOCN으로 구성된 그룹으로부터 선택되는 하나 이상이다.
4) 본 개시의 제1 양태에 따른 반도체 장치의 제조 방법에 있어서, 상기 지르코늄 계열 절연 재료는 ZrN, ZrC 및 ZrB2로 구성된 그룹으로부터 선택되는 하나 이상이다.
5) 본 개시의 제1 양태에 따른 반도체 장치의 제조 방법에 있어서, 상기 ILD 층은 하부 ILD 층 및 상부 ILD 층을 포함하고, 상기 개구는 상기 상부 ILD 층을 에칭함으로써 형성된다.
6) 본 개시의 제1 양태에 따른 반도체 장치의 제조 방법에 있어서, 상기 상부 ILD 층은 2개 이상의 유전체 층을 포함한다.
7) 본 개시의 제1 양태에 따른 반도체 장치의 제조 방법에 있어서, 상기 ILD 층을 형성하는 단계는, 상기 제2 절연 커버 층 위에 상기 하부 ILD 층을 위한 유전체 재료를 형성하는 단계; 상기 유전체 재료를 평탄화하여 상기 제2 절연 커버 층을 노출시킴으로써 상기 하부 ILD 층을 형성하는 단계; 및 상기 하부 ILD 층 및 상기 제2 절연 커버 층 상에 상기 2개 이상의 유전체 층을 형성하는 단계를 포함한다.
8) 본 개시의 제1 양태에 따른 반도체 장치의 제조 방법은, 상기 제2 절연 커버 층 위에 제3 절연 커버 층을 형성하는 단계를 더 포함한다.
9) 본 개시의 제1 양태에 따른 반도체 장치의 제조 방법에 있어서, 상기 제3 절연 커버 층은 SiC로 이루어진다.
10) 본 개시의 제2 양태에 따른 자기 랜덤 액세스 메모리(MRAM) 셀을 포함하는 반도체 장치의 제조 방법은, 제1 층간 유전체(ILD) 층 위에 제1 도전성 층을 형성하는 단계; 상기 제1 도전성 층 위에 자기 터널 접합(MTJ) 스택을 위한 적층된 층을 형성하는 단계; 상기 적층된 층 위에 제2 도전성 층을 형성하는 단계; 상기 제2 도전성 층, 상기 적층된 층, 및 상기 제1 도전성 층을 패턴화하여, 상기 제1 도전성 층에 의해 형성된 하부 전극, 상기 자기 터널 접합(MTJ) 스택, 및 상기 제2 도전성 층에 의해 형성된 상부 전극을 포함하는 MRAM 셀 구조를 형성하는 단계; 상기 MRAM 셀 구조 위에 제1 절연 커버 층을 형성하는 단계; 상기 제1 절연 커버 층 위에 제2 절연 커버 층을 형성하는 단계; 상기 제2 절연 커버 층 위에 제3 절연 커버 층을 형성하는 단계; 제2 ILD 층을 형성하는 단계; 상기 제2 ILD 층에 콘택트 개구를 형성하여 상기 제3 절연 커버 층을 노출시키는 단계; 상기 제3 절연 커버 층의 일부, 상기 제2 절연 커버 층의 일부, 및 상기 제1 절연 커버 층의 일부를 제거하여 상기 상부 전극을 노출시키는 단계; 및 상기 상부 전극과 접촉하는 제3 도전성 층을 상기 개구 내에 형성하는 단계를 포함한다.
11) 본 개시의 제2 양태에 따른 자기 랜덤 액세스 메모리(MRAM) 셀을 포함하는 반도체 장치의 제조 방법에 있어서, 상기 제2 도전성 층, 상기 적층된 층, 및 상기 제1 도전성 층을 패턴화한 후에, 상기 제1 ILD 층은 부분적으로 리세스(recess)된다.
12) 본 개시의 제2 양태에 따른 자기 랜덤 액세스 메모리(MRAM) 셀을 포함하는 반도체 장치의 제조 방법에 있어서, 상기 제1 절연 커버 층의 하부는 상기 하부 전극의 하부 아래에 위치한다.
13) 본 개시의 제2 양태에 따른 자기 랜덤 액세스 메모리(MRAM) 셀을 포함하는 반도체 장치의 제조 방법에 있어서, 상기 제2 절연 커버 층은 ZrN으로 이루어진다.
14) 본 개시의 제2 양태에 따른 자기 랜덤 액세스 메모리(MRAM) 셀을 포함하는 반도체 장치의 제조 방법에 있어서, 상기 제3 절연 커버 층은 SiC로 이루어진다.
15) 본 개시의 제2 양태에 따른 자기 랜덤 액세스 메모리(MRAM) 셀을 포함하는 반도체 장치의 제조 방법에 있어서, 상기 제1 절연 커버 층은 질화규소, SiON, SiCN, 및 SiOCN으로 구성된 그룹으로부터 선택되는 하나 이상으로 이루어진다.
16) 본 개시의 제3 양태에 따른 자기 랜덤 액세스 메모리(MRAM) 셀을 포함하는 반도체 장치는, 기판 위에 배치되며, 하부 전극, 자기 터널 접합(MTJ) 스택, 및 상부 전극을 포함하는 자기 랜덤 액세스 메모리(MRAM) 셀 구조; 상기 MRAM 셀 구조의 측벽들을 덮는 제1 절연 커버 층; 상기 제1 절연 커버 층 위에 배치된 제2 절연 커버 층; 유전체 층; 및 상기 상부 전극과 접촉하는 도전성 콘택트를 포함하고, 상기 제1 절연 커버 층은 질화물 계열 절연 재료로 이루어지고, 상기 제2 절연 커버 층은 상기 질화물 계열 절연 재료와 다른 지르코늄 계열 절연 재료로 이루어진다.
17) 본 개시의 제3 양태에 따른 자기 랜덤 액세스 메모리(MRAM) 셀을 포함하는 반도체 장치에 있어서, 상기 제2 절연 커버 층의 두께는 20㎚ 내지 50㎚ 범위 내에 있다.
18) 본 개시의 제3 양태에 따른 자기 랜덤 액세스 메모리(MRAM) 셀을 포함하는 반도체 장치는, 상기 제2 절연 커버 층 위에 배치된 제3 절연 커버 층을 더 포함하고, 상기 제3 절연 커버 층은 상기 제2 절연 커버 층과 다른 재료로 이루어지며, 산소 차단 특성을 갖는다.
19) 본 개시의 제3 양태에 따른 자기 랜덤 액세스 메모리(MRAM) 셀을 포함하는 반도체 장치에 있어서, 상기 제3 절연 커버 층은 SiC로 이루어진다.
20) 본 개시의 제3 양태에 따른 자기 랜덤 액세스 메모리(MRAM) 셀을 포함하는 반도체 장치에 있어서, 상기 제3 절연 커버 층의 두께는 10 ㎚ 내지 50 ㎚ 범위 내에 있다.
위의 설명은 이 분야의 기술자들이 본 개시의 양태들을 더 잘 이해할 수 있도록 여러 실시예 또는 예의 특징들을 개설한다. 이 분야의 기술자들은 그들이 본 명세서에서 소개되는 실시예들 또는 예들의 동일한 목적들을 달성하고/하거나 동일한 이점들을 달성하기 위해 다른 프로세스들 및 구조들을 설계 또는 변경하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 알아야 한다. 또한, 이 분야의 기술자들은 그러한 동등한 구성들이 본 개시의 사상 및 범위를 벗어나지 않으며, 그들이 본 개시의 사상 및 범위를 벗어나지 않고 다양한 변경들, 대체들 및 변형들을 행할 수 있음을 알아야 한다.

Claims (10)

  1. 반도체 장치의 제조 방법으로서,
    하부 전극, 자기 터널 접합(magnetic tunnel junction; MTJ) 스택, 및 상부 전극을 포함하는 자기 랜덤 액세스 메모리(magnetic random access memory; MRAM) 셀 구조를 형성하는 단계;
    상기 MRAM 셀 구조의 상부 표면 및 측벽들 위에 제1 절연 커버 층을 형성하는 단계;
    상기 제1 절연 커버 층 위에 제2 절연 커버 층을 형성하는 단계;
    층간 유전체(interlayer dielectric; ILD) 층을 형성하는 단계;
    상기 ILD 층에 콘택트 개구를 형성하여 상기 제2 절연 커버 층을 노출시키는 단계;
    상기 제2 절연 커버 층의 일부 및 상기 제1 절연 커버 층의 일부를 제거하여 상기 상부 전극을 노출시키는 단계; 및
    상기 상부 전극과 접촉하는 도전성 층을 상기 개구 내에 형성하는 단계
    를 포함하고,
    상기 MRAM 셀 구조의 측벽들 위에 배치된 상기 제2 절연 커버 층이, 상기 MTJ 스택 안으로 산소가 확산되는 것을 방지하도록, 상기 제2 절연 커버 층은 산소 게터 특성(oxygen getter property)을 갖는 것인, 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제2 절연 커버 층은 상기 제1 절연 커버 층과 다른 지르코늄 계열 절연 재료로 제조되는 것인, 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 제1 절연 커버 층은 질화규소, SiON, 및 SiOCN으로 구성된 그룹으로부터 선택되는 하나 이상인 것인, 반도체 장치의 제조 방법.
  4. 제2항에 있어서,
    상기 지르코늄 계열 절연 재료는 ZrN, ZrC 및 ZrB2로 구성된 그룹으로부터 선택되는 하나 이상인 것인, 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 ILD 층은 하부 ILD 층 및 상부 ILD 층을 포함하고,
    상기 개구는 상기 상부 ILD 층을 에칭함으로써 형성되는 것인, 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 상부 ILD 층은 2개 이상의 유전체 층을 포함하는 것인, 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 ILD 층을 형성하는 단계는,
    상기 제2 절연 커버 층 위에 상기 하부 ILD 층을 위한 유전체 재료를 형성하는 단계;
    상기 유전체 재료를 평탄화하여 상기 제2 절연 커버 층을 노출시킴으로써 상기 하부 ILD 층을 형성하는 단계; 및
    상기 하부 ILD 층 및 상기 제2 절연 커버 층 상에 상기 2개 이상의 유전체 층을 형성하는 단계
    를 포함하는 것인, 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 제2 절연 커버 층 위에 제3 절연 커버 층을 형성하는 단계를 더 포함하는, 반도체 장치의 제조 방법.
  9. 자기 랜덤 액세스 메모리(MRAM) 셀을 포함하는 반도체 장치의 제조 방법으로서,
    제1 층간 유전체(ILD) 층 위에 제1 도전성 층을 형성하는 단계;
    상기 제1 도전성 층 위에 자기 터널 접합(MTJ) 스택을 위한 적층된 층을 형성하는 단계;
    상기 적층된 층 위에 제2 도전성 층을 형성하는 단계;
    상기 제2 도전성 층, 상기 적층된 층, 및 상기 제1 도전성 층을 패터닝하여, 상기 제1 도전성 층에 의해 형성된 하부 전극, 상기 자기 터널 접합(MTJ) 스택, 및 상기 제2 도전성 층에 의해 형성된 상부 전극을 포함하는 MRAM 셀 구조를 형성하는 단계;
    상기 MRAM 셀 구조의 상부 표면 및 측벽들 위에 제1 절연 커버 층을 형성하는 단계;
    상기 제1 절연 커버 층 위에 제2 절연 커버 층을 형성하는 단계 - 상기 MRAM 셀 구조의 측벽들 위에 배치된 상기 제2 절연 커버 층이, 상기 MTJ 스택 안으로 산소가 확산되는 것을 방지하도록, 상기 제2 절연 커버 층은 산소 게터 특성을 가짐 - ;
    상기 제1 절연 커버 층 위에 제2 절연 커버 층을 형성하는 단계;
    상기 제2 절연 커버 층 위에 제3 절연 커버 층을 형성하는 단계;
    제2 ILD 층을 형성하는 단계;
    상기 제2 ILD 층에 콘택트 개구를 형성하여 상기 제3 절연 커버 층을 노출시키는 단계;
    상기 제3 절연 커버 층의 일부, 상기 제2 절연 커버 층의 일부, 및 상기 제1 절연 커버 층의 일부를 제거하여 상기 상부 전극을 노출시키는 단계; 및
    상기 상부 전극과 접촉하는 제3 도전성 층을 상기 개구 내에 형성하는 단계
    를 포함하는, 자기 랜덤 액세스 메모리(MRAM) 셀을 포함하는 반도체 장치의 제조 방법.
  10. 자기 랜덤 액세스 메모리(MRAM) 셀을 포함하는 반도체 장치로서,
    기판 위에 배치되며, 하부 전극, 자기 터널 접합(MTJ) 스택, 및 상부 전극을 포함하는 자기 랜덤 액세스 메모리(MRAM) 셀 구조;
    상기 MRAM 셀 구조의 측벽들을 덮는 제1 절연 커버 층;
    상기 제1 절연 커버 층 위에 배치된 제2 절연 커버 층;
    유전체 층; 및
    상기 상부 전극과 접촉하는 도전성 콘택트
    를 포함하고,
    상기 제1 절연 커버 층은 질화물 계열 절연 재료로 제조되고,
    상기 MRAM 셀 구조의 측벽들 위에 배치된 상기 제2 절연 커버 층이, 상기 MTJ 스택 안으로 산소가 확산되는 것을 방지하도록, 상기 제2 절연 커버 층은 상기 질화물 계열 절연 재료와 다른 지르코늄 계열 절연 재료로 제조되는 것인, 자기 랜덤 액세스 메모리(MRAM) 셀을 포함하는 반도체 장치.
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