KR102312212B1 - 자기 랜덤 액세스 메모리 및 그 제조 방법 - Google Patents

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Abstract

반도체 디바이스는 자기 랜덤 액세스 메모리(magnetic random access memory; MRAM) 셀을 포함한다. MRAM 셀은 기판 위에 배치된 제1 자기층, 제1 자기층 위에 배치되고 비자기 물질로 제조된 제1 비자기 물질층, 제1 비자기 물질층 위에 배치된 제2 자기층, 및 제2 자기층 위에 배치된 제2 비자기 물질층을 포함한다. 제2 자기층은 서로 분리된 복수의 자기 물질 조각들을 포함한다.

Description

자기 랜덤 액세스 메모리 및 그 제조 방법{MAGNETIC RANDOM ACCESS MEMORY AND MANUFACTURING METHOD THEREOF}
본 발명개시는 자기 랜덤 액세스 메모리(magnetic random access memory; MRAM) 디바이스에 관한 것이며, 보다 구체적으로는, 반도체 디바이스로 형성된 자기 터널 접합 셀에 기초한 MRAM 디바이스에 관한 것이다.
MRAM은 휘발성 정적 랜덤 액세스 메모리(volatile static random access memory; SRAM)에 필적가능한 성능을 제공하고, 더 낮은 전력 소모로 휘발성 동적 랜덤 액세스 메모리(volatile dynamic random access memory; DRAM)에 필적가능한 밀도를 제공한다. 비휘발성 메모리(non-volatile memory; NVM) 플래시 메모리와 비교하여, MRAM은 훨씬 빠른 액세스 시간을 제공하고 시간의 경과에 따른 최소한의 열화를 겪는 반면에, 플래시 메모리는 제한된 횟수로만 재기입(rewritten)될 수 있다. MRAM 셀은 얇은 절연 배리어에 의해 분리된 2개의 강자성(ferromagnetic)층들을 포함하는 자기 터널링 접합(magnetic tunneling junction; MTJ)에 의해 형성되고, 절연 배리어를 통해 2개의 강자성층들 간의 전자의 터널링에 의해 동작한다.
본 발명개시의 양태에 따르면, 자기 랜덤 액세스 메모리(MRAM) 셀을 제조하는 방법에서, 제1 자기층이 기판 위에 형성된다. 제1 비자기 물질층이 제1 자기층 위에 형성된다. 제2 자기층이 제1 비자기 물질층 위에 형성된다. 제2 비자기 물질층이 제2 자기층 위에 형성된다. 제2 비자기 물질층, 제2 자기층, 제1 비자기 물질층, 및 제1 자기층은 패터닝되어, MRAM 셀을 형성한다. MRAM 셀 내의 제2 자기층은 서로 분리된 복수의 자기 물질 조각들을 포함한다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 복수의 자기 물질 조각들은 비자기 물질에 의해 서로 분리된다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 제2 비자기 물질층을 형성하기 전에 제2 자기층 위에 제3 비자기 물질층이 추가로 형성되어, 복수의 자기 물질 조각들을 분리시킨다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 제2 비자기 물질층의 비자기 물질은 복수의 자기 물질 조각들을 분리시키는 비자기 물질과 동일하다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 제2 비자기 물질층의 비자기 물질은 복수의 자기 물질 조각들을 분리시키는 비자기 물질과 상이하다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 복수의 자기 물질 조각들을 분리시키는 비자기 물질은 유전체 물질이다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 제3 비자기 물질층은 제1 비자기 물질층과 직접 접촉하도록 형성된다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 평면도에서 바라봤을 때 복수의 자기 물질 조각들의 크기는 랜덤하다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 복수의 자기 물질 조각들의 높이는 랜덤하다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 제2 자기층의 두께는 0.2㎚ 내지 1.5㎚의 범위 내에 있다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 평면도에서 바라봤을 때 복수의 자기 물질 조각들 각각의 크기는 1㎚ 내지 10㎚의 범위 내에 있다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 평면도에서 바라봤을 때 인접해 있는 자기 물질 조각들 사이의 간격은 0.2㎚ 내지 5㎚의 범위 내에 있다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 복수의 자기 물질 조각들 각각은 하나의 자기 도메인을 갖는다.
본 발명개시의 다른 양태에 따르면, MRAM 셀을 제조하는 방법에서, 기판 위에 제1 자기층이 형성되고, 제1 비자기 물질층이 제1 자기층 위에 형성되고, 제2 자기층이 제1 비자기 물질층 위에 형성되며, 제2 비자기 물질층이 제2 자기층 위에 형성되고 제1 비자기 물질층과 직접 접촉한다. 제2 비자기 물질층, 제2 자기층, 제1 비자기 물질층, 및 제1 자기층은 패터닝되어, MRAM 셀을 형성한다. MRAM 셀 내의 제2 자기층은 서로 분리된 복수의 자기 물질 아일랜드들을 포함한다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 복수의 자기 물질 아일랜드들은 제2 비자기 물질층에 의해 서로 분리된다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 제2 비자기 물질층의 두께는 복수의 자기 물질 아일랜드들의 최대 높이보다 크다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 제2 비자기 물질층은 MgO로 제조된다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 복수의 자기 물질 아일랜드들 각각은 하나의 자기 도메인을 갖는다.
본 발명개시의 다른 양태에 따르면, MRAM 셀을 제조하는 방법에서, 기판 위에 제1 자기층이 형성되고, 제1 비자기 물질층이 제1 자기층 위에 형성되고, 제2 자기층이 제1 비자기 물질층 위에 형성되고, 제2 자기층에 대해 어닐링 동작이 수행되며, 제2 비자기 물질층이 제2 자기층 위에 형성된다. 제2 비자기 물질층, 제2 자기층, 제1 비자기 물질층, 및 제1 자기층은 패터닝되어, MRAM 셀을 형성한다. MRAM 셀 내의 제2 자기층은 서로 분리된 복수의 자기 물질 조각들을 포함한다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 어닐링 동작의 어닐링 온도는 400℃ 내지 800℃의 범위 내에 있다.
본 발명개시의 일 양태에 따르면, 반도체 디바이스는 자기 랜덤 액세스 메모리(MRAM) 셀을 포함한다. MRAM 셀은 기판 위에 배치된 제1 자기층, 제1 자기층 위에 배치되고 비자기 물질로 제조된 제1 비자기 물질층, 제1 비자기 물질층 위에 배치된 제2 자기층, 및 제2 자기층 위에 배치된 제2 비자기 물질층을 포함한다. 제2 자기층은 서로 분리된 복수의 자기 물질 조각들을 포함한다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 복수의 자기 물질 조각들은 비자기 물질에 의해 서로 분리된다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 제2 비자기 물질층의 비자기 물질은 복수의 자기 물질 조각들을 분리시키는 비자기 물질과 동일하다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 제2 비자기 물질층의 비자기 물질은 복수의 자기 물질 조각들을 분리시키는 비자기 물질과 상이하다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 제1 비자기 물질층의 비자기 물질은 복수의 자기 물질 조각들을 분리시키는 비자기 물질과 동일하다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 제1 비자기 물질층의 비자기 물질은 복수의 자기 물질 조각들을 분리시키는 비자기 물질과 상이하다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 제1 비자기 물질층, 제2 비자기 물질층, 및 복수의 자기 물질 조각들을 분리시키는 비자기 물질은 동일 물질로 제조된다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 복수의 자기 물질 조각들을 분리시키는 비자기 물질은 유전체 물질이다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 유전체층은 마그네슘 산화물이다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 평면도에서 바라봤을 때 복수의 자기 물질 조각들의 크기는 랜덤하다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 복수의 자기 물질 조각들의 높이는 랜덤하다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 제2 자기층의 두께는 0.2㎚ 내지 1.5㎚의 범위 내에 있다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 평면도에서 바라봤을 때 복수의 자기 물질 조각들 각각의 크기는 1㎚ 내지 10㎚의 범위 내에 있다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 평면도에서 바라봤을 때 인접해 있는 자기 물질 조각들 사이의 간격은 0.2㎚ 내지 5㎚의 범위 내에 있다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 복수의 자기 물질 조각들은 랜덤한 자기 방향들을 갖는다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 제1 비자기층의 면적에 대한 제1 비자기층을 덮는 복수의 자기 물질 조각들의 면적들의 비는 0.5 내지 0.9의 범위 내에 있다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 복수의 자기 물질 조각들 각각은 하나의 자기 도메인을 갖는다. 전술한 실시예들 및 아래의 실시예들 중 하나 이상에서, 복수의 자기 물질 조각들 각각의 폭은 수직 방향을 따라 비균일하다.
본 발명개시의 다른 양태에 따르면, 반도체 디바이스는 MRAM 셀을 포함한다. MRAM 셀은 기판 위에 배치된 MRAM 셀 구조물을 포함한다. MRAM 셀 구조물은 바닥 전극, 자기 터널 접합(MTJ) 스택, 및 상부 전극을 포함한다. MRAM 셀 구조물은 MRAM 셀 구조물의 측벽득을 덮는 제1 절연 커버층, 제1 절연 커버층 위에 배치된 제2 절연 커버층, 유전체층, 및 상부 전극과 접촉하는 도전성 콘택트를 포함한다. 제1 절연 커버층은 질화물계 절연 물질로 제조된다. 제2 절연 커버층은 질화물계 절연 물질과는 상이한 알루미늄계 절연 물질로 제조된다. MTJ 스택은, 기판 위에 배치된 고정 자기층, 제1 자기층 위에 배치된 터널링 배리어층, 터널링 배리어층 위에 배치된 자유 자기층, 및 제2 자기층 위에 배치된 캡핑층을 포함한다. 제2 자기층은 서로 분리된 복수의 자기 물질 아일랜드들을 포함한다.
본 발명개시의 다른 양태에 따르면, MRAM은 MRAM 셀들의 매트릭스를 포함한다. MRAM 셀은 기판 위에 배치된 제1 자기층, 제1 자기층 위에 배치되고 비자기 물질로 제조된 제1 비자기 물질층, 제1 비자기 물질층 위에 배치된 제2 자기층, 및 제2 자기층 위에 배치된 제2 비자기 물질층을 포함한다. 제2 자기층은 제2 비자기 물질층에 의해 서로 분리되고 제2 비자기 물질층 내에 매립된 복수의 자기 물질 조각들을 포함한다.
본 실시예들에서, 복수의 자기 물질 조각들이 자유 자기층(분리층)으로서 사용된다. 이 구조물은 자유 자기층 설계의 성질을 디폴트 단일 도메인으로부터 디폴트 다중 도메인들로 변경시킬 수 있다. 도메인들 또는 입상체들의 크기가 디바이스 CD(예컨대, 셀 크기)보다 훨씬 작고 자기 물질 조각들이 빽빽히 분포되면, 디바이스 CD 축소는 특성 분포에 어떠한 명백한 영향도 미치지 않을 것이다. 예를 들어, 자유 자기층을 스위칭하기 위한 전류 밀도(Jc) 및 자유 자기층의 비저항(Ra)이 동일할 때, 기입 전류, 전압, 및 전력은 자기 입상체들의 총 단면에 비례하여 감소(축소)될 수 있다. 그 이유 때문에, 분리된 자유 자기층 구조물은 더 작은 기입 전류, 전압, 및 전력을 가질 수 있다.
도 1a는 본 발명개시의 실시예에 따른 MTJ MRAM 셀의 개략도이다.
도 1b는 본 발명개시의 실시예에 따른 MTJ 막 스택의 개략적인 단면도이다.
도 2a와 도 2b는 본 발명개시의 실시예에 따른 MTJ 막 스택의 자기층들의 개략적인 단면도들이다.
도 3a와 도 3b는 MTJ 막 스택의 동작들을 도시한다. 도 3c와 도 3d는 MTJ 막 스택의 동작들을 도시한다.
도 4a는 MTJ MRAM의 개략적인 회로도를 도시하고, 도 4b는 MTJ MRAM의 메모리 셀의 개략적인 사시도를 도시하고, 도 4c는 MTJ MRAM의 메모리 셀 레이아웃을 도시한다.
도 5a는 본 발명개시의 실시예에 따른 MTJ 셀의 일부분의 단면도를 도시한다. 도 5b와 도 5c는 본 발명개시의 실시예에 따른 MTJ 셀의 일부분의 평면도(위에서 내려다 본 도)들을 도시한다.
도 6a, 도 6b, 도 6c, 도 6d, 및 도 6e는 본 발명개시의 다른 실시예들에 따른 MTJ 셀의 일부분의 단면도들을 도시한다.
도 7a, 도 7b, 도 7c, 도 7d, 및 도 7e는 본 발명개시의 실시예에 따른 MRAM 셀을 포함하는 반도체 디바이스의 순차적인 제조 공정의 다양한 스테이지들을 도시한다.
도 8a와 도 8b는 본 발명개시의 다른 실시예들에 따른 MRAM 셀을 포함하는 반도체 디바이스의 순차적인 제조 공정의 다양한 스테이지들을 도시한다. 도 8c와 도 8d는 본 발명개시의 다른 실시예들에 따른 MRAM 셀을 포함하는 반도체 디바이스의 순차적인 제조 공정의 다양한 스테이지들을 도시한다.
도 9는 본 발명개시의 실시예에 따른 MRAM 셀들을 포함하는 반도체 디바이스의 단면도를 도시한다.
도 10a, 도 10b, 및 도 10c는 본 발명개시의 실시예에 따른 MRAM 셀을 포함하는 반도체 디바이스의 순차적인 제조 공정의 다양한 스테이지들을 도시한다.
도 11a와 도 11b는 본 발명개시의 실시예에 따른 MRAM 셀을 포함하는 반도체 디바이스의 순차적인 제조 공정의 다양한 스테이지들을 도시한다.
도 12a와 도 12b는 본 발명개시의 다른 실시예에 따른 MRAM 셀을 포함하는 반도체 디바이스의 순차적인 제조 공정의 다양한 스테이지들을 도시한다.
도 13a와 도 13b는 본 발명개시의 다른 실시예에 따른 MRAM 셀을 포함하는 반도체 디바이스의 순차적인 제조 공정의 다양한 스테이지들을 도시한다.
도 14a와 도 14b는 본 발명개시의 다른 실시예에 따른 MRAM 셀을 포함하는 반도체 디바이스의 순차적인 제조 공정의 다양한 스테이지들을 도시한다.
도 15a와 도 15b는 본 발명개시의 다른 실시예에 따른 MRAM 셀을 포함하는 반도체 디바이스의 순차적인 제조 공정의 다양한 스테이지들을 도시한다.
아래의 발명개시는 본 발명의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공하는 것으로 이해되어야 한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 실시예들 또는 예시들을 아래에서 설명한다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 엘리먼트들의 치수들은 개시된 범위 또는 값들로 제한되지 않으며, 공정 조건들 및/또는 디바이스들의 희망하는 특성들에 좌우될 수 있다. 또한, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들에 개재하여 형성될 수 있는 실시예들을 포함할 수 있다. 단순 명료함을 위해 다양한 피처들은 여러 치수들로 임의적으로 작도될 수 있다. 첨부된 도면에서, 일부 층들/피처들은 단순화를 위해 생략될 수 있다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 디바이스는 이와달리 배향될 수 있고(90°회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다. 또한, "~으로 제조된다"의 용어는 "~을 포함한다" 또는 "~으로 구성된다" 중 어느 하나를 의미할 수 있다. 또한, 아래의 제조 공정에서, 설명된 작업들 사이에/내부에 하나 이상의 추가적인 작업들이 있을 수 있고, 작업들의 순서는 변경될 수 있다. 본 발명개시에서, "A, B, 및/또는 C 중 하나"의 어구는 "A, B, 및/또는 C"(A, B, C, A와 B, A와 C, B와 C, 또는 A, B 및 C)를 의미하며, 다른 설명이 없는 한, A로부터 하나의 원소, B로부터 하나의 원소, C로부터 하나의 원소를 의미하지는 않는다.
MRAM 디바이스들의 동작에서, 기입(write) 전류, 기입 전압 및/또는 기입 전력은 핵심적인 차별 요소이다. 디바이스들이 축소됨에 따라, 일반적으로 구동 전류 및 전압을 공급하는 능력은 감소한다. 모바일 및 기타 많은 응용들에서는, 전력 소모가 또한 핵심적인 요소이다. 기입 전압, 전류, 및/또는 전력이 낮을수록, 시스템 설계가 더욱 더 유연해지고, 디바이스 성능이 향상된다. 자유 자기층(free magnetic layer)을 스위칭하기 위해 필요한 전류 밀도(Jc)와 자유 자기층의 비저항(Ra)은 일반적으로 자유 자기층의 조성, 구조, 및 계면과 관련된 본질적인 특성이다. 따라서, 기입 전류, 전압, 및 전력을 감소시키는 것은 자유 자기층의 조성, 구조, 및 계면을 조작함으로써 달성될 수 있다. 그러나, 이것은 꽤 어렵다. 다른 핵심적인 차별 요소는 MRAM 디바이스들의 임계 치수(critical dimension; CD)이다. CD가 작을수록, 잠재적인 저장 용량은 커진다. 자유 자기층이 자기 금속 물질들의 연속적인 단일층으로서 이상적으로 제조될 때, 전체 층은, 전체 층의 스핀(spin)들이 함께 강하게 결합된 하나의 자기 도메인(magnetic domain)인 것으로 간주된다. 현실적으로는, 자유 자기층 내에서 다중 도메인들을 갖는 것이 불가피하다. 따라서, MRAM 디바이스에서, 대부분의 MRAM 셀은 하나의 도메인을 가질 수 있는 반면, 일부 MRAM 셀들은 자유 자기층 내에 다중 도메인들을 가질 수 있다. 다중 도메인들을 갖는 MRAM 셀은 MRAM 특성 분포에서 테일링 비트(tailing bit)를 야기할 것이다. CD가 축소되면, 이 카테고리에는 테일링 비트가 더 많아질 것이고, 테일링 거동이 더욱 악화되어, CD 스케일링에 있어서 중요한 장애물이 된다.
본 발명개시에서, 자유 자기층은, 서로 분리된 복수의 자기 물질 조각들을 갖는 분리형 구조를 갖는다. 자기 금속 물질들의 연속적인 단일층 대신에, 비자기 분리층에 의해 격리된, 분리형 입상체(grain)들이 자유 자기층으로서 사용된다.
도 1a는 본 발명개시의 실시예에 따른 MTJ MRAM 셀의 개략도이며, 도 1b는 MTJ 막 스택의 개략적인 단면도이다. MTJ 막 스택(100)이 반도체 디바이스의 하부 금속층(Mx)과 상부 금속층(My) 사이에 배치된다. 금속층들(Mx, My)은 기판 위의 상이한 레벨에서 형성된 반도체 디바이스 내의 하나의 엘리먼트를 다른 엘리먼트에 연결하는데 사용된다. 또한, 하부 금속층(Mx)은 스위칭 디바이스(SW)에 결합되고, 이 스위칭 디바이스(SW)는, 비제한적인 예시로서, 평면형 MOS FET을 비롯한 MOS FET, 핀 FET, GAA(gate-around-around) FET, 또는 임의의 다른 스위칭 디바이스들에 의해 형성될 수 있다. 스위칭 디바이스의 제어 단자(예를 들어, FET의 게이트 단자)는 워드 라인에 결합된다. 상부 금속층(My)은 비트 라인에 결합된다. 일부 실시예들에서, 스위칭 디바이스(SW)는 상부 금속층(My)과 비트 라인 사이에 배치된다.
도 1b에서 도시된 MTJ 막 스택(100)은 하부 금속층(Mx)에 결합된 제1 전극층(110), 및 상부 금속층(My)에 결합된 제2 전극층(155)을 포함한다. MTJ 기능층(101)은 제1 전극층(110)과 제2 전극층(155) 사이에 배치된다.
MTJ 기능층(101)은 제2 고정 자기층(130), 자유 자기층(140), 및 제2 고정 자기층(130)과 자유 자기층(140) 사이에 배치되고 비자기 물질로 제조된 터널링 배리어층(135)을 포함한다. 자유 자기층(140)과 제2 고정 자기층(130)은 각각 자기적으로 배향될 수 있는 하나 이상의 강자성 물질을 포함한다. 제2 고정 자기층(130)은 자기 배향(magnetic orientation)이 고정되어 있으며 일반적인 자기장에 반응하지 않도록 구성된다. 일부 실시예들에서, 자유 자기층(140)의 두께는 약 0.8㎚ 내지 약 1.5㎚의 범위 내에 있다. 일부 실시예들에서, 제2 고정 자기층(130)의 두께는 약 0.8㎚ 내지 약 2.0㎚의 범위 내에 있다.
터널링 배리어층(135)은, 낮은 전위에서 자유 자기층(140)을 제2 고정 자기층(130)으로부터 전기적으로 격리시킬 수 있고 더 높은 전위에서 전자 터널링을 통해 전류를 도통시킬 수 있는 비교적 얇은 산화물층을 포함한다. 일부 실시예들에서, 터널링 배리어층(135)은 약 0.5㎚ 내지 약 1.2㎚의 범위 내의 두께를 갖는 마그네슘 산화물(MgO)을 포함한다.
도 1b에서 도시된 바와 같이, MTJ 기능층(101)은 반강자성층(125)을 더 포함한다. 반강자성층(125)은 제2 고정 자기층(130)의 자기 배향을 고정하기 위해 사용된다. 반강자성층(125)은 루테늄(Ru) 또는 임의의 다른 적절한 반강자성 물질을 포함한다. 일부 실시예들에서, 반강자성층(125)의 두께는 약 0.4㎚ 내지 약 1.0㎚의 범위 내에 있다.
도 1b에서 도시된 바와 같이, MTJ 기능층(101)은 하나 이상의 자기 물질을 둘 다 포함하는 제1 고정 자기층(120)과 제2 고정 자기층(130)을 더 포함한다.
제1 전극층(110)은 예를 들어, Cu, Al, W, Co, Ni, 및 이들의 합금으로 제조된 하부 금속층(Mx) 상에 형성되고, Cu, Al, W, Co, Ni, 및/또는 이들의 합금으로 제조된 상부 금속층(My)은 제2 전극층(155) 상에 형성된다.
제2 고정 자기층(130)은 자기 물질들의 다층들을 포함한다. 일부 실시예들에서, 도 2a에서 도시된 바와 같이, 제2 고정 자기층(130)은 4개의 층들(1301, 1302, 1303, 1304)을 포함하며, 층(1304)은 터널링 배리어층(135)과 접촉하고, 층(1301)은 반강자성층(125)과 접촉한다. 일부 실시예들에서, 층(1301)(바닥층)은 코발트(Co)와 백금(Pt)의 다층 구조물을 포함한다. 일부 실시예들에서, 코발트층의 두께는 약 0.3㎚ 내지 약 0.6㎚의 범위 내에 있고, 백금층의 두께는 약 0.2㎚ 내지 약 0.5㎚의 범위 내에 있다. 코발트층의 두께는 백금층의 두께와 동일하거나 또는 이보다 클 수 있다. 코발트층과 백금층은, 일부 실시예들에서, 층(1301)의 총 두께가 약 2.0㎚ 내지 약 5.0㎚의 범위 내에 있도록, 교대로 적층된다. 층(1302)은 약 0.4㎚ 내지 약 0.6㎚의 범위의 두께를 갖는 코발트층을 포함한다. 특정 실시예들에서, 층(1301)은 코발트층을 포함하고, 층(1302)은 상술한 코발트층과 백금층의 다층이다. 본 발명개시에서, "엘리먼트"층은 일반적으로 그 "엘리먼트"의 함유량이 99%보다 많다는 것을 의미한다.
층(1303)은 스페이서층이다. 일부 실시예들에서, 스페이서층(1303)의 두께는 약 0.2㎚ 내지 약 0.5㎚의 범위 내에 있다. 층(1304)은 코발트 철 붕소(CoFeB)층, 코발트/팔라듐(CoPd)층, 및/또는 코발트 철(CoFe)층을 포함한다. 일부 실시예들에서, 층(1304)의 두께는 약 0.8㎚ 내지 약 1.5㎚의 범위 내에 있다.
제1고정 자기층(120)은 자기 물질들의 다층들을 포함한다. 일부 실시예들에서, 도 2b에서 도시된 바와 같이, 제1 고정 자기층(120)은 2개의 층들(1201, 1202)을 포함하며, 층(1202)은 반강자성층(125)과 접촉한다. 일부 실시예들에서, 층(1201)은 코발트(Co)와 백금(Pt)의 다층 구조물을 포함한다. 일부 실시예들에서, 코발트층의 두께는 약 0.3㎚ 내지 약 0.6㎚의 범위 내에 있고, 백금층의 두께는 약 0.2㎚ 내지 약 0.5㎚의 범위 내에 있다. 코발트층의 두께는 백금층의 두께와 동일하거나 또는 이보다 클 수 있다. 코발트층과 백금층은, 일부 실시예들에서, 층(1201)의 총 두께가 약 5.0㎚ 내지 약 10.0㎚의 범위 내에 있도록, 교대로 적층된다. 층(1202)은 약 0.4㎚ 내지 약 0.6㎚의 범위의 두께를 갖는 코발트층을 포함한다.
자유 자기층(140)은, 일부 실시예들에서, 약 0.1㎚ 내지 약 2.0㎚의 범위의 두께를 갖는 코발트 철 붕소(CoFeB)층, 코발트/팔라듐(CoPd)층, 및/또는 코발트 철(CoFe)층을 포함한다. 다른 실시예들에서, 자유 자기층(140)의 두께는 0.2㎚ 내지 1.5㎚의 범위 내에 있다. 특정 실시예들에서, 자유 자기층(140)의 두께는 0.2㎚ 내지 1.0㎚의 범위 내에 있다. 자유 자기층(140)의 상세한 구조들은 후술될 것이다.
도 1b에서 도시된 바와 같이, MTJ 기능층(101)은 제1 전극층(110) 상에 형성된 시드층(115), 자유 자기층(140) 상에 형성된 캡핑층(145), 및 캡핑층(145) 상에 형성된 확산 배리어층(150)을 더 포함한다. 일부 실시예들에서, 캡핑층(145)은 마그네슘 산화물, 실리콘 산화물, 또는 알루미늄 산화물과 같은 유전체 물질을 포함하고, 약 0.5㎚ 내지 약 1.5㎚의 범위의 두께를 갖는다. 일부 실시예들에서, 확산 배리어층(150)은 캡핑층(145)과 동일하거나 또는 상이한 물질로 제조되고, 마그네슘 산화물, 실리콘 산화물, 또는 알루미늄 산화물과 같은 유전체 물질을 포함하고, 약 0.5㎚ 내지 약 1.5㎚의 범위의 두께를 갖는다. 확산 배리어층(150)이 캡핑층과 동일한 물질로 제조된 경우, 확산 배리어층(150) 또는 캡핑층(145) 중 어느 하나는 생략된다.
제1 전극층(110)은 특히 프로그래밍을 위해 제1 고정 자기층(120)의 저항을 감소시키기 위해, 금속(예컨대, Ta, Mo, Co, Pt, Ni)과 같은 도전성 물질을 포함한다. 제2 전극층(155)은 또한 판독 동안에 비저항을 감소시키기 위해 금속과 같은 도전성 물질을 포함한다.
고정 자기층, 자유 자기층, 및 반강자성층은 물리적 기상 증착(physical vapor deposition; PVD), 분자빔 에피택시(molecular beam epitaxy; MBE), 펄스형 레이저 증착(pulsed laser deposition; PLD), 원자층 증착(atomic layer deposition; ALD), 전자빔(electron beam; e-beam) 에피택시, 화학적 기상 증착(chemical vapor deposition; CVD), 또는 저압 CVD(low pressure CVD; LPCVD), 초 고진공 CVD(ultrahigh vacuum CVD; UHVCVD), 감압 CVD(reduced pressure CVD; RPCVD)를 비롯한 파생형 CVD 공정들, 또는 임의의 다른 적절한 막 퇴적 방법에 의해 형성될 수 있다. 터널링 배리어층과 확산 배리어층은 또한 CVD, PVD, 또는 ALD, 또는 임의의 다른 적절한 막 퇴적 방법에 의해 형성될 수 있다.
도 3a 내지 도 3d는 MTJ 셀들의 메모리 동작을 도시한다. 도 3a 내지 도 3d에서 도시된 바와 같이, MTJ 셀은 고정 자기층(10), 터널링 배리어층(15), 및 자유 자기층(20)을 포함한다. 고정 자기층(10)은 도 1b의 제2 고정 자기층(130), 또는 제1 고정 자기층(120), 반강자성층(125), 및 제2 고정 자기층(130)의 조합에 대응한다. 터널링 배리어층(15)은 도 1b의 터널링 배리어층(135)에 대응하고, 자유 자기층(20)은 도 1b의 자유 자기층(140)에 대응한다. 도 3a 내지 도 3d에서, 나머지층들은 생략되어 있다. 전류원(30)이 MTJ 구조물에 직렬 연결되어 있다. 일부 실시예들에서, 평면도에서 바라봤을 때의 셀 크기(MTJ 스택의 최대 폭)는 약 10㎚ 내지 약 100㎚의 범위 내에 있다.
도 3a에서, 고정 자기층(10)과 자유 자기층(20)은 반대 방향으로 자기적으로 배향되어 있다. 일부 실시예들에서, 고정 자기층(10)과 자유 자기층(20)의 스핀 방향들은 막 스택 방향에 평행하다(막의 표면에 수직함). 도 3b에서, 고정 자기층(10)과 자유 자기층(20)은 동일 방향으로 자기적으로 배향되어 있다. 다른 실시예들에서, 고정 자기층(10)과 자유 자기층(20)의 스핀 방향들은, 도 3c와 도 3d에서 도시된 바와 같이, 막 스택 방향에 수직하다(막의 표면과 평행함). 도 3c에서, 고정 자기층(10)과 자유 자기층(20)은 반대 방향으로 자기적으로 배향되어 있는 반면에, 도 3d에서는, 고정 자기층(10)과 자유 자기층(20)이 동일 방향으로 자기적으로 배향되어 있다.
동일한 전류값(IC)이 전류원(30)에 의해 강제적으로 MTJ 셀에 흐르게 되면, 도 3a(또는 도 3c)에서 도시된 반대 배향된 MTJ 셀의 저항이 도 3b(또는 도 3d)에서 도시된 동일 배향된 MTJ 셀의 저항보다 크기 때문에, 도 3a(또는 도 3c)의 경우에서의 셀 전압(V1)이 도 3b(또는 도 3d)의 경우에서의 셀 전압(V2)보다 크다는 것이 발견된다. 이진 논리 데이터("0"과 "1")가 셀 배향 및 결과적인 저항에 기초하여 MTJ 셀에 저장되고 리트리빙(retrieve)될 수 있다. 또한, 저장된 데이터는 저장 에너지원을 필요로 하지 않기 때문에, 셀은 비휘발성이다.
도 4a는 MTJ MRAM 어레이(50)의 개략적인 회로도를 도시한다. 각각의 메모리 셀은 MTJ 셀(Mc), 및 MOS FET와 같은 트랜지스터(Tr)를 포함한다. 트랜지스터(Tr)의 게이트는 워드 라인들(WL1 ... WLm) 중 하나에 결합되고, 트랜지스터(Tr)의 드레인(또는 소스)은 MTJ 셀(Mc)의 일 단부에 결합되고, MTJ 셀의 다른 단부는 비트 라인들(BLn, BLn+1, BLn+2) 중 하나에 결합된다. 또한, 일부 실시예들에서, 프로그래밍을 위한 신호 라인들(미도시됨)이 MTJ 셀들에 인접하여 제공된다.
메모리 셀은 해당 셀의 워드 라인을 어서팅(assert)하고, 판독 전류를 해당 셀의 비트 라인에 흐르게 하며, 그 후 해당 비트 라인 상의 전압을 측정함으로써 판독된다. 예를 들어, 타겟 MTJ 셀의 상태를 판독하기 위해, 워드 라인이 어서팅되어 트랜지스터(Tr)를 턴 온시킨다. 이에 따라, 타겟 MTJ 셀의 자유 자기층은 트랜지스터(Tr)를 통해 고정 전위 라인들(SLn, SLn+1, SLn+2) 중 하나, 예를 들면, 접지에 결합된다. 다음으로, 판독 전류를 비트 라인 상에 흐르게 한다. 주어진 판독 트랜지스터(Tr)만이 턴 온되기 때문에, 판독 전류는 타겟 MTJ 셀을 거쳐 접지에 흐른다. 그런 후, 비트 라인의 전압을 측정하여 타겟 MTJ 셀의 상태("0" 또는 "1")를 결정한다. 일부 실시예들에서, 도 4a에서 도시된 바와 같이, 각각의 MTJ 셀은 하나의 판독 트랜지스터(Tr)를 갖는다. 따라서, 이러한 유형의 MRAM 아키텍처를 1T1R이라고 칭한다. 다른 실시예들에서, 2개의 트랜지스터들이 하나의 MTJ 셀에 할당되어, 2T1R 시스템을 형성한다. 다른 셀 어레이 구성들이 이용될 수 있다.
도 4b는 MTJ MRAM의 메모리 셀의 개략적인 사시도를 도시하고, 도 4c는 MTJ MRAM의 메모리 셀 레이아웃을 도시한다.
도 4b와 도 4c에서 도시된 바와 같이, MTJ 셀(MTJ)이 MOS FET와 같은 스위칭 디바이스(SW) 위에 배치된다. MOSFET의 게이트(Gate)는 워드 라인(WL)이거나 또는 금속층에 의해 형성된 워드 라인에 결합된다. MTJ 셀의 바닥 전극(Mx)은 활성 영역(AR) 내에 형성된 MOS FET의 드레인에 결합되고, 활성 영역(AR) 내에 형성된 MOS FET의 소스는 소스 라인(SL)에 결합된다. MTJ 셀의 상부 전극은 비트 라인(BL)에 결합된다. 일부 실시예들에서, 소스 라인(SL)은 금속층들(M1, M2)에 의해 형성될 수 있고, 비트 라인(BL)은 금속층(M3)에 의해 형성될 수 있다. 특정 실시예들에서, 하나 이상의 금속 배선은 단일 디바이스층이고, 다른 실시예들에서, 하나 이상의 금속 배선은 2개 이상의 디바이스층들이다.
도 5a는 본 발명개시의 실시예에 따른 MTJ 셀의 일부분의 단면도를 도시한다. 도 1a 내지 도 4c와 관련하여 설명된 전술한 실시예들과 동일하거나 유사한 물질, 구성, 치수, 및/또는 공정이 이하의 실시예들에서 사용될 수 있으며, 그 상세한 설명은 생략될 수 있다.
도 5a는 고정 자기층(제2 고정 자기층)(130), 터널링 배리어층(135), 자유 자기층(140), 및 캡핑층(145)을 도시한다. 본 발명개시에서, 자유 자기층(140)은 분리층(142)에 의해 서로 분리된 복수의 자기 물질 조각들(140P)을 포함한다. 본 발명개시에서, 자유 자기층(140)은 단일의 통합된 라미네이트층이 아니다. 일부 실시예들에서, 분리층(142)은 비자기 물질로 제조된다. 특정 실시예들에서, 분리층(142)은 마그네슘 산화물, 실리콘 산화물 또는 알루미늄 산화물과 같은, 유전체 물질로 제조된다.
일부 실시예들에서, 분리층(142)의 비자기 물질은 터널링 배리어층(135)의 비자기 물질과 동일하다. 다른 실시예들에서, 분리층(142)의 비자기 물질은 터널링 배리어층(135)의 비자기 물질과는 상이하다. 일부 실시예들에서, 분리층(142)의 비자기 물질은 캡핑층(145)의 비자기 물질과 동일하다. 다른 실시예들에서, 분리층(142)의 비자기 물질은 캡핑층(145)의 비자기 물질과는 상이하다. 특정 실시예들에서, 분리층(142)의 비자기 물질, 터널링 배리어층(135)의 비자기 물질, 및 캡핑층(145)의 비자기 물질은 동일하다. 또한, 일부 실시예들에서, 도 5a에서 도시된 바와 같이, 분리층(142)은 터널링 배리어층(135)과 직접 접촉하여 형성된다. 분리층(142)은 일부 실시예들에서는 비정질이며, 다른 실시예들에서는 단결정질 또는 다결정질이다.
도 5b와 도 5c에서 도시된 바와 같이, 복수의 자기 물질 조각들(140P)은 분리층(142)으로 둘러싸인 아일랜드(island)이다. 일부 실시예들에서, 아일랜드(140P)의 형상 및/또는 크기는 균일하다. 일부 실시예들에서, 상기 크기는 자기 물질 조각들(140P)의 최대 폭이다. 일부 실시예들에서, 크기들의 편차(3σ)는 약 0.2㎚ 미만이다. 편차(3σ)는, 예를 들어, 10개의 자기 물질 조각들(140P)의 측정치들로부터 산출된다.
다른 실시예들에서, 아일랜드(140P)의 형상 및/또는 크기는 랜덤하다. 일부 실시예들에서, 도 5c에서 도시된 바와 같이, 상기 형상은 원형, 타원형, 구름형, 및/또는 무정의(undefined) 형상이다. 아일랜드(140P)의 크기는 평면도에서 바라봤을 때 아일랜드의 최대 폭이다.
일부 실시예들에서, 평면도에서 바라봤을 때의 복수의 자기 물질 조각들(140P) 각각의 평균 크기는 약 0.5㎚ 내지 약 20㎚의 범위 내에 있고, 다른 실시예들에서는 약 1㎚ 내지 약 10㎚의 범위 내에 있다. 일부 실시예들에서, 크기들의 편차(3σ)는 약 1㎚ 미만이다. 편차(3σ)는, 예를 들어, 10개의 자기 물질 조각들(140P)의 측정치들로부터 산출된다.
일부 실시예들에서, 평면도에서 바라봤을 때의 인접해 있는 자기 물질 조각들 사이의 평균 간격은 약 0.2㎚ 내지 약 10㎚의 범위 내에 있고, 다른 실시예들에서는 약 1㎚ 내지 약 5㎚의 범위 내에 있다.
복수 조각들(예컨대, 10개 조각들)의 자기 물질의 평균 높이인 두께는 약 0.2㎚ 내지 약 1.5㎚의 범위 내에 있다. 일부 실시예들에서, 자유 자기층(140)의 두께는 약 0.2㎚ 내지 약 1.0㎚의 범위 내에 있다. 일부 실시예들에서, 복수의 자기 물질 조각들의 높이는 랜덤하다.
일부 실시예들에서, 자기 물질 조각들(140P)은 랜덤한 자기 방향들을 갖는다. 특정 실시예들에서, 자기 물질 조각들(140P) 각각은 하나의 자기 도메인을 갖고, 및/또는 단결정으로 제조된다.
일부 실시예들에서, 평면도에서 바라봤을 때 하나의 MRAM 셀 내의 터널링 배리어층(135)의 면적에 대한 제1 비자기층을 덮는 복수의 자기 물질 조각들(140P)의 면적들의 비는 약 0.5 내지 약 0.9의 범위 내에 있다. 달리 말하면, 하나의 MRAM 셀 내의 터널링 배리어층(135)의 표면의 약 50~90%가 자기 물질 조각들(140P)에 의해 덮혀 있다. 다른 실시예들에서, 상기 비는 약 0.6 내지 약 0.8의 범위 내에 있다.
도 6a 내지 도 6e는 본 발명개시의 다른 실시예들에 따른 MTJ 셀의 일부분의 단면도들을 도시한다.
일부 실시예들에서, 자기 물질 조각들(140P)은 도 6a에서 도시된 바와 같이, 최상부에서의 폭이 바닥부에서의 폭보다 작은 테이퍼형(tapered) 기둥 형상을 갖는다. 일부 실시예들에서, 자기 물질 조각들(140P)은 도 6b에서 도시된 바와 같이, 최상부에서의 폭이 바닥부에서의 폭보다 큰 테이퍼형 기둥 형상을 갖는다. 다른 실시예들에서, 자기 물질 조각들(140P)은 도 6c에서 도시된 바와 같이, 중간부에서 최대 폭을 갖는 기둥형 배럴 형상을 갖는다. 다른 실시예들에서, 자기 물질 조각들(140P)은 도 6d에서 도시된 바와 같이, 중간부에서 최소 폭을 갖는 기둥형 핀쿠션(pincushion) 형상을 갖는다. 일부 실시예들에서, 자기 물질 조각들(140P)의 단면 형상들은 도 6e에서 도시된 바와 같이 랜덤하다.
도 7a 내지 도 7e는 본 발명개시의 실시예에 따른 MRAM 셀을 포함하는 반도체 디바이스의 순차적인 제조 공정의 다양한 스테이지들을 도시한다. 추가적인 작업들이 도 7a 내지 도 7e에서 도시된 공정들 전에, 그 동안에, 및 그 후에 제공될 수 있으며, 후술되는 작업들 중 몇몇은 본 방법의 추가적인 실시예들을 위해 교체되거나 또는 제거될 수 있다는 것을 이해해야 한다. 도 1a 내지 도 6e와 관련하여 설명된 전술한 실시예들과 동일하거나 유사한 물질, 구성, 치수, 및/또는 공정이 이하의 실시예들에서 사용될 수 있으며, 그 상세한 설명은 생략될 수 있다.
도 7a에서 도시된 바와 같이, 제1 자기층(130)이 기판(예컨대, 도 9에서 도시된 참조번호 201) 위에 형성되고, 제1 비자기 물질층(135)이 제1 자기층(130) 위에 형성된다. 제1 자기층(130)은 스퍼터링 방법을 비롯한 PVD, ALD, 및/또는 CVD, 또는 임의의 다른 막 형성 방법에 의해 형성될 수 있다. 제1 비자기 물질층(135)은 CVD, PVD, 또는 ALD, 또는 임의의 다른 적절한 막 퇴적 방법에 의해 형성될 수 있다.
다음으로, 도 7b에서 도시된 바와 같이, 제1 비자기 물질층(135) 위에 제2 자기층(140)이 형성된다. 제2 자기층(140)은 CVD, PVD, 또는 ALD, 또는 임의의 다른 적절한 막 퇴적 방법에 의해 형성될 수 있다. 특정 실시예들에서는, 스퍼터링 방법이 사용된다. 일부 실시예들에서, 막 퇴적율은 약 0.01㎚/sec 내지 약 0.5㎚/sec의 범위 내에 있다. 제2 자기층(140)의 두께가 임계 두께 미만인 때, 도 7b에서 도시된 바와 같이, 제2 자기층(140)은 복수의 자기 물질 조각들(아일랜드)을 가질 수 있다.
이어서, 도 7c에서 도시된 바와 같이, 제2 비자기 물질층(142)이 제2 자기층(140) 위에 형성된다. 제2 자기층(140)은 아일랜드들로 형성되어 있기 때문에, 제2 비자기 물질층(142)은 자기 물질 조각들(아일랜드들) 사이의 공간을 채우고, 제1 비자기 물질층(135)의 노출된 표면 부분들과 직접 접촉하도록 형성된다. 일부 실시예들에서, 제2 비자기 물질층(142)은 제2 자기층(140)의 최고 높은 부분 또는 이보다 낮은 레벨에서 형성된다. 다른 실시예들에서, 제2 비자기 물질층(142)은 제2 자기층(140)의 최고 부분 부분보다 더 높은 레벨로 형성되고, 이에 따라 복수의 자기 물질 조각들은 제2 비자기 물질층(142) 내에 완전히 매립된다. 제2 비자기 물질층(142)은 CVD, PVD, 또는 ALD, 또는 임의의 다른 적절한 막 퇴적 방법에 의해 형성될 수 있다.
또한, 도 7d에서 도시된 바와 같이, 제2 비자기 물질층(142) 및 제2 자기층(140) 위에, 제3 비자기 물질층(145)이 캡핑층으로서 형성된다. 제3 비자기 물질층(145)은 CVD, PVD, 또는 ALD, 또는 임의의 다른 적절한 막 퇴적 방법에 의해 형성될 수 있다.
이어서, 제3 비자기 물질층(145), 제2 비자기 물질층(142), 제2 자기층(140), 제1 비자기 물질층(135), 및 제1 자기층(130)이 도 7e에서 도시된 바와 같이, 하나 이상의 리소그래피 및 에칭 작업들을 사용하여 패터닝된다. 일부 실시예들에서, 패터닝 전에, 하나 이상의 추가적인 층이 제3 비자기 물질층(145) 위에 형성된다.
도 8a와 도 8b는 본 발명개시의 다른 실시예들에 따른 MRAM 셀을 포함하는 반도체 디바이스의 순차적인 제조 공정의 다양한 스테이지들을 도시한다.
일부 실시예들에서, 제2 자기층(140)이 형성된 후, 제3(또는 제2) 비자기층(145)이 단일 막 형성 동작에서 형성되어, 복수의 자기 물질 조각들은 제3(또는 제2) 비자기 물질층(145) 내에 완전히 매립된다. 그런 후, 도 8b에서 도시된 바와 같이, 제3(또는 제2) 비자기 물질층(145), 제2 자기층(140), 제1 비자기 물질층(135), 및 제1 자기층(130)이 하나 이상의 리소그래피 및 에칭 작업들을 사용하여 패터닝된다.
도 8c와 도 8d는 본 발명개시의 다른 실시예들에 따른 MRAM 셀을 포함하는 반도체 디바이스의 순차적인 제조 공정의 다양한 스테이지들을 도시한다.
일부 실시예들에서, 제2 자기층(140)이 형성된 후, 어닐링 동작이 수행된다. 도 8c에서 도시된 바와 같이 제2 자기층(140)이 비분리된 층(141)으로서 형성되는 경우, 어닐링 동작에 의해, 비분리된 층은, 도 8d에서 도시된 바와 같이 복수의 자기 물질 조각들(140P)이 된다.
일부 실시예들에서, 어닐링 온도는 약 400℃ 내지 약 800℃의 범위 내에 있다. 특정 실시예들에서, 어닐링 온도는 약 5분 내지 약 90분 동안 약 400℃ 내지 약 600℃의 범위 내에 있다. 다른 실시예들에서, 어닐링 온도는 약 5초 내지 약 30분 동안 약 600℃ 내지 약 800℃의 범위 내에 있다. 어닐링 동작은 적외선 램프를 사용한 램프 어닐링 또는 레이저 어닐링일 수 있다.
일부 실시예들에서, 제2 자기층(140)의 두께는 WDXRF(wavelength dispersive X-ray fluorescence)에 의해 측정될 수 있다.
도 9는 본 발명개시의 실시예에 따른 MTJ MRAM의 단면도를 도시한다. 도 1a 내지 도 4c에 의해 설명된 전술한 실시예들과 동일하거나 유사한 물질, 구성, 치수, 및/또는 공정이 이하의 실시예들에서 사용될 수 있으며, 그 상세한 설명은 생략될 수 있다.
도 9에서 도시된 바와 같이, MRAM의 MTJ 셀들이 기판(201) 위에 배치된다. 일부 실시예들에서, 평면도에서 바라봤을 때의 셀 크기(MTJ 스택의 최대 폭)는 약 10㎚ 내지 약 100㎚의 범위 내에 있다.
MRAM의 MTJ 셀들이 기판(201) 위에 배치된다. 일부 실시예들에서, 기판(201)은 실리콘, 다이아몬드 또는 게르마늄과 같은 적절한 원소 반도체; Ⅳ족 화합물 반도체(실리콘 게르마늄(SiGe), 실리콘 탄화물(SiC), 실리콘 게르마늄 탄화물(SiGeC), GeSn, SiSn, SiGeSn), Ⅲ-Ⅴ족 화합물 반도체(예컨대, 게르마늄 비소(GaAs), 인듐 갈륨 비소(InGaAs), 인듐 비소(InAs), 인듐 인(InP), 인듐 안티몬(InSb), 갈륨 비소 인(GaAsP), 또는 갈륨 인듐 인(GaInP)) 등과 같은, 적절한 합금 또는 화합물 반도체를 포함한다. 또한, 기판(201)은, 성능 강화를 위해 스트레이닝(strained)될 수 있으며, 및/또는 SOI(silicon-on-insulator) 구조물을 포함할 수 있는 에피택셜층(epi층)을 포함할 수 있다.
기판(201) 상에는 트랜지스터(예컨대, MOS FET)와 같은 다양한 전자 디바이스(미도시됨)가 배치된다. MOS FET는 평면 MOS FET, 핀 FET, 및/또는 게이트 올 어라운드 FET를 포함할 수 있다. 전자 디바이스들을 덮기 위해 기판(201) 위에 제1 층간 유전체(interlayer dielectric; ILD)층(210)이 배치된다. 제1 ILD층(210)은 금속간 유전체(inter-metal dielectric; IMD)층이라고 칭해질 수 있다. 제1 ILD층(210)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 불소 도핑된 실리케이트 유리(FSG), 탄소가 도핑된 산화물들과 같은 저 k 유전체, 다공성 탄소가 도핑된 실리콘 이산화물과 같은 극저 k(extremely low k) 유전체, 폴리이미드와 같은 폴리머, 또는 이들의 조합 등과 같은 하나 이상의 유전체층을 포함한다. 일부 실시예들에서, 제1 ILD층(210)은 CVD, 유동가능 CVD(FCVD), 또는 스핀 온 글래스 공정과 같은 공정을 통해 형성되지만, 임의의 허용가능한 공정이 이용될 수 있다. 이어서, 화학적 기계적 폴리싱(chemical mechanical polishing; CMP) 및/또는 에치 백(etch-back) 공정 등과 같은 평탄화 공정이 수행된다.
또한, 하부 금속 배선(213)이, 예를 들어, 다마신(damascene) 공정에 의해 형성된다. 하부 금속 배선(213)은 Cu, Cu 합금, Al, 또는 임의의 다른 적절한 도전성 물질들과 같은 하나 이상의 도전성 물질층을 포함한다. MTJ 셀들 각각은 도 9에서 도시된 바와 같이 하부 금속 배선(213) 위에 배치된다. 도 9는 3개의 MTJ 셀들을 도시하고 있지만, MTJ 셀들의 개수는 3개로 한정되지 않는다.
도 9에서 도시된 바와 같이, 제1 ILD층(210) 상에 제1 절연층(220)이 에칭 정지층으로서 형성된다. 일부 실시예들에서, 제1 절연층(220)은 제1 ILD층(210)과는 상이한 물질을 포함하며, 실리콘 탄화물, 실리콘 질화물, 알루미늄 산화물, 또는 임의의 다른 적절한 물질을 포함한다. 일부 실시예들에서, 제1 절연층(220)의 두께는 약 10㎚ 내지 약 25㎚의 범위 내에 있다.
제2 ILD층(225)이 제1 절연층(220) 위에 형성된다. 제2 ILD층은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 불소 도핑된 실리케이트 유리(FSG), 탄소가 도핑된 산화물들과 같은 저 k 유전체, 다공성 탄소가 도핑된 실리콘 이산화물과 같은 극저 k(extremely low k) 유전체, 폴리이미드와 같은 폴리머, 또는 이들의 조합 등과 같은 하나 이상의 유전체층을 포함한다. 일부 실시예들에서, 제1 ILD층(210)을 위한 물질과 제2 ILD층(225)을 위한 물질은 동일하다. 다른 실시예들에서, 상이한 유전체 물질들이 제1 ILD층(210)과 제2 ILD층(225)을 위해 사용된다.
일부 실시예들에서, 하부 금속 배선(213)과 접촉하고 제2 ILD층(225) 및 제1 에칭 정지층(220)을 관통하는 비아 콘택트(219)가 형성된다. 일부 실시예들에서, 비아 콘택트(219)는 라이너층(215) 및 바디층(217)을 포함한다. 일부 실시예들에서, 라이너층(215)은 Ti, TiN, Ta, 또는 TaN, 또는 다른 적절한 물질의 하나 이상의 층을 포함하고, 바디층(217)은 W, Cu, Al, Mo, Co, Pt, Ni, 및/또는 이들의 합금, 또는 다른 적절한 물질의 하나 이상의 층을 포함한다.
도 9에서 도시된 바와 같이, MRAM 셀은 바닥 전극(254), MTJ 막 스택(255), 및 상부 전극(256)을 포함한다. 바닥 전극(254), MTJ 막 스택(255), 및 상부 전극(256)은 도 1b의 제1 전극(110), MTJ 기능층(101), 및 제2 전극(155)에 대응한다. MRAM 셀 구조물은 도 9에서 도시된 바와 같이 테이퍼 형상을 갖는다. 바닥부(바닥 전극(254))에서의 MRAM 셀 구조물의 폭은 상부(상부 전극(256))에서의 폭보다 크다. 일부 실시예들에서, 바닥 전극(254)의 두께는 약 5㎚ 내지 약 20㎚의 범위 내에 있다. 일부 실시예들에서, MTJ 막 스택(255)의 두께는 약 15㎚ 내지 약 50㎚의 범위 내에 있다.
일부 실시예들에서, MRAM 셀 구조물의 대향 측벽들 상에 제1 절연 커버층(227)이 측벽 스페이서층으로서 형성된다. 제1 절연 커버층(227)은 하나 이상의 절연 물질층을 포함한다. 일부 실시예들에서, 질화물계 절연 물질이 사용된다. 특정 실시예들에서, 질화물계 절연 물질은 실리콘 질화물, SiON, SiCN, 및 SiOCN과 같은 실리콘 질화물계 절연 물질이다. 제1 절연 커버층(227)의 두께(T1)는, 일부 실시예들에서, 약 5㎚ 내지 약 30㎚의 범위 내에 있고, 다른 실시예들에서는 약 10㎚ 내지 약 20㎚의 범위 내에 있다.
또한, 제2 절연 커버층(280)이 제1 절연 커버층(227) 위에 형성된다. 제2 절연 커버층(280)은 제1 절연 커버층(227)과는 상이한 하나 이상의 절연 물질층을 포함한다. 일부 실시예들에서, 알루미늄계 절연 물질이 사용된다. 특정 실시예들에서, 알루미늄계 절연 물질은 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산질화물, 알루미늄 탄화물, 및/또는 알루미늄 산탄화물을 포함한다. 일부 실시예들에서, 제2 절연 커버층(280)의 두께(T2)는 제1 절연 커버층의 두께(T1)보다 작다. 상기 두께(T2)는, 일부 실시예들에서, 약 1㎚ 내지 약 10㎚의 범위 내에 있고, 다른 실시예들에서는 약 3㎚ 내지 약 5㎚의 범위 내에 있다.
또한, 제3 ILD층(230)이 MRAM 셀 구조물들 사이의 공간들 내에 배치된다. 제3 ILD층(230)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 불소 도핑된 실리케이트 유리(FSG), 탄소가 도핑된 산화물들과 같은 저 k 유전체, 다공성 탄소가 도핑된 실리콘 이산화물과 같은 극저 k(extremely low k) 유전체, 폴리이미드와 같은 폴리머, 또는 이들의 조합 등과 같은 하나 이상의 유전체층을 포함한다. 일부 실시예들에서, 제1 ILD층(210)을 위한 물질, 제2 ILD층(225)을 위한 물질, 및 제3 ILD층(230)을 위한 물질은 동일하다. 다른 실시예들에서, 이들 중 적어도 2개는 상이한 유전체 물질들로 제조된다.
또한, 제4 ILD층이 제3 ILD층(230) 위에 배치된다. 일부 실시예들에서, 제4 ILD층은 다층 구조물이고, 제3 ILD층(230) 상에 에칭 정지층으로서 형성된 제1 유전체층(235), 제1 유전체층(235) 상에 형성된 제2 유전체층(237), 및 제2 유전체층(237) 상에 형성된 제3 유전체층(240)을 포함한다. 다른 실시예들에서, 제4 ILD층은 제1 유전체층 또는 제2 유전체층 중 하나가 없는 2층 구조물이다.
일부 실시예들에서, 제1 유전체층(235) 및 제2 유전체층(237)은 제3 유전체층(240)과는 상이한 물질로 제조되며, 실리콘 질화물, SiON, SiOCN, SiCN, SiC, 또는 임의의 다른 적절한 물질의 하나 이상의 층을 포함한다. 일부 실시예들에서, 제1 유전체층(235)과 제2 유전체층(237)은 서로 상이한 물질들로 제조된다.
제3 유전체층(240)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 불소 도핑된 실리케이트 유리(FSG), 탄소가 도핑된 산화물들과 같은 저 k 유전체, 다공성 탄소가 도핑된 실리콘 이산화물과 같은 극저 k(extremely low k) 유전체, 폴리이미드와 같은 폴리머, 또는 이들의 조합 등과 같은 하나 이상의 유전체층을 포함한다.
일부 실시예들에서, 제1 ILD층(210)을 위한 물질, 제2 ILD층(225)을 위한 물질, 제3 ILD층(230)을 위한 물질, 및 제3 유전체층(240)을 위한 물질은 동일하다. 다른 실시예들에서, 이들 중 적어도 2개는 상이한 유전체 물질들로 제조된다. 일부 실시예들에서, 제3 유전체층(240)의 두께는 제1 및 제2 유전체층들(235, 237)의 두께보다 크다.
도전성 콘택트(245)가 도 9에서 도시된 바와 같이 상부 전극(256)과 접촉하도록 형성된다. 도전성 콘택트(245)는 하부 금속 배선(213) 및/또는 비아 콘택트(219)와 동일하거나 유사하며, 예를 들어, Cu, Al, Ta, Ti, Mo, Co, Pt, Ni, W, TiN, 및/또는 TaN 및/또는 이들의 합금 또는 다른 적절한 물질로 제조된다.
도 9에서 도시된 바와 같이, 일부 실시예들에서, 상부 전극(256)의 윗면은 제1 절연 커버층(227) 및/또는 제2 절연 커버층(280)의 윗면들과 실질적으로 동일 평면을 이룬다.
도 10a 내지 도 15b는 본 발명개시의 실시예에 따른 MRAM을 포함하는 반도체 디바이스의 순차적인 제조 공정의 다양한 스테이지들을 도시한다. 추가적인 작업들이 도 10a 내지 도 15b에서 도시된 공정들 전에, 그 동안에, 및 그 후에 제공될 수 있으며, 후술되는 작업들 중 몇몇은 본 방법의 추가적인 실시예들을 위해 교체되거나 또는 제거될 수 있다는 것을 이해해야 한다. 도 1a 내지 도 9와 관련하여 설명된 전술한 실시예들과 동일하거나 유사한 물질, 구성, 치수, 및/또는 공정이 이하의 실시예들에서 사용될 수 있으며, 그 상세한 설명은 생략될 수 있다.
도 10a에서 도시된 바와 같이, 하부 금속 배선(213)이 기판(201) 위에서 제1 ILD층(210) 내에 형성된다. 일부 실시예들에서, 하부 금속 배선(213) 아래에는 비아 콘택트(207)가 제공된다. 이어서, 도 10b에서 도시된 바와 같이, 도 10a의 구조물 위에 에칭 정지층(220)으로서의 제1 절연층이 형성되고, 제1 절연층(220) 위에 제2 ILD층(225)이 형성된다. 또한, 도 10b에서 도시된 바와 같이, 하나 이상의 리소그래피 및 에칭 동작들을 사용하여, 하부 금속 배선(213)의 윗면을 노출시키는 비아 콘택트 개구(222)가 형성된다. 이어서, 도 10c에서 도시된 바와 같이, 층들(215, 217)을 포함하는 비아 콘택트(219)가 형성된다. 비아 콘택트(219)를 제조하기 위해, CVD, 스퍼터링을 비롯한 PVD, ALD, 전기 화학 도금, 및/또는 전기 도금과 같은 하나 이상의 막 형성 동작들이 수행되고, CMP와 같은 평탄화 동작이 수행된다.
그런 후, 도 11a에서 도시된 바와 같이, 바닥 전극(254)을 위한 제1 도전층(254A), MTJ 막 스택(255)을 위한 적층된 층(255A), 및 상부 전극(256)을 위한 제2 도전층(256A)이 순차적으로 형성된다. 일부 실시예들에서, 제2 도전층(256A) 상에 하드 마스크층(300)이 형성된다. 적층된 층(255A)은 적어도 제1 자기층(130), 제1 비자기 물질층(135), 제2 자기층(140), 및 제2 및/또는 제3 비자기 물질층(142, 145)을 포함한다.
하나 이상의 리소그래피 및 에칭 동작들을 사용함으로써, 도 11a에서 도시된 막 스택은 도 11b에서 도시된 바와 같이, 바닥 전극(254), MTJ 막 스택(255), 및 상부 전극(256)을 포함하는 MRAM 셀 구조물로 패터닝된다. 일부 실시예들에서, 제2 도전층(256A), 적층된 층(255A), 및 제1 도전층(254A)을 패터닝한 후, 제2 ILD층(225)이 부분적으로 리세싱된다. 리세스의 양(D1)은, 일부 실시예들에서, 약 1㎚ 내지 약 30㎚ 의 범위 내에 있다.
이어서, 도 12a에서 도시된 바와 같이, 제1 절연 커버층(227)이 MRAM 셀 구조물을 덮도록 형성된다. 제1 절연 커버층(227)은 CVD, PVD, 또는 ALD, 또는 임의의 다른 적절한 막 퇴적 방법에 의해 형성될 수 있다. 일부 실시예들에서, 제1 절연 커버층(227)은 약 100℃ 내지 약 150℃의 범위와 같이, 약 150℃ 미만의 온도 범위에서 CVD, PVD, 또는 ALD에 의해 형성된다. 제1 절연 커버층(227)이 약 200℃ 내지 약 300℃(또는 그 이상)의 범위와 같이, 더 높은 온도에서 형성되면, 제1 절연 커버층(227)이 MTJ 막 스택(255) 바로 위에 형성되기 때문에, 막 형성 공정은 MTJ 막 스택(255)에 손상을 입힐 수 있다. 도 12a에서 도시된 바와 같이, 제1 절연 커버층(227)은 컨포멀하게 형성된다.
그런 후, 도 12b에서 도시된 바와 같이, 제2 절연 커버층(280)이 MRAM 셀 구조물을 덮도록 형성된다. 제2 절연 커버층(280)은 CVD, PVD, 또는 ALD, 또는 임의의 다른 적절한 막 퇴적 방법에 의해 형성될 수 있다. 도 12b에서 도시된 바와 같이, 제2 절연 커버층(280)은 컨포멀하게 형성된다. 전술한 바와 같이, 제2 절연 커버층(280)은 일부 실시예들에서 알루미늄계 절연 물질을 포함한다. AlO(Al2O3), AlN, AlC, AlOC, 및 AlON와 같은, 알루미늄계 절연 물질은 아래의 동작들에 의해 형성될 수 있다. 먼저, 알루미늄층이 제1 절연 커버층(227) 상에 형성된다. 알루미늄층은, 예를 들어, MOCVD(metal-organic CVD) 또는 트리메틸알루미늄(TMA)을 사용하는 ALD에 의해 형성된다. 그런 후, 알루미늄층을 AlO, AlN, AlC, AlOC, 또는 AlON으로 변환하기 위해, 알루미늄층에 대해 NH3, CO2, 및/또는 CO 가스를 사용하는 플라즈마 처리가 수행된다. 플라즈마 처리된 알루미늄층 내에서의 Al, O, C, 및/또는 N의 농도는, 특히, 수직 방향을 따라 균일하지 않다. AlON층은 AlO과 AlN의 두 개의 층들로 이루어질 수 있다. 일부 실시예들에서, 약 1㎚ 미만의 두께를 갖는 알루미늄의 박층이 상기 층의 바닥에 남는다. 산화 용액을 사용하는 알루미늄층의 화학적 산화가 이용될 수 있다. 일부 실시예들에서, AlO, AlOC, AlC, AlN, 및/또는 AlON층이 적절한 소스 가스를 사용함으로써 CVD, PVD, 또는 ALD 또는 다른 적절한 방법에 의해 직접 형성될 수 있다. 일부 실시예들에서, 제2 절연 커버층(280)은 약 300℃ 내지 약 450℃의 범위의 온도 범위에서 CVD, PVD, 또는 ALD에 의해 형성된다. 더 낮은 형성 온도(예를 들어, 300℃ 미만)가 이용될 수 있지만, 제1 절연 커버층(227)이 MTJ 막 스택(255)을 덮고 있기 때문에, 더 높은 형성 온도(약 300℃ 내지 약 450℃)는 MTJ 막 스택(255)을 손상시키지 않을 수 있다. 일부 실시예들에서, 제2 절연 커버층(280)으로서 알루미늄계 절연 물질 이외의 다른 유전체 물질(예를 들어, 실리콘 질화물, SiC, SiON, 또는 SiCN)이 사용된다. 일부 실시예들에서, 제2 절연 커버층(280)은 사용되지 않는다.
다음으로, 도 13a에서 도시된 바와 같이, 제3 ILD층(230)을 위한 유전체 물질층(230A)이 제2 절연 커버층(280)을 완전히 덮도록 형성된다. 일부 실시예들에서, 도 13b에서 도시된 바와 같이, 유전체 물질층(230A)에 대해 에치 백 동작이 수행되고, 그런 후, CMP 동작이 수행된다. 제2 절연 커버층(280)과 제3 ILD층(230) 간의 CMP 동작에 대한 선택비가 높기 때문에, CMP 동작은 제2 절연 커버층(280)을 정지층으로서 이용할 수 있다. 일부 실시예들에서, CMP 동작이 제2 절연 커버층(280)의 윗면에서 정지하면, 제3 ILD층(230)의 오버 에칭을 방지하는 것이 가능하여, 이에 따라 MRAM 셀 구조물 위의 제2 절연 커버층(280)의 윗면(280)이 제3 ILD층(230)의 윗면과 실질적으로 동일 평면을 이룬다.
이어서, 도 14a에서 도시된 바와 같이, 도 13b의 구조물 위에 제1 유전체층(235), 제2 유전체층(237), 및 제3 유전체층(240)을 포함하는 제4 ILD층이 형성된다. 제4 ILD층의 유전체층들은 CVD, PVD, 또는 ALD 또는 다른 적절한 막 형성 방법에 의해 형성될 수 있다. 일부 실시예들에서, 제3 유전체층(240)은 CVD, 유동가능 CVD(FCVD), 또는 스핀 온 글래스 공정과 같은 공정을 통해 형성되지만, 임의의 허용가능한 공정이 이용될 수 있다. 이어서, 화학적 기계적 폴리싱(chemical mechanical polishing; CMP) 및/또는 에치 백(etch-back) 공정 등과 같은 평탄화 공정이 수행된다.
그런 후, 도 14b에서 도시된 바와 같이, 콘택트 개구(242)가 하나 이상의 리소그래피 및 에칭 동작을 사용함으로써 형성된다. 제2 절연 커버층(280)과 제4 ILD층 간의 에칭 동작에서의 선택비가 높기 때문에, 에칭 동작은 제2 절연 커버층(280)을 에칭 정지층으로서 이용할 수 있다.
다음으로, 도 15a와 도 15b에서 도시된 바와 같이, 건식 및/또는 습식 에칭에 의해 제2 절연 커버층(280)의 일부 및 제1 절연 커버층(227)의 일부가 제거되어, 상부 전극(256)을 노출시킨다. 일부 실시예들에서, 제2 절연 커버층(280)의 일부가 제거되고, 그런 후, 제1 절연 커버층(227)의 일부가 제거된다. 일부 실시예들에서, 하나 이상의 습식 에칭 동작이 사용된다. 특정 실시예들에서, 제2 절연 커버층(280)을 제거하기 위해 습식 에칭 동작이 수행되고, 제1 절연 커버층(227)을 제거하기 위해 건식 에칭 동작이 수행된다. 다른 실시예들에서, 제1 절연 커버층(227)을 제거하기 위해 습식 에칭 작업이 또한 수행된다. 습식 에칭을 사용함으로써, MTJ 막 스택(255)에 대한 손상을 억제할 수 있다.
이어서, 도 15b에서 도시된 바와 같이, 노출된 상부 전극(256)과 접촉하는 도전성 콘택트(245)를 형성하기 위해 콘택트 개구(242)는 도전성 물질로 채워진다.
도 11b에서 도시된 디바이스는 상호연결 금속층들, 유전체층들, 패시베이션층들 등과 같은 다양한 피처들을 형성하기 위해 추가적인 반도체 공정들을 거친다는 것을 이해한다.
본원에서는 모든 장점들이 반드시 논의될 필요는 없고, 모든 실시예들 또는 예시들에 대해 특정한 장점이 필요한 것은 아니며, 다른 실시예들 또는 예시들이 상이한 장점들을 제공할 수 있다는 것을 이해할 것이다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들 또는 예시들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들 또는 예시들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 자기 랜덤 액세스 메모리(magnetic random access memory; MRAM) 셀을 제조하는 방법에 있어서,
기판 위에 제1 자기(magnetic)층을 형성하는 단계;
상기 제1 자기층 위에 제1 비자기 물질(non-magnetic material)층을 형성하는 단계;
상기 제1 비자기 물질층 위에 제2 자기층을 형성하는 단계;
상기 제2 자기층 위에 제2 비자기 물질층을 형성하는 단계; 및
상기 제2 비자기 물질층, 상기 제2 자기층, 상기 제1 비자기 물질층, 및 상기 제1 자기층을 패터닝함으로써, 상기 MRAM 셀을 형성하는 단계를 포함하고,
상기 MRAM 셀 내의 상기 제2 자기층은 서로 분리된 복수의 자기 물질 조각(magnetic material piece)들을 포함한 것인 자기 랜덤 액세스 메모리(MRAM) 셀을 제조하는 방법.
실시예 2. 실시예 1에 있어서, 상기 복수의 자기 물질 조각들은 비자기 물질에 의해 서로 분리된 것인 자기 랜덤 액세스 메모리(MRAM) 셀을 제조하는 방법.
실시예 3. 실시예 2에 있어서, 상기 제2 비자기 물질층을 형성하기 전에 상기 제2 자기층 위에 제3 비자기 물질층을 형성함으로써, 상기 복수의 자기 물질 조각들을 분리시키는 단계를 더 포함하는 자기 랜덤 액세스 메모리(MRAM) 셀을 제조하는 방법.
실시예 4. 실시예 3에 있어서, 상기 제2 비자기 물질층의 비자기 물질은 상기 복수의 자기 물질 조각들을 분리시키는 비자기 물질과 동일한 것인 자기 랜덤 액세스 메모리(MRAM) 셀을 제조하는 방법.
실시예 5. 실시예 3에 있어서, 상기 제2 비자기 물질층의 비자기 물질은 상기 복수의 자기 물질 조각들을 분리시키는 비자기 물질과는 상이한 것인 자기 랜덤 액세스 메모리(MRAM) 셀을 제조하는 방법.
실시예 6. 실시예 3에 있어서, 상기 복수의 자기 물질 조각들을 분리시키는 비자기 물질은 유전체 물질인 것인 자기 랜덤 액세스 메모리(MRAM) 셀을 제조하는 방법.
실시예 7. 실시예 3에 있어서, 상기 제3 비자기 물질층은 상기 제1 비자기 물질층과 직접 접촉하도록 형성된 것인 자기 랜덤 액세스 메모리(MRAM) 셀을 제조하는 방법.
실시예 8. 실시예 1에 있어서, 상기 복수의 자기 물질 조각들의 크기들은 평면도에서 바라봤을 때 랜덤한 것인 자기 랜덤 액세스 메모리(MRAM) 셀을 제조하는 방법.
실시예 9. 실시예 1에 있어서, 상기 복수의 자기 물질 조각들의 높이들은 랜덤한 것인 자기 랜덤 액세스 메모리(MRAM) 셀을 제조하는 방법.
실시예 10. 실시예 1에 있어서, 상기 제2 자기층의 두께는 0.2㎚ 내지 1.5㎚의 범위 내에 있는 것인 자기 랜덤 액세스 메모리(MRAM) 셀을 제조하는 방법.
실시예 11. 실시예 1에 있어서, 상기 복수의 자기 물질 조각들 각각의 크기는 평면도에서 바라봤을 때 1㎚ 내지 10㎚의 범위 내에 있는 것인 자기 랜덤 액세스 메모리(MRAM) 셀을 제조하는 방법.
실시예 12. 실시예 1에 있어서, 인접해 있는 자기 물질 조각들 사이의 간격들은 평면도에서 바라봤을 때 0.2㎚ 내지 5㎚의 범위 내에 있는 것인 자기 랜덤 액세스 메모리(MRAM) 셀을 제조하는 방법.
실시예 13. 실시예 1에 있어서, 상기 복수의 자기 물질 조각들 각각은 평면도에서 바라봤을 때 하나의 자기 도메인(magnetic domain)을 갖는 것인 자기 랜덤 액세스 메모리(MRAM) 셀을 제조하는 방법.
실시예 14. 자기 랜덤 액세스 메모리(MRAM) 셀을 제조하는 방법에 있어서,
기판 위에 제1 자기층을 형성하는 단계;
상기 제1 자기층 위에 제1 비자기 물질층을 형성하는 단계;
상기 제1 비자기 물질층 위에 제2 자기층을 형성하는 단계;
상기 제2 자기층 위에 있고 상기 제1 비자기 물질층과 직접 접촉하는 제2 비자기 물질층을 형성하는 단계; 및
상기 제2 비자기 물질층, 상기 제2 자기층, 상기 제1 비자기 물질층, 및 상기 제1 자기층을 패터닝함으로써, 상기 MRAM 셀을 형성하는 단계를 포함하고,
상기 MRAM 셀 내의 상기 제2 자기층은 서로 분리된 복수의 자기 물질 아일랜드(island)들을 포함한 것인 자기 랜덤 액세스 메모리(MRAM) 셀을 제조하는 방법.
실시예 15. 실시예 14에 있어서, 상기 복수의 자기 물질 아일랜드들은 상기 제2 비자기 물질층에 의해 서로 분리된 것인 자기 랜덤 액세스 메모리(MRAM) 셀을 제조하는 방법.
실시예 16. 실시예 14에 있어서, 상기 제2 비자기 물질층의 두께는 상기 복수의 자기 물질 아일랜드들의 최대 높이보다 큰 것인 자기 랜덤 액세스 메모리(MRAM) 셀을 제조하는 방법.
실시예 17. 실시예 14에 있어서, 상기 제2 비자기 물질층은 MgO로 제조된 것인 자기 랜덤 액세스 메모리(MRAM) 셀을 제조하는 방법.
실시예 18. 실시예 14에 있어서, 상기 복수의 자기 물질 아일랜드들 각각은 하나의 자기 도메인을 갖는 것인 자기 랜덤 액세스 메모리(MRAM) 셀을 제조하는 방법.
실시예 19. 자기 랜덤 액세스 메모리(MRAM) 셀을 포함한 반도체 디바이스에 있어서, 상기 MRAM 셀은,
기판 위에 배치된 제1 자기층;
비자기 물질로 제조되고 상기 제1 자기층 위에 배치된 제1 비자기 물질층;
상기 제1 비자기 물질층 위에 배치된 제2 자기층; 및
상기 제2 자기층 위에 배치된 제2 비자기 물질층을 포함하고,
상기 제2 자기층은 서로 분리된 복수의 자기 물질 조각들을 포함한 것인 반도체 디바이스.
실시예 20. 실시예 19에 있어서, 상기 복수의 자기 물질 조각들은 비자기 물질에 의해 서로 분리된 것인 반도체 디바이스.

Claims (20)

  1. 자기 랜덤 액세스 메모리(magnetic random access memory; MRAM) 셀을 제조하는 방법에 있어서,
    기판 위에 제1 자기층(magnetic layer)을 형성하는 단계;
    상기 제1 자기층 위에 제1 비자기 물질층(non-magnetic material layer)을 형성하는 단계;
    상기 제1 비자기 물질층 위에 제2 자기층을 형성하는 단계;
    상기 제2 자기층 위에 제2 비자기 물질층을 형성하는 단계;
    상기 제2 비자기 물질층 위에 그리고 상기 제2 비자기 물질층과 직접 접촉하는 제3 비자기 물질층을 형성하는 단계; 및
    상기 제3 비자기 물질층, 상기 제2 비자기 물질층, 상기 제2 자기층, 상기 제1 비자기 물질층, 및 상기 제1 자기층을 패터닝함으로써, 상기 MRAM 셀을 형성하는 단계
    를 포함하고,
    상기 MRAM 셀 내의 상기 제2 자기층은 서로 분리된 복수의 자기 물질 조각(magnetic material piece)들을 포함하고, 상기 제2 및 제3 비자기 물질층 각각은 유전체 물질로 만들어진 것인, 자기 랜덤 액세스 메모리(MRAM) 셀을 제조하는 방법.
  2. 제1항에 있어서,
    상기 복수의 자기 물질 조각들은 상기 제2 비자기 물질층의 상기 유전체 물질에 의해 서로 분리된 것인, 자기 랜덤 액세스 메모리(MRAM) 셀을 제조하는 방법.
  3. 제1항에 있어서,
    상기 복수의 자기 물질 조각들의 크기들은 평면도에서 바라봤을 때 랜덤한 것인, 자기 랜덤 액세스 메모리(MRAM) 셀을 제조하는 방법.
  4. 제1항에 있어서,
    상기 복수의 자기 물질 조각들의 높이들은 랜덤한 것인, 자기 랜덤 액세스 메모리(MRAM) 셀을 제조하는 방법.
  5. 제1항에 있어서,
    상기 제2 자기층의 두께는 0.2㎚ 내지 1.5㎚의 범위 내에 있는 것인, 자기 랜덤 액세스 메모리(MRAM) 셀을 제조하는 방법.
  6. 제1항에 있어서,
    상기 복수의 자기 물질 조각들 각각의 크기는 평면도에서 바라봤을 때 1㎚ 내지 10㎚의 범위 내에 있는 것인, 자기 랜덤 액세스 메모리(MRAM) 셀을 제조하는 방법.
  7. 제1항에 있어서,
    인접해 있는 자기 물질 조각들 사이의 간격들은 평면도에서 바라봤을 때 0.2㎚ 내지 5㎚의 범위 내에 있는 것인, 자기 랜덤 액세스 메모리(MRAM) 셀을 제조하는 방법.
  8. 자기 랜덤 액세스 메모리(MRAM) 셀을 제조하는 방법에 있어서,
    기판 위에 제1 자기층을 형성하는 단계;
    상기 제1 자기층 위에 제1 비자기 물질층을 형성하는 단계;
    상기 제1 비자기 물질층 위에 제2 자기층을 형성하는 단계;
    상기 제2 자기층 위에 있고 상기 제1 비자기 물질층과 직접 접촉하는 제2 비자기 물질층을 형성하는 단계; 및
    상기 제2 비자기 물질층, 상기 제2 자기층, 상기 제1 비자기 물질층, 및 상기 제1 자기층을 패터닝함으로써, 상기 MRAM 셀을 형성하는 단계
    를 포함하고,
    상기 MRAM 셀 내의 상기 제2 자기층은 서로 분리된 복수의 자기 물질 아일랜드(island)들을 포함하고, 상기 제2 비자기 물질층의 두께는 상기 복수의 자기 물질 아일랜드들의 최대 높이보다 큰 것인, 자기 랜덤 액세스 메모리(MRAM) 셀을 제조하는 방법.
  9. 자기 랜덤 액세스 메모리(MRAM) 셀을 포함한 반도체 디바이스에 있어서, 상기 MRAM 셀은,
    기판 위에 배치된 제1 자기층;
    비자기 물질로 제조되고 상기 제1 자기층 위에 배치된 제1 비자기 물질층;
    상기 제1 비자기 물질층 상에 바로 배치된 제2 자기층; 및
    상기 제2 자기층 위에 배치된 제2 비자기 물질층
    을 포함하고,
    상기 제2 자기층은 서로 분리된 복수의 자기 물질 조각들을 포함하고, 상기 제2 비자기 물질층의 두께는 상기 제2 자기층의 두께보다 큰 것인, 반도체 디바이스.
  10. 제9항에 있어서,
    상기 복수의 자기 물질 조각들은 비자기 물질에 의해 서로 분리된 것인, 반도체 디바이스.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
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  17. 삭제
  18. 삭제
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