CN110649156B - 磁性随机存取存储器及其制造方法 - Google Patents

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Abstract

本发明的实施例提供了一种磁性随机存取存储器及其制造方法。半导体器件包括磁性随机存取存储器(MRAM)单元。MRAM单元包括：设置在衬底上方的第一磁性层、由非磁性材料制成并且设置在第一磁性层上方的第一非磁性材料层、设置在第一非磁性材料层上方的第二磁性层，以及设置在第二磁性层上方的第二非磁性材料层。第二磁性层包括彼此分离的多个磁性材料片。

Description

磁性随机存取存储器及其制造方法
技术领域
本发明的实施例涉及磁性随机存取存储(MRAM)器件，并且更具体地，涉及基于由半导体器件形成的磁性隧道结单元的MRAM器件及其制造方法。
背景技术
MRAM提供了与易失性静态随机存取存储器(SRAM)相当的性能，以及与易失性动态随机存取存储器(DRAM)相当的密度和较低的功耗。与非易失性存储器(NVM)闪存相比，MRAM提供了更快的存取时间并且经受最小的随时间推移的退化，而闪存只能重写有限的次数。MRAM单元由包括两个铁磁层的磁性隧道结(MTJ)形成，其中，两个铁磁层通过薄的绝缘阻挡层分离，并且MRAM单元通过电子穿过绝缘阻挡层在两个铁磁层之间隧穿而工作。
发明内容
根据本发明的一个方面，提供了一种制造磁性随机存取存储器(MRAM)单元的方法，所述方法包括：在衬底上方形成第一磁性层；在所述第一磁性层上方形成第一非磁性材料层；在所述第一非磁性材料层上方形成第二磁性层；在所述第二磁性层上方形成第二非磁性材料层；图案化所述第二非磁性材料层、所述第二磁性层、所述第一非磁性材料层和所述第一磁性层，从而形成所述磁性随机存取存储器单元，其中，所述磁性随机存取存储器单元中的所述第二磁性层包括彼此分离的多个磁性材料片。
根据本发明的另一个方面，提供了一种制造磁性随机存取存储器(MRAM)单元的方法，所述方法包括：在衬底上方形成第一磁性层；在所述第一磁性层上方形成第一非磁性材料层；在所述第一非磁性材料层上方形成第二磁性层；在所述第二磁性层上方形成第二非磁性材料层并且所述第二非磁性材料层与所述第一非磁性材料层直接接触；图案化所述第二非磁性材料层、所述第二磁性层、所述第一非磁性材料层和所述第一磁性层，从而形成所述磁性随机存取存储器单元，其中，所述磁性随机存取存储器单元中的所述第二磁性层包括彼此分离的多个磁性材料岛部。
根据本发明的又一方面，提供了一种包括磁性随机存取存储器(MRAM)单元的半导体器件，其中，所述磁性随机存取存储器单元包括：第一磁性层，设置在衬底上方；第一非磁性材料层，由非磁性材料制成并且设置在所述第一磁性层上方；第二磁性层，设置在所述第一非磁性材料层上方；以及第二非磁性材料层，设置在所述第二磁性层上方；其中，所述第二磁性层包括彼此分离的多个磁性材料片。
附图说明
图1A是根据本发明的实施例的MTJ MRAM单元的示意图。
图1B是根据本发明的实施例的MTJ膜堆叠件的示意性截面图。
图2A和图2B示出根据本发明的实施例的MTJ膜堆叠件的磁性层的示意性截面图。
图3A和图3B示出MTJ膜堆叠件的操作。图3C和图3D示出MTJ膜堆叠件的操作。
图4A示出MTJ MRAM的示意性电路图，图4B示出MTJ MRAM的存储器单元的示意性立体图，以及图4C示出MTJ MRAM的存储器单元布局。
图5A示出根据本发明的实施例的MTJ单元的部分的截面图。图5B和图5C示出根据本发明的实施例的MTJ单元的部分的平面图(顶视图)。
图6A、图6B、图6C、图6D和图6E示出根据本发明的其他实施例的MTJ单元的部分的截面图。
图7A、图7B、图7C、图7D和图7E示出根据本发明的实施例的包括MRAM单元的半导体器件的顺序制造工艺的各个阶段。
图8A和图8B示出根据本发明的其他实施例的包括MRAM单元的半导体器件的顺序制造工艺的各个阶段。图8C和图8D示出根据本发明的其他实施例的包括MRAM单元的半导体器件的顺序制造工艺的各个阶段。
图9示出根据本发明的实施例的包括MRAM单元的半导体器件的截面图。
图10A、图10B和图10C示出根据本发明的实施例的包括MRAM的半导体器件的顺序制造工艺的各个阶段。
图11A和图11B示出根据本发明的实施例的包括MRAM的半导体器件的顺序制造工艺的各个阶段。
图12A和图12B示出根据本发明的另一实施例的包括MRAM的半导体器件的顺序制造工艺的各个阶段。
图13A和图13B示出根据本发明的另一实施例的包括MRAM的半导体器件的顺序制造工艺的各个阶段。
图14A和图14B示出根据本发明的另一实施例的包括MRAM的半导体器件的顺序制造工艺的各个阶段。
图15A和图15B示出根据本发明的另一实施例的包括MRAM的半导体器件的顺序制造工艺的各个阶段。
具体实施方式
应当理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简明和清楚，可以以不同的尺寸任意地绘制各个部件。在附图中，为了简明，可省略一些层/部件。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。另外，术语“由...制成”可以意为“包括”或者“由...组成”。此外，在接下来的制造工艺中，在所描述的操作中/之间可以存在一个或多个额外的操作，并且可以改变操作的顺序。在本发明中，短语“A、B和C之一”是指“A、B和/或C”(A、B、C、A和B、A和C、B和C或A、B和C)，并不意味着来自A的一个元件、来自B的一个元件和来自C的一个元件，除非另有说明。
在MRAM器件的操作中，写入电流、写入电压和/或写入功率是关键的区分因素。随着器件按比例缩小，提供驱动电流和电压的能力通常会降低。对于移动设备和许多其他应用，功耗也是一个关键因素。写入电压、写入电流和/或写入功率越低，系统设计变得越灵活，并且器件性能得到改善。切换自由磁性层所需的电流密度(Jc)和自由磁性层的电阻率(Ra)通常是与自由磁性层的组成、结构和界面有关的内在特性。因此，通过设计自由磁性层的组成、结构和界面，可以获得降低的写入电流、写入电压和写入功率。但是，这很困难。另一个关键的区分因素是MRAM器件的临界尺寸(CD)。CD越小，潜在的存储容量就越高。当自由磁性层理想地制成连续的单个磁性金属材料层时，整个层可以认为是一个磁畴(magneticdomain)，其中，整个层的各自旋强耦合在一起。实际上，在自由磁性层中具有多个畴是不可避免的。因此，在MRAM器件中，大多数MRAM单元可以具有一个畴，而一些MRAM单元可以在自由磁性层中具有多个畴。具有多个畴的MRAM单元将导致MRAM性能分布中的拖尾位(tailingbits)。随着CD收缩，此类中将存在更多拖尾位，其中，拖尾行为更加恶化，从而成为CD按比例缩小的重要障碍。
在本发明中，自由磁性层具有隔离结构，其中，多个磁性材料片彼此分开。代替连续的单个磁性金属材料层，通过非磁性隔离层隔离的隔离晶粒(grain)用作自由磁性层。
图1A是根据本发明的实施例的MTJ MRAM单元的示意图，以及图1B是MTJ膜堆叠件的示意性截面图。在半导体器件的下部金属层Mx和上部金属层My之间设置MTJ膜堆叠件100。金属层Mx和My用于将一个元件连接至在衬底之上的不同层级处形成的半导体器件中的另一元件。此外，下部金属层Mx连接至切换器件SW，其中，该切换器件SW可以由MOS FET形成，其中，该MOS FET包括但不限于，平面MOS FET、鳍式FET、全环栅(GAA)FET或任何其他切换器件。切换器件的控制端子(例如，FET的栅极端子)连接至字线。上部金属层My连接至位线。在一些实施例中，在上部金属层My和位线之间设置切换器件SW。
图1B所示的MTJ膜堆叠件100包括连接至下部金属层Mx的第一电极层110和连接至上部金属层My的第二电极层155。在第一电极层110与第二电极层155之间设置MTJ功能层101。
MTJ功能层101包括第二钉扎磁性层130、自由磁性层140和由非磁性材料制成并且设置在第二钉扎磁性层130与自由磁性层140之间的隧穿阻挡层135。自由磁性层140和第二钉扎磁性层130分别包括可以磁性定向的一种或多种铁磁材料。第二钉扎磁性层130配置为使得磁取向是固定的并且将不响应于典型的磁场。在一些实施例中，自由磁性层140的厚度在从约0.8nm至约1.5nm的范围内。在一些实施例中，第二钉扎磁性层130的厚度在从约0.8nm至约2.0nm的范围内。
隧穿阻挡层135包括能够在较低的电势下将自由磁性层140与第二钉扎磁性层130电隔离且能够在较高的电势下通过电子隧穿传导电流的相对薄的氧化物层。在一些实施例中，隧穿阻挡层135包括厚度在从约0.5nm至约1.2nm的范围内的氧化镁(MgO)。
如图1B所示，MTJ功能层101还包括反铁磁层125。反铁磁层125用于固定第二钉扎磁性层130的磁取向。反铁磁层125包括钌(Ru)或任何其他合适的反铁磁材料。在一些实施例中，反铁磁层125的厚度在从约0.4nm至约1.0nm的范围内。
如图1B所示，MTJ功能层101还包括第一钉扎磁性层120和第二钉扎磁性层130，其中，它们均包括一种或多种磁性材料。
在由例如Cu、Al、W、Co、Ni和/或它们的合金制成的下部金属层Mx上形成第一电极层110，并且在第二电极层155上形成由例如Cu、Al、W、Co、Ni和/或它们的合金制成的上部金属层My。
第二钉扎磁性层130包括多个磁性材料层。在一些实施例中，如图2A所示，第二钉扎磁性层130包括四层1301、1302、1303和1304，其中，层1304与隧穿阻挡层135接触并且层1301与反铁磁层125接触。在一些实施例中，层1301(最底层)包括钴(Co)和铂(Pt)的多层结构。在一些实施例中，钴层的厚度在从约0.3nm至约0.6nm的范围内，并且铂层的厚度在从约0.2nm至约0.5nm的范围内。钴层的厚度可以与铂层相同或更大。在一些实施例中，交替地堆叠钴层和铂层，从而使得层1301的总厚度在从约2.0nm至约5.0nm的范围内。层1302包括厚度在从约0.4nm至约0.6nm的范围内的钴层。在特定实施例中，层1301包括钴层，并且层1302是如上所述的钴层和铂层的多层。在本发明中，“元素”层通常意味着该“元素”的含量大于99％。
层1303是间隔层。在一些实施例中，间隔层1303的厚度在从约0.2nm至约0.5nm的范围内。层1304包括钴铁硼(CoFeB)层、钴/钯(CoPd)层和/或钴铁(CoFe)层。在一些实施例中，层1304的厚度在从约0.8nm至约1.5nm的范围内。
第一钉扎磁性层120包括多个磁性材料层。在一些实施例中，如图2B所示，第一钉扎磁性层120包括两层1201和1202，其中，层1202与反铁磁层125接触。在一些实施例中，层1201包括钴(Co)和铂(Pt)的多层结构。在一些实施例中，钴层的厚度在从约0.3nm至约0.6nm的范围内，并且铂层的厚度在从约0.2nm至约0.5nm的范围内。钴层的厚度可以与铂层相同或更大。在一些实施例中，交替地堆叠钴层和铂层，从而使得层1201的总厚度在从约5.0nm至约10.0nm的范围内。层1202包括厚度在从约0.4nm至约0.6nm的范围内的钴层。
在一些实施例中，自由磁性层140包括厚度在从约0.1nm至约2.0nm的范围内的钴铁硼(CoFeB)层、钴/钯(CoPd)层和/或钴铁(CoFe)层。在其他实施例中，自由磁性层140的厚度在从0.2nm至1.5nm的范围内。在特定实施例中，自由磁性层140的厚度在从0.2nm至1.0nm的范围内。稍后将描述自由磁性层140的详细结构。
如图1B所示，MTJ功能层101还包括形成在第一电极层110上的晶种层115、形成在自由磁性层140上的覆盖层145以及形成在覆盖层145上的扩散阻挡层150。覆盖层145包括诸如氧化镁、氧化硅或氧化铝的介电材料，并且在一些实施例中，覆盖层145具有在从约0.5nm至约1.5nm的范围内的厚度。扩散阻挡层150由与覆盖层145相同或不同的材料制成，并且包括诸如氧化镁、氧化硅或氧化铝的介电材料，并且在一些实施例中，扩散阻挡层150具有在从约0.5nm至约1.5nm的范围内的厚度。当扩散阻挡层150由与覆盖层相同的材料制成时，省略扩散阻挡层150和覆盖层145中的任何一个。
第一电极层110包括诸如金属(例如，Ta、Mo、Co、Pt、Ni)的导电材料，以降低第一钉扎磁性层120的电阻，特别是用于编程的电阻。第二电极层155还包括诸如金属的导电材料，以降低读取期间的电阻率。
可以通过物理汽相沉积(PVD)、分子束外延(MBE)、脉冲激光沉积(PLD)、原子层沉积(ALD)、电子束(e束)外延、化学汽相沉积(CVD)或衍生的CVD工艺(包括低压CVD(LPCVD)、超高真空CVD(UHVCVD)、减压CVD(RPCVD))或它们的任何组合，或任何其他合适的膜沉积方法来形成钉扎磁性层、自由磁性层和反铁磁层。也可以通过CVD、PVD或ALD或任何其他合适的膜沉积方法来形成隧穿阻挡层和扩散阻挡层。
图3A至图3D示出MTJ单元的存储器操作。如图3A至图3D所示，MTJ单元包括钉扎磁性层10、隧穿阻挡层15和自由磁性层20。钉扎磁性层10对应于图1B的第二钉扎磁性层130或第一钉扎磁性层120、反铁磁层125和第二钉扎磁性层130的组合。隧穿阻挡层15对应于图1B的隧穿阻挡层135，并且自由磁性层20对应于图1B的自由磁性层140。在图3A至图3D中，省略了剩余的层。电流源30串联连接至MTJ结构。在一些实施例中，平面图中的单元尺寸(MTJ堆叠件的最大宽度)在从约10nm至约100nm的范围内。
在图3A中，钉扎磁性层10和自由磁性层20在相对的方向上磁性定向。在一些实施例中，钉扎磁性层10和自由磁性层20的自旋方向平行于膜堆叠件方向(垂直于膜的表面)。如图3B所示，钉扎磁性层10和自由磁性层20在相同的方向上磁性定向。如图3C和图3D所示，在其他实施例中，钉扎磁性层10和自由磁性层20的自旋方向垂直于膜堆叠件方向(平行于膜的表面)。在图3C中，钉扎磁性层10和自由磁性层20在相对的方向上磁性定向，而在图3D中，钉扎磁性层10和自由磁性层20在相同的方向上磁性定向。
如果通过电流源30迫使相同的电流值IC流过MTJ单元，则可以发现，在图3A(或图3C)的情况下的单元电压V1大于在图3B(或图3D)的情况下的单元电压V2，因为图3A(或图3C)中所示的相对定向的MTJ单元的电阻大于图3B(或图3D)所示的相同定向的MTJ单元的电阻。二进制逻辑数据(“0”和“1”)可以存储在MTJ单元中，并且基于单元方向和所得到的电阻进行检索。此外，由于所存储的数据不需要存储能量源，所以该单元是非易失性的。
图4A示出MTJ MRAM阵列50的示意性电路图。每个存储器单元包括MTJ单元Mc和诸如MOS FET的晶体管Tr。晶体管Tr的栅极连接至字线WL1...WLm中的一根，并且晶体管Tr的漏极(或源极)连接至MTJ单元Mc的一端，并且MTJ单元的另一端连接至位线BLn、BLn+1和BLn+2中的一根。此外，在一些实施例中，用于编程的信号线(未示出)提供为与MTJ单元相邻。
通过激活该单元的字线、迫使读取电流通过该单元的位线然后测量该位线上的电压来读取存储器单元。例如，为了读取目标MTJ单元的状态，激活字线以导通晶体管Tr。目标MTJ单元的自由磁性层由此通过晶体管Tr连接至固定的电位线SLn、SLn+1和SLn+2中的一根(例如，接地)。接下来，迫使读取电流在位线上。由于仅导通给定的读取晶体管Tr，所以读取电流通过目标MTJ单元流至接地端。然后测量位线的电压以确定目标MTJ单元的状态(“0”或“1”)。在一些实施例中，如图4A所示，每个MTJ单元均具有一个读取晶体管Tr。因此，这种类型的MRAM架构称为1T1R。在其他实施例中，将两个晶体管分配给一个MTJ单元，从而形成2T1R系统。可以采用其他单元阵列配置。
图4B示出MTJ MRAM的存储器单元的示意性立体图，并且图4C示出MTJ MRAM的存储器单元布局。
如图4B和图4C所示，在诸如MOS FET的切换器件SW之上设置MTJ单元MTJ。MOSFET的栅极Gate是字线WL或连接至由金属层形成的字线。MTJ单元的底部电极Mx连接至形成在有源区AR中的MOS FET的漏极，并且形成在有源区AR中的MOS FET的源极连接至源极线SL。MTJ单元的上部电极连接至位线BL。在一些实施例中，可以通过金属层M1和M2形成源极线SL，并且可以通过金属层M3形成位线BL。在特定实施例中，多个金属布线中的一个是单个器件层，并且在其他实施例中，一个或多个金属布线是两个或多个器件层。
图5A示出根据本发明的实施例的MTJ单元的部分的截面图。在接下来的实施例中使用与图1A至图4C所述的先前实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略其详细说明。
图5A示出钉扎磁性层(第二钉扎磁性层)130、隧穿阻挡层135、自由磁性层140和覆盖层145。在本发明中，自由磁性层140包括通过分离层142彼此分离的多个磁性材料片140P。在本发明中，自由磁性层140不是单个集成的层压层。在一些实施例中，分离层142由非磁性材料制成。在特定实施例中，分离层142由诸如氧化镁、氧化硅或氧化铝的介电材料制成。
在一些实施例中，分离层142的非磁性材料与隧穿阻挡层135的非磁性材料相同。在其他实施例中，分离层142的非磁性材料不同于隧穿阻挡层135的非磁性材料。在一些实施例中，分离层142的非磁性材料与覆盖层145的非磁性材料相同。在其他实施例中，分离层142的非磁性材料不同于覆盖层145的非磁性材料。在特定实施例中，分离层142的非磁性材料、隧穿阻挡层135的非磁性材料和覆盖层145的非磁性材料是相同的。此外，在一些实施例中，如图5A所示，分离层142形成为与隧穿阻挡层135直接接触。在一些实施例中，分离层142是非晶的，并且在其他实施例中是单晶的或多晶的。
如图5B和图5C所示，多个磁性材料片140P是由分离层142围绕的岛部。在一些实施例中，岛部140P的形状和/或尺寸是均匀的。在一些实施例中，该尺寸是磁性材料片140P的最大宽度。在一些实施例中，尺寸的变化量(3σ)小于约0.2nm。例如，通过测量10个磁性材料片140P来计算变化量3σ。
在其他实施例中，岛部140P的形状和/或尺寸是随机的。在一些实施例中，如图5C所示，该形状是圆形、椭圆形、云形和/或不确定形状。在平面图中，岛部140P的尺寸是岛部的最大宽度。
在一些实施例中，平面图中的多个磁性材料片140P中的每个的平均尺寸均在从约0.5nm至约20nm的范围内，并且在其他实施例中均在从约1nm至约10nm的范围内。在一些实施例中，尺寸的变化量(3σ)小于约1nm。例如，通过测量10个磁性材料片140P来计算变化量3σ。
在一些实施例中，平面图中相邻的磁性材料片之间的平均间隔在从约0.2nm至约10nm的范围内，并且在其他实施例中在从约1nm至约5nm的范围内。
厚度是多个(例如，10个)磁性材料片的平均高度，并且该厚度在从约0.2nm至约1.5nm的范围内。在特定实施例中，自由磁性层140的厚度在从约0.2nm至约1.0nm的范围内。在一些实施例中，多个磁性材料片的高度是随机的。
在一些实施例中，磁性材料片140P具有随机的磁场方向。在特定实施例中，每个磁性材料片140P均具有一个磁畴和/或由单晶制成。
在一些实施例中，在平面图中覆盖第一非磁性层的多个磁性材料片140P的面积与一个MRAM单元内的隧穿阻挡层135的面积的比率在从约0.5至约0.9的范围内。换言之，通过多个磁性材料片140P覆盖一个MRAM单元内的隧道阻挡层135的约50至90％的表面。在其他实施例中，该比率在从约0.6至约0.8的范围内。
图6A至图6E示出根据本发明的其他实施例的MTJ单元的部分的截面图。
在一些实施例中，如图6A所示，磁性材料片140P具有锥形的柱状形状，其中，该形状的顶部宽度小于底部宽度。在一些实施例中，如图6B所示，磁性材料片140P具有锥形的柱状形状，其中，该形状的顶部宽度大于底部宽度。在其他实施例中，如图6C所示，磁性材料片140P是在中间处具有最大宽度的柱状的桶形形状。在其他实施例中，如图6D所示，磁性材料片140P是在中间处具有最小宽度的柱状的枕形形状。在一些实施例中，如图6E所示，磁性材料片140P的截面形状是随机的。
图7A至图7E示出根据本发明的实施例的包括MRAM单元的半导体器件的顺序制造工艺的各个阶段。应当理解，可以在图7A至图7E所示的工艺之前、期间和之后提供额外的操作，并且对于本方法的额外的实施例，可以替换或消除下面描述的一些操作。在接下来的实施例中使用与图1A至图6E所述的先前实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略其详细说明。
如图7A所示，在衬底(例如，图9所示的201)上方形成第一磁性层130，并且在第一磁性层130上方形成第一非磁性材料层135。可以通过包括溅射方法的PVD、ALD和/或CVD或任何其他成膜方法来形成第一磁性层130。可以通过CVD、PVD或ALD或任何其他合适的膜沉积方法形成第一非磁性材料层135。
接下来，如图7B所示，在第一非磁性材料层135上方形成第二磁性层140。可以通过CVD、PVD或ALD或任何其他合适的膜沉积方法形成第二磁性层140。在特定实施例中，使用溅射方法。在一些实施例中，膜沉积速率在从约0.01纳米/秒至约0.5纳米/秒的范围内。如图7B所示，当第二磁性层140的厚度小于临界厚度时，第二磁性层140可以具有多个磁性材料片(岛部)。
后续地，如图7C所示，在第二磁性层140上方形成第二非磁性材料层142。由于第二磁性层140由岛部形成，第二非磁性材料层142填充磁性材料片(岛部)之间的间隔，并且形成为与第一非磁性材料层135的暴露的表面部分直接接触。在一些实施例中，在第二磁性层140最高部分的层级处或下面形成第二非磁性材料层142。在其他实施例中，第二非磁性材料层142形成至比第二磁性层140的最高部分更高的层级，并且因此多个磁性材料片完全嵌入到第二非磁性材料层142中。可以通过CVD、PVD或ALD或任何其他合适的膜沉积方法来形成第二非磁性材料层142。
此外，如图7D所示，在第二非磁性材料层142和第二磁性层140上方形成作为覆盖层的第三个非磁性材料层145。可以通过CVD、PVD或ALD或任何其他合适的膜沉积方法形成第三非磁性层145。
后续地，如图7E所示，通过使用一个或多个光刻和蚀刻操作对第三非磁性材料层145、第二非磁性材料层142、第二磁性层140、第一非磁性材料层135和第一磁性层130进行图案化。在一些实施例中，在图案化之前，在第三非磁性材料层145上方形成一个或多个额外的层。
图8A和图8B示出根据本发明的其他实施例的包括MRAM单元的半导体器件的顺序制造工艺的各个阶段。
在一些实施例中，在形成第二磁性层140之后，形成第三(或第二)非磁性层145是单膜形成操作，从而使得多个磁性材料片完全嵌入到第三(第二)非磁性材料层145中。然后，如图8B所示，通过使用一个或多个光刻和蚀刻操作来图案化第三(第二)非磁性材料层145、第二磁性层140、第一非磁性材料层135和第一磁性层130。
图8C和图8D示出根据本发明的其他实施例的包括MRAM单元的半导体器件的顺序制造工艺的各个阶段。
在一些实施例中，在形成第二磁性层140之后，实施退火操作。当通过退火操作使第二磁性层140形成为如图8C所示的非隔离层141时，非隔离层成为多个磁性材料片140P，如图8D所示。
在一些实施例中，退火温度在从约400℃至约800℃的范围内。在特定实施例中，退火温度在从约400℃至约600℃的范围内持续约5分钟至约90分钟。在其他实施例中，退火温度在从约600℃至约800℃的范围内持续约5秒至约30分钟。退火操作可以是使用红外灯或激光退火的灯光退火(lamp annealing)。
在一些实施例中，可以通过波长色散X射线荧光(WDXRF)测量第二磁性层140的厚度。
图9示出根据本发明的实施例的MTJ MRAM的截面图。在接下来的实施例中使用与图1A至图4C所述的先前实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略其详细说明。
如图9所示，在衬底201上方设置MRAM的MTJ单元。在一些实施例中，平面图中的单元尺寸(MTJ堆叠件的最大宽度)在从约10nm至约100nm的范围内。
在衬底201上方设置MRAM的MTJ单元。在一些实施例中，衬底201包括：合适的元素半导体，诸如硅、金刚石或锗；合适的合金半导体或化合物半导体，诸如Ⅳ族化合物半导体(硅锗(SiGe)、碳化硅(SiC)、碳化硅锗(SiGeC)、GeSn、SiSn、SiGeSn)、Ⅲ-Ⅴ族化合物半导体(例如，砷化镓(GaAs)、砷化铟镓(InGaAs)、砷化铟(InAs)、磷化铟(InP)、锑化铟(InSb)、磷砷化镓(GaAsP)或磷化铟镓(GaInP))等。此外，衬底201可以包括外延层(epi层)，外延层(epi层)可以受到应变以用于性能增强，和/或可以包括绝缘体上硅(SOI)结构。
在衬底201上设置诸如晶体管(例如，MOS FET)的各种电子器件(未示出)。MOS FET可以包括平面MOS FET、鳍式FET和/或全环栅极FET。在衬底201上方设置第一层间介电(ILD)层210以覆盖电子器件。第一ILD层210可以称为金属间介电(IMD)层。第一ILD层210包括诸如氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、诸如碳掺杂的氧化物的低k电介质、诸如多孔碳掺杂的二氧化硅的极低k电介质、诸如聚酰亚胺的聚合物、这些的组合等的一个或多个介电层。在一些实施例中，通过诸如CVD、可流动CVD(FCVD)或旋涂玻璃工艺的工艺形成第一ILD210，尽管可以使用任何可接受的工艺。后续地，实施诸如化学机械抛光(CMP)和/或回蚀刻工艺等的平坦化工艺。
此外，通过例如镶嵌工艺形成下部金属引线213。下部金属引线213包括诸如Cu、Cu合金、Al或任何其他合适的导电材料的一层或多层导电材料。如图9所示，在下部金属引线213上方设置每个MTJ单元。尽管图9示出三个MTJ单元，但是MTJ单元的数量不限于三个。
如图9所示，在第一ILD层210上形成作为蚀刻停止层的第一绝缘层220。在一些实施例中，第一绝缘层220包括与第一ILD层210不同的材料并且包括碳化硅、氮化硅、氧化铝或任何其他合适的材料。在一些实施例中，第一绝缘层220的厚度在从约10nm至约25nm的范围内。
在第一绝缘层220上方形成第二ILD层225。第二ILD层包括诸如氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、诸如碳掺杂的氧化物的低k电介质、诸如多孔碳掺杂的二氧化硅的极低k电介质、诸如聚酰亚胺的聚合物、这些的组合等的一个或多个介电层。在一些实施例中，用于第一ILD层210的材料和用于第二ILD层225的材料是相同的。在其他实施例中，不同的介电材料用于第一ILD层210和第二ILD层225。
在一些实施例中，通孔接触件219形成为与下部金属引线213接触并且穿过第二ILD层225和第一蚀刻停止层220。在一些实施例中，通孔接触件219包括衬垫层215和主体层217。在一些实施例中，衬垫层215包括Ti、TiN、Ta或TaN或其他合适的材料的一层或多层，并且主体层217包括W、Cu、Al、Mo、Co、Pt、Ni和/或它们的合金或其他合适的材料的一层或多层。
如图9所示，MRAM单元包括底部电极254、MTJ膜堆叠件255和顶部电极256。底部电极254、MTJ膜堆叠件255和顶部电极256对应于图1B的第一电极110、MTJ功能层101和第二电极155。MRAM单元结构具有如图9所示的锥形形状。MRAM单元结构在底部(底部电极254)处的宽度大于顶部(顶部电极256)处的宽度。在一些实施例中，底部电极254的厚度在从约5nm至约20nm的范围内。在一些实施例中，MTJ膜堆叠件255的厚度在从约15nm至约50nm的范围内。
在一些实施例中，在MRAM单元结构的相对两侧壁上形成作为侧壁间隔件层的第一绝缘覆盖层227。第一绝缘覆盖层227包括一层或多层绝缘材料。在一些实施例中，使用氮化物基绝缘材料。在特定实施例中，氮化物基绝缘材料是诸如氮化硅、SiON、SiCN和SiOCN的氮化硅基绝缘材料。在一些实施例中，第一绝缘覆盖层227的厚度T1在从约5nm至约30nm的范围内，并且在其他实施例中，该厚度在从约10nm至约20nm的范围内。
此外，在第一绝缘覆盖层227上方形成第二绝缘覆盖层280。第二绝缘覆盖层280包括与第一绝缘覆盖层227不同的一层或多层绝缘材料。在一些实施例中，使用铝基绝缘材料。在特定实施例中，铝基绝缘材料包括氧化铝、氮化铝、氮氧化铝、碳化铝和/或碳氧化铝。在一些实施例中，第二绝缘覆盖层280的厚度T2小于第一绝缘覆盖层的厚度T1。在一些实施例中，厚度T2在从约1nm至约10nm的范围内，并且在其他实施例中，该厚度在从约3nm至约5nm的范围内。
此外，在各MRAM单元结构之间的间隔中设置第三ILD层230。第三ILD层230包括诸如氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、诸如碳掺杂的氧化物的低k电介质、诸如多孔碳掺杂的二氧化硅的极低k电介质、诸如聚酰亚胺的聚合物、这些的组合等的一个或多个介电层。在一些实施例中，用于第一ILD层210的材料、用于第二ILD层225的材料和用于第三ILD层230的材料是相同的。在其他实施例中，它们中的至少两个由不同的介电材料制成。
此外，在第三ILD层230上方设置第四ILD层。在一些实施例中，第四ILD层是多层结构并且包括形成在第三ILD层230上的作为蚀刻停止层的第一介电层235、形成在第一介电层235上的第二介电层237和形成在第二介电层上的第三介电层240。在其他实施例中，第四ILD层是没有第一介电层和第二介电层中的一个的两层结构。
在一些实施例中，第一介电层235和第二介电层237由与第三介电层240不同的材料制成，并且包括氮化硅、SiON、SiOCN、SiCN、SiC或任何其他合适材料的一层或多层。在一些实施例中，第一介电层235和第二介电层237由彼此不同的材料制成。
第三介电层240包括一个或多个介电层，诸如氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、诸如碳掺杂的氧化物的低k电介质、诸如多孔碳掺杂的二氧化硅的极低k电介质、诸如聚酰亚胺的聚合物、这些的组合等。
在一些实施例中，用于第一ILD层210的材料、用于第二ILD层225的材料、用于第三ILD层230的材料和用于第三介电层240的材料是相同的。在其他实施例中，它们中的至少两个由不同的介电材料制成。在一些实施例中，第三介电层240的厚度大于第一介电层235和第二介电层237的厚度。
如图9所示，导电接触件245形成为与顶部电极256接触。导电接触件245与下部金属引线213和/或通孔接触件219相同或类似，并且由例如Cu、Al、Ta、Ti、Mo、Co、Pt、Ni、W、TiN和/或TaN和/或它们的合金或其他合适的材料制成。
如图9所示，在一些实施例中，顶部电极256的上表面与第一绝缘覆盖层227和/或第二绝缘覆盖层280的上表面大致齐平。
图10A至图15B示出根据本发明的实施例的包括MRAM的半导体器件的顺序制造工艺的各个阶段。应当理解，可以在图10A至图15B所示的工艺之前、期间和之后提供额外的操作，并且对于本方法的额外的实施例，可以替换或消除下面描述的一些操作。在接下来的实施例中使用与图1A至图9所述的先前实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略其详细说明。
如图10A所示，在位于衬底201上方的第一ILD层210中形成下部金属引线213。在一些实施例中，在下部金属引线213下方提供通孔接触件207。然后，如图10B所示，在图10A的结构上方形成作为蚀刻停止层的第一绝缘层220，并且在第一绝缘层220上方形成第二ILD层225。而且，如图10B所示，通过使用一个或多个光刻和蚀刻操作来形成通孔接触开口222以暴露下部金属引线213的上表面。后续地，如图10C所示，形成包括层215和217的通孔接触件219。实施诸如CVD、包括溅射的PVD、ALD、电化学镀和/或电镀等一种或多种成膜操作，并且实施诸如CMP的平坦化操作以制造通孔接触件219。
然后，如图11A所示，依次形成用于底部电极254的第一导电层254A，用于MTJ膜堆叠件255的堆叠层255A和用于顶部电极256的第二导电层256A。在一些实施例中，在第二导电层256A上形成硬掩模层300。堆叠层255A包括至少一个第一磁性层130、第一非磁性材料层135、第二磁性层140和第二和/或第三非磁性材料层142、145。
如图11A所示，通过使用一个或多个光刻和蚀刻操作，将图11A所示的膜堆叠件图案化为包括底部电极254、MTJ膜堆叠件255和顶部电极256的MRAM单元结构。在一些实施例中，在图案化第二导电层256A、堆叠层255A和第一导电层254A之后，部分地凹进第二ILD层225。在一些实施例中，凹进的数量D1在从约1nm至约30nm的范围内。
后续地，如图12A所示，形成第一绝缘覆盖层227以覆盖MRAM单元结构。可以通过CVD、PVD或ALD或任何其他合适的膜沉积方法形成第一绝缘覆盖层227。在一些实施例中，通过CVD、PVD或ALD在小于约150℃的温度范围(诸如从约100℃至约150℃的范围内)处形成第一绝缘覆盖层227。当在较高的温度(诸如从约200℃至约300℃(或更大)的范围内)形成第一绝缘覆盖层227时，成膜工艺可能导致损坏MTJ膜堆叠件255，因为在MTJ膜堆叠件255上直接形成第一绝缘覆盖层227。如图12A所示，共形地形成第一绝缘覆盖层227。
然后，如图12B所示，形成第二绝缘覆盖层280以覆盖MRAM单元结构。可以通过CVD、PVD或ALD或任何其他合适的膜沉积方法形成第二绝缘覆盖层280。如图12B所示，共形地形成第二绝缘覆盖层280。如上所述，在一些实施例中，第二绝缘覆盖层280包括铝基绝缘材料。可以通过以下操作形成诸如AlO(Al2O3)、AlN、AlC、AlOC和AlON的铝基绝缘材料。首先，在第一绝缘覆盖层227上形成铝层。使用三甲基铝(TMA)通过例如金属有机CVD(MOCVD)或ALD形成铝层。然后，对铝层实施实施使用NH3、CO2和/或CO气体的等离子体处理，以将铝层转化为AlO、AlN、AlC、AlOC或AlON。受等离子体处理的铝层中的Al、O、C和/或N的浓度并不均匀，特别是沿着垂直方向。AlON层可以由AlO和AlN的两层制成。在一些实施例中，在该层的底部保留厚度小于约1nm的薄铝层。可以采用使用氧化溶液的铝层的化学氧化。在一些实施例中，通过使用适当的源气体，可以通过CVD、PVD或ALD或其他合适的方法直接形成AlO、AlOC、AlC、AlN和/或AlON层。在一些实施例中，通过CVD、PVD或ALD在从约300℃至约450℃的范围内的温度处形成第二绝缘覆盖层280。尽管可以采用较低的形成温度(例如，小于300℃)，由于第一绝缘覆盖层227覆盖MTJ膜堆叠件255，所以较高的形成温度(约300℃至约450℃)可能不会损坏MTJ膜堆叠件255。在一些实施例中，除了铝基绝缘材料以外的介电材料(例如，氮化硅、SiC、SiON或SiCN)用作第二绝缘覆盖层280。在一些实施例中，不使用第二绝缘覆盖层280。
接下来，如图13A所示，形成用于第三ILD层230的介电材料层230A以完全覆盖第二绝缘覆盖层280。在一些实施例中，如图13B所示，对介电材料层230A实施回蚀刻操作，并且然后实施CMP操作。因为第二绝缘覆盖层280与第三ILD层230之间的CMP操作的选择性高，所以CMP操作可以利用第二绝缘覆盖层280作为停止层。在一些实施例中，当CMP操作停止在第二绝缘覆盖层280的上表面时，可以防止过蚀刻第三ILD层230，并且因此位于MRAM单元结构之上的第二绝缘覆盖层280的上表面与第三ILD层230的上表面大致齐平。
后续地，如图14A所示，在图13B的结构上方形成包括第一介电层235、第二介电层237和第三介电层240的第四ILD层。可以通过CVD、PVD或ALD或其他合适的成膜方法形成第四ILD层的介电层。在一些实施例中，通过诸如CVD、可流动CVD(FCVD)或旋涂工艺的工艺形成第三介电层240，尽管可以使用任何可接受的工艺。后续地，实施诸如化学机械抛光(CMP)和/或回蚀刻工艺等的平坦化工艺。
然后，如图14B所示，通过使用一个或多个光刻和蚀刻操作来形成接触开口242。因为第二绝缘覆盖层280与第四ILD层之间的蚀刻操作的选择性高，所以蚀刻操作可以利用第二绝缘覆盖层280作为蚀刻停止层。
接下来，如图15A和图15B所示，通过干蚀刻和/或湿蚀刻去除第二绝缘覆盖层280的部分和第一绝缘覆盖层227的部分，由此暴露顶部电极256。在一些实施例中，去除第二绝缘覆盖层280的部分，并且然后去除第一绝缘覆盖层227的部分。在一些实施例中，使用一个或多个湿蚀刻操作。在特定实施例中，实施湿蚀刻操作以去除第二绝缘覆盖层280，并且实施干蚀刻操作以去除第一绝缘覆盖层227。在其他实施例中，还实施湿蚀刻操作以去除第一绝缘覆盖层227。通过使用湿蚀刻，可以抑制对MTJ膜堆叠件255的损坏。
后续地，如图15B所示，接触开口242填充有导电材料，以形成与暴露的顶部电极256接触的导电接触件245。
应当理解，图11B所示的器件经受进一步半导体工艺以形成诸如互连金属层、介电层、钝化层等的各种部件。
应当理解，在此不必讨论所有优势，没有特定的优势是所有实施例或实例都必需的，并且其他实施例或实例可提供不同的优势。
在本实施例中，使用多个磁性材料片作为自由磁性层(隔离层)。这种结构可以改变自由磁性层设计的性质，从默认(default)的单个畴到默认的多个畴。如果畴或晶粒的尺寸远小于器件CD(例如，单元尺寸)并且紧密地分布磁性材料片，器件CD按比例缩小对性能分布没有明显影响。例如，当切换自由磁性层的电流密度(Jc)和自由磁性层的电阻率(Ra)相同时，写入电流、写入电压和写入功率可以随着磁性颗粒的总截面减小(按比例缩小)。出于这个原因，分离的自由磁性层结构可以具有较小的写入电流、写入电压和写入功率。
根据本发明的一个方面，在制造磁性随机存取存储器(MRAM)单元的方法中，在衬底上方形成第一磁性层。在第一磁性层上方形成第一非磁性材料层。在第一非磁性材料层上方形成第二磁性层。在第二磁性层上方形成第二非磁性材料层。图案化第二非磁性材料层、第二磁性层、第一非磁性材料层和第一磁性层，从而形成MRAM单元。MRAM单元中的第二磁性层包括彼此分离的多个磁性材料片。在先前和以下实施例的一个或多个中，通过非磁性材料将多个磁性材料片彼此分离。在先前和以下实施例的一个或多个中，在形成第二非磁性材料层之前，在第二磁性层上方进一步形成第三非磁性材料层，从而分离多个磁性材料片。在先前和以下实施例的一个或多个中，第二非磁性材料层的非磁性材料与分离多个磁性材料片的非磁性材料相同。在先前和以下实施例的一个或多个中，第二非磁性材料层的非磁性材料不同于分离多个磁性材料片的非磁性材料。在先前和以下实施例的一个或多个实施例中，分离多个磁性材料片的非磁性材料是介电材料。在先前和以下实施例的一个或多个中，第三非磁性材料层形成为与第一非磁性材料层直接接触。在先前和以下实施例的一个或多个中，平面图中的多个磁性材料片的尺寸是随机的。在先前和以下实施例的一个或多个中，多个磁性材料片的高度是随机的。在先前和以下实施例的一个或多个中，第二磁性层的厚度在从0.2nm至1.5nm的范围内。在先前和以下实施例的一个或多个中，平面图中的多个磁性材料片中的每个的尺寸在从1nm至10nm的范围内。在先前和以下实施例的一个或多个中，平面图中的相邻磁性材料片之间的间隔在从0.2nm至5nm的范围内。在先前和以下实施例的一个或多个中，多个磁性材料片中的每个具有一个磁畴。
根据本发明的另一方面，在制造MRAM单元的方法中，在衬底上方形成第一磁性层，在第一磁性层上方形成第一非磁性材料层，在第一非磁性材料层上方形成第二磁性层，以及在第二磁性层上方形成第二非磁性材料层并且第二非磁性材料层与第一非磁性材料层直接接触。图案化第二非磁性材料层、第二磁性层、第一非磁性材料层和第一磁性层，从而形成MRAM单元。MRAM单元中的第二磁性层包括彼此分离的多个磁性材料岛部。在先前和以下实施例的一个或多个中，通过第二非磁性材料层将多个磁性材料岛部彼此分离。在先前和以下实施例的一个或多个中，第二非磁性材料层的厚度大于多个磁性材料岛部的最大高度。在先前和以下实施例的一个或多个中，第二非磁性材料层由MgO制成。在先前和以下实施例的一个或多个中，多个磁性材料岛部中的每个具有一个磁畴。
根据本发明的另一方面，在制造MRAM单元的方法中，在衬底上方形成第一磁性层，在第一磁性层上方形成第一非磁性材料层，在第一非磁性材料层上方形成第二磁性层，对第二磁性层实施退火操作，以及在第二磁性层上方形成第二非磁性材料层。图案化第二非磁性材料层、第二磁性层、第一非磁性材料层和第一磁性层，从而形成MRAM单元。MRAM单元中的第二磁性层包括彼此分离的多个磁性材料片。在先前和以下实施例的一个或多个中，退火操作的退火温度在从400℃至800℃的范围内。
根据本发明的一个方面，一种半导体器件包括磁性随机存取存储器(MRAM)单元。MRAM单元包括：设置在衬底上方的第一磁性层、由非磁性材料制成并设置在第一磁性层上方的第一非磁性材料层、设置在第一非磁性材料层上方的第二磁性层，以及设置在第二磁性层上方的第二非磁性材料层。第二磁性层包括彼此分离的多个磁性材料片。在先前和以下实施例的一个或多个中，通过非磁性材料将多个磁性材料片彼此分离。在先前和以下实施例的一个或多个中，第二非磁性材料层的非磁性材料与分离多个磁性材料片的非磁性材料相同。在先前和以下实施例的一个或多个中，第二非磁性材料层的非磁性材料不同于分离多个磁性材料片的非磁性材料。在先前和以下实施例的一个或多个中，第一非磁性材料层的非磁性材料与分离多个磁性材料片的非磁性材料相同。在先前和以下实施例的一个或多个中，第一非磁性材料层的非磁性材料不同于分离多个磁性材料片的非磁性材料。在先前和以下实施例的一个或多个中，第一非磁性材料层、第二非磁性材料层和分离多个磁性材料片的非磁性材料由相同的材料制成。在先前和以下实施例的一个或多个实施例中，分离多个磁性材料片的非磁性材料是介电材料。在先前和以下实施例的一个或多个中，介电材料是氧化镁。在先前和以下实施例的一个或多个中，平面图中的多个磁性材料片的尺寸是随机的。在先前和以下实施例的一个或多个中，多个磁性材料片的高度是随机的。在先前和以下实施例的一个或多个中，第二磁性层的厚度在从0.2nm至1.5nm的范围内。在先前和以下实施例的一个或多个中，平面图中的多个磁性材料片中的每个的尺寸在从1nm至10nm的范围内。在先前和以下实施例的一个或多个中，平面图中的相邻磁性材料片之间的间隔在从0.2nm至5nm的范围内。在先前和以下实施例的一个或多个中，多个磁性材料片具有随机的磁场方向。在先前和以下实施例的一个或多个中，覆盖第一非磁性层的多个磁性材料片的面积与第一非磁性层的面积的比率在从0.5至0.9的范围内。在先前和以下实施例的一个或多个中，多个磁性材料片中的每个具有一个磁畴。在先前和以下实施例的一个或多个，多个磁性材料片中的每个的宽度沿垂直方向是不均匀的。
根据本发明的另一方面，半导体器件包括MRAM单元。MRAM单元包括设置在衬底上方的MRAM单元结构。MRAM单元结构包括底部电极、磁性隧道结(MTJ)堆叠件和顶部电极。MRAM单元结构包括覆盖MRAM单元结构的侧壁的第一绝缘覆盖层、设置在第一绝缘覆盖层上方的第二绝缘覆盖层、介电层以及与顶部电极接触的导电接触件。第一绝缘覆盖层由氮化物基绝缘材料制成。第二绝缘覆盖层由与氮化物基绝缘材料不同的铝基绝缘材料制成。MTJ堆叠件包括：设置在衬底上方的钉扎磁性层、设置在第一磁性层上方的隧穿阻挡层、设置在隧穿阻挡层上方的自由磁性层和设置在第二磁性层上方的覆盖层。第二磁性层包括彼此分离的多个磁性材料岛部。
根据本发明的另一方面，MRAM包括MRAM单元的矩阵。MRAM单元包括：设置在衬底上方的第一磁性层、由非磁性材料制成并设置在第一磁性层上方的第一非磁性材料层、设置在第一非磁性材料层上方的第二磁性层，以及设置在第二磁性层上方的第二非磁性材料层。第二磁性层包括通过第二非磁性材料层或嵌入到第二非磁性材料层中而彼此分离的多个磁性材料片。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种制造磁性随机存取存储器单元的方法，所述方法包括：
在衬底上方形成第一磁性层；
在所述第一磁性层上方形成第一非磁性材料层；
在所述第一非磁性材料层上方形成第二磁性层；
在所述第二磁性层上方形成第二非磁性材料层；
在所述第二非磁性材料层上形成第三非磁性材料层并与所述第二非磁性材料层直接接触；
图案化所述第三非磁性材料层、所述第二非磁性材料层、所述第二磁性层、所述第一非磁性材料层和所述第一磁性层，从而形成所述磁性随机存取存储器单元，
其中，所述磁性随机存取存储器单元中的所述第二磁性层包括彼此分离的多个磁性材料片，并且第二非磁性材料层和第三非磁性材料层中的每一层均由介电材料制成。
2.根据权利要求1所述的方法，其中，通过所述第二非磁性材料层的介电材料将所述多个磁性材料片彼此分离。
3.根据权利要求2所述的方法，其中，所述第二非磁性材料层由MgO制成。
4.根据权利要求2所述的方法，其中，所述第二非磁性材料层的所述介电材料与所述第三非磁性材料层的所述介电材料相同。
5.根据权利要求2所述的方法，其中，所述第二非磁性材料层的所述介电材料与所述第三非磁性材料层的所述介电材料不同。
6.根据权利要求2所述的方法，其中，所述第二非磁性材料层是非晶的。
7.根据权利要求2所述的方法，其中，所述第二非磁性材料层形成为与所述第一非磁性材料层直接接触。
8.根据权利要求1所述的方法，其中，所述多个磁性材料片的尺寸在平面图中是随机的。
9.根据权利要求1所述的方法，其中，所述多个磁性材料片的高度是随机的。
10.根据权利要求1所述的方法，其中，所述第二磁性层的厚度在从0.2nm至1.5nm的范围内。
11.根据权利要求1所述的方法，其中，所述多个磁性材料片中的每个的尺寸在平面图中均在从1nm至10nm的范围内。
12.根据权利要求1所述的方法，其中，相邻磁性材料片之间的间隔在平面图中在从0.2nm至5nm的范围内。
13.根据权利要求1所述的方法，其中，所述多个磁性材料片中的每个均具有一个磁畴。
14.一种制造磁性随机存取存储器单元的方法，所述方法包括：
在衬底上方形成第一磁性层；
在所述第一磁性层上方形成第一非磁性材料层；
在所述第一非磁性材料层上方形成第二磁性层；
在所述第二磁性层上方形成第二非磁性材料层并且所述第二非磁性材料层与所述第一非磁性材料层直接接触；
图案化所述第二非磁性材料层、所述第二磁性层、所述第一非磁性材料层和所述第一磁性层，从而形成所述磁性随机存取存储器单元，
其中，所述磁性随机存取存储器单元中的所述第二磁性层包括彼此分离的多个磁性材料岛部，
其中，所述第二非磁性材料层的厚度大于所述多个磁性材料岛部的最大高度。
15.根据权利要求14所述的方法，其中，通过所述第二非磁性材料层将所述多个磁性材料岛部彼此分离。
16.根据权利要求14所述的方法，其中，所述第二非磁性材料层的非磁性材料不同于所述第一非磁性材料层的非磁性材料。
17.根据权利要求14所述的方法，其中，所述第二非磁性材料层由MgO制成。
18.根据权利要求14所述的方法，其中，所述多个磁性材料岛部中的每个均具有一个磁畴。
19.一种包括磁性随机存取存储器单元的半导体器件，其中，所述磁性随机存取存储器单元包括：
第一磁性层，设置在衬底上方；
第一非磁性材料层，由非磁性材料制成并且设置在所述第一磁性层上方；
第二磁性层，设置在所述第一非磁性材料层上方；以及
第二非磁性材料层，设置在所述第二磁性层上方，并且所述第二非磁性材料层与所述第一非磁性材料层直接接触；
其中，所述第二磁性层包括彼此分离的多个磁性材料片，并且所述第二非磁性材料层的厚度大于所述第二磁性层的厚度。
20.根据权利要求19所述的半导体器件，其中，通过所述第二非磁性材料层的非磁性材料将所述多个磁性材料片彼此分离。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10784440B2 (en) * 2017-11-10 2020-09-22 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic random access memory with various size magnetic tunneling junction film stacks
US11069854B2 (en) 2018-10-15 2021-07-20 International Business Machines Corporation Laser anneal for MRAM encapsulation enhancement
US11004899B2 (en) * 2019-04-26 2021-05-11 Everspin Technologies, Inc. Magnetoresistive devices and methods therefor
US11195993B2 (en) * 2019-09-16 2021-12-07 International Business Machines Corporation Encapsulation topography-assisted self-aligned MRAM top contact
US11309216B2 (en) * 2020-01-27 2022-04-19 International Business Machines Corporation Large grain copper interconnect lines for MRAM
US11355696B2 (en) 2020-06-12 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic tunnel junction structures and related methods
US11957063B2 (en) * 2021-08-28 2024-04-09 Yimin Guo Magnetoresistive element having a nano-current-channel structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101046981A (zh) * 2006-03-31 2007-10-03 富士通株式会社 垂直磁记录介质与磁存储装置
JP2009135534A (ja) * 2002-07-25 2009-06-18 Japan Science & Technology Agency スピントランジスタ及びそれを用いた不揮発性メモリ
CN102916123A (zh) * 2011-08-05 2013-02-06 海力士半导体有限公司 具有多电平的磁阻存储装置及其驱动方法
CN106298831A (zh) * 2015-06-25 2017-01-04 台湾积体电路制造股份有限公司 用于mram mtj顶部电极连接的技术

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004200245A (ja) * 2002-12-16 2004-07-15 Nec Corp 磁気抵抗素子及び磁気抵抗素子の製造方法
US7420786B2 (en) * 2004-03-03 2008-09-02 Kabushiki Kaisha Toshiba Arrangement of a magneto-resistance effect element having a surface contacting a side face of an electrode and magnetic memory using this arrangement
US7088609B2 (en) * 2004-05-11 2006-08-08 Grandis, Inc. Spin barrier enhanced magnetoresistance effect element and magnetic memory using the same
US20070085068A1 (en) * 2005-10-14 2007-04-19 Dmytro Apalkov Spin transfer based magnetic storage cells utilizing granular free layers and magnetic memories using such cells
US8183652B2 (en) 2007-02-12 2012-05-22 Avalanche Technology, Inc. Non-volatile magnetic memory with low switching current and high thermal stability
US8018011B2 (en) * 2007-02-12 2011-09-13 Avalanche Technology, Inc. Low cost multi-state magnetic memory
US7732881B2 (en) 2006-11-01 2010-06-08 Avalanche Technology, Inc. Current-confined effect of magnetic nano-current-channel (NCC) for magnetic random access memory (MRAM)
JP2007266498A (ja) * 2006-03-29 2007-10-11 Toshiba Corp 磁気記録素子及び磁気メモリ
US9601687B2 (en) 2014-02-12 2017-03-21 Qualcomm Incorporated Dual interface free layer with amorphous cap layer for perpendicular magnetic tunnel junction

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009135534A (ja) * 2002-07-25 2009-06-18 Japan Science & Technology Agency スピントランジスタ及びそれを用いた不揮発性メモリ
CN101046981A (zh) * 2006-03-31 2007-10-03 富士通株式会社 垂直磁记录介质与磁存储装置
CN102916123A (zh) * 2011-08-05 2013-02-06 海力士半导体有限公司 具有多电平的磁阻存储装置及其驱动方法
CN106298831A (zh) * 2015-06-25 2017-01-04 台湾积体电路制造股份有限公司 用于mram mtj顶部电极连接的技术

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