TWI690098B - 磁性隨機存取記憶體基本單元的製造方法及其半導體裝置 - Google Patents

磁性隨機存取記憶體基本單元的製造方法及其半導體裝置 Download PDF

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Abstract

一種半導體裝置包含磁性隨機存取記憶體基本單元。磁 性隨機存取記憶體基本單元包含：第一磁性層，安置於基底上方；第一非磁性材料層，由非磁性材料製成且安置於第一磁性層上方；第二磁性層，安置於第一非磁性材料層上方；以及第二非磁性材料層，安置於第二磁性層上方。第二磁性層包含彼此分離的多個磁性材料片。

Description

磁性隨機存取記憶體基本單元的製造方法及其 半導體裝置
本揭露是關於一種磁性隨機存取記憶體(magnetic random access memory；MRAM)裝置，且更特定言之是關於一種基於形成有半導體裝置的磁性穿隧接面基本單元的磁性隨機存取記憶體裝置。
一種磁性隨機存取記憶體提供可與揮發性靜態隨機存取記憶體(static random access memory；SRAM)相當的效能及可與揮發性動態隨機存取記憶體(dynamic random access memory；DRAM)相當的具有較低功率消耗的密度。相較於非揮發性記憶體(non-volatile memory；NVM)快閃記憶體，磁性隨機存取記憶體提供快得多的存取時間且隨時間推移遭受的降級極小，而快閃記憶體僅可覆寫有限次數。磁性隨機存取記憶體基本單元由包括兩個由薄絕緣障壁隔開的鐵磁性層的磁性隧穿接面(magnetic tunneling junction；MTJ)形成，且藉由在兩個鐵磁性層之間經由絕緣障壁穿隧電子來操作。
根據本揭露的態樣，在製造磁性隨機存取記憶體基本單元的方法中，第一磁性層形成於基底上方。第一非磁性材料層形成於第一磁性層上方。第二磁性層形成於第一非磁性材料層上方。第二非磁性材料層形成於第二磁性層上方。圖案化第二非磁性材料層、第二磁性層、第一非磁性材料層以及第一磁性層，由此形成磁性隨機存取記憶體基本單元。磁性隨機存取記憶體基本單元中的第二磁性層包含彼此分離的多個磁性材料片。
根據本揭露的另一態樣，在製造磁性隨機存取記憶體基本單元的方法中，第一磁性層形成於基底上方，第一非磁性材料層形成於第一磁性層上方，第二磁性層形成於第一非磁性材料層上方，且第二非磁性材料層形成於第二磁性層上方且與第一非磁性材料層直接接觸。圖案化第二非磁性材料層、第二磁性層、第一非磁性材料層以及第一磁性層，由此形成磁性隨機存取記憶體基本單元。磁性隨機存取記憶體基本單元中的第二磁性層包含彼此分離的多個磁性材料島狀物。
根據本揭露的另一態樣，一種磁性隨機存取記憶體包含磁性隨機存取記憶體基本單元矩陣。磁性隨機存取記憶體基本單元包含：第一磁性層，安置於基底上方；第一非磁性材料層，由非磁性材料製成且安置於第一磁性層上方；第二磁性層，安置於第一非磁性材料層上方；以及第二非磁性材料層，安置於第二磁性層上方。第二磁性層包含藉由第二非磁性材料層彼此分離且嵌入於第二非磁性材料層中的多個磁性材料片。
10:固定磁性層
15:穿隧障壁層
20:自由磁性層
30:電流源
50:磁性隧穿接面磁性隨機存取記憶體陣列
100、255:磁性隧穿接面膜堆疊
101:磁性隧穿接面功能層
110:第一電極層
115:晶種層
120:第一固定磁性層
125:反鐵磁性層
130:第二固定磁性層
135:穿隧障壁層
140:自由磁性層
140P:磁性材料片
141:非隔離層
142:分離層
145:罩蓋層
150:擴散障壁層
155:第二電極層
201:基底
207:通孔接點
210:第一層間介電層
213、215:下部金屬佈線
217:主體層
219:通孔接點
220:第一絕緣層
222:通孔接觸開口
225:第二層間介電層
227:第一絕緣覆蓋層
230:第三層間介電層
230A:介電材料層
235:第一介電層
237:第二介電層
240:第三介電層
242:接觸開口
245:導電接點
254:底部電極
254A:第一導電層
255A:堆疊層
256:頂部電極
256A:第二導電層
280:第二絕緣覆蓋層
300:硬罩幕層
1201、1202、1301、1302、1303、1304:層
AR:主動區域
BL、BLn、BLn+1、BLn+2:位元線
D1:凹陷量
Gate:閘極
M1、M2、M3:金屬層
Mc、MTJ:磁性隧穿接面基本單元
Mx:下部金屬層
My:上部金屬層
SL:源極線
SLn、SLn+1、SLn+2:固定電勢線
SW:開關裝置
T1、T2:厚度
Tr:電晶體
V1、V2:基本單元電壓
WL、WL1......WLm:字線
圖1A為根據本揭露的實施例的磁性隧穿接面磁性隨機存取記憶體基本單元的示意圖。
圖1B為根據本揭露的實施例的磁性隧穿接面膜堆疊的示意性截面圖。
圖2A及圖2B繪示根據本揭露的實施例的磁性隧穿接面膜堆疊的磁性層的示意性截面圖。
圖3A及圖3B繪示磁性隧穿接面膜堆疊的操作。圖3C及圖3D繪示磁性隧穿接面膜堆疊的操作。
圖4A繪示磁性隧穿接面磁性隨機存取記憶體的示意性電路圖，圖4B繪示磁性隧穿接面磁性隨機存取記憶體的記憶胞的示意性透視圖，且圖4C繪示磁性隧穿接面磁性隨機存取記憶體的記憶胞佈局。
圖5A繪示根據本揭露的實施例的磁性隧穿接面基本單元的一部分的截面圖。圖5B及圖5C繪示根據本揭露的實施例的磁性隧穿接面基本單元的一部分的平面圖(俯視圖)。
圖6A、圖6B、圖6C、圖6D以及圖6E繪示根據本揭露的其他實施例的磁性隧穿接面基本單元的一部分的截面圖。
圖7A、圖7B、圖7C、圖7D以及圖7E繪示根據本揭露的實施例的包含磁性隨機存取記憶體基本單元的半導體裝置的連續製造製程的各個階段。
圖8A及圖8B繪示根據本揭露的其他實施例的包含磁性隨機 存取記憶體基本單元的半導體裝置的連續製造製程的各個階段。圖8C及圖8D繪示根據本揭露的其他實施例的包含磁性隨機存取記憶體基本單元的半導體裝置的連續製造製程的各個階段。
圖9繪示根據本揭露的實施例的包含磁性隨機存取記憶體基本單元的半導體裝置的截面圖。
圖10A、10B以及圖10C繪示根據本揭露的實施例的包含磁性隨機存取記憶體的半導體裝置的連續製造製程的各個階段。
圖11A及圖11B繪示根據本揭露的實施例的包含磁性隨機存取記憶體的半導體裝置的連續製造製程的各個階段。
圖12A及圖12B繪示根據本揭露的另一實施例的包含磁性隨機存取記憶體的半導體裝置的連續製造製程的各個階段。
圖13A及圖13B繪示根據本揭露的另一實施例的包含磁性隨機存取記憶體的半導體裝置的連續製造製程的各個階段。
圖14A及圖14B繪示根據本揭露的另一實施例的包含磁性隨機存取記憶體的半導體裝置的連續製造製程的各個階段。
圖15A及圖15B繪示根據本揭露的另一實施例的包含磁性隨機存取記憶體的半導體裝置的連續製造製程的各個階段。
應理解，以下揭露內容提供用於實施本揭露的不同特徵的許多不同實施例或實例。下文描述組件及配置的特定實施例或實例以簡化本揭露。當然，這些組件及配置僅為實例且並不意欲為限制性的。舉例而言，元件的尺寸不限於所揭露的範圍或值，但可取決於製程條件及/或裝置的所需特性。此外，在以下描述中， 第一構件在第二構件上方或上的形成可包含第一構件及第二構件直接接觸地形成的實施例，且亦可包含額外構件可在第一構件與第二構件之間形成以使得第一構件與第二構件可不直接接觸的實施例。為簡單及清楚起見，各種構件可按不同比例任意地繪製。在隨附圖式中，為簡化起見，可省略一些層/構件。
另外，為了便於描述，可在本文中使用空間相對術語，諸如「在...下面(beneath)」、「在...下方(below)」、「下部的(lower)」、「在...上方(above)」、「上部的(upper)」以及其類似術語，以描述如圖中所示出的一個元件或構件與另一元件或構件的關係。除圖中所描繪的定向以外，空間相對術語意欲涵蓋裝置在使用或操作中的不同定向。裝置可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞可同樣相應地進行解釋。另外，術語「由......製成」可意謂「包括」或「由......組成」。另外，在以下製造製程中，在所描述操作中/之間可存在一或多個額外操作，且可改變操作順序。在本揭露中，除非另外描述，否則片語「A、B以及C中的一者」意謂「A、B及/或C」(A，B，C，A及B，A及C，B及C，或A、B及C)，且並不意謂A中的一個元件、B中的一個元件以及C中的一個元件。
在磁性隨機存取記憶體裝置的操作中，寫入電流、寫入電壓及/或寫入功率為關鍵差分因子(differential)。隨著裝置按比例縮減，一般供應驅動電流及電壓的能力減小。對於移動及許多其他應用而言，功率消耗亦為關鍵因子。寫入電壓、寫入電流及/或寫入功率愈低，系統設計變得愈靈活，且提高裝置效能。切換自由磁性層的所需電流密度(Jc)及自由磁性層的電阻率(Ra)一 般為與組成、結構以及自由磁性層的界面相關的固有屬性。因此，可藉由工程改造組成、結構以及自由磁性層的界面來實現減小寫入電流、寫入電壓以及寫入功率。然而，這是非常困難的。另一關鍵差分因子為磁性隨機存取記憶體裝置的臨界尺寸(critical dimension；CD)。臨界尺寸愈小，潛在儲存容量變得愈高。當自由磁性層理想地製為磁性金屬材料的連續單層時，整層被視為一個磁域，其中整層的旋塗強健地耦合在一起。實際上，自由磁性層中不可避免地具有多個域。因此，在磁性隨機存取記憶體裝置中，大部分磁性隨機存取記憶體基本單元可具有一個域，而磁性隨機存取記憶體基本單元中的一些在自由磁性層中可具有多個域。具有多個域的磁性隨機存取記憶體基本單元將在磁性隨機存取記憶體屬性分佈中產生加尾位元(tailing bit)。隨著臨界尺寸收縮，此類別中將存在更多加尾位元，隨著加尾行為變更嚴重，而成為臨界尺寸縮放的重要障礙。
在本揭露中，自由磁性層具有隔離結構，所述隔離結構具有彼此分離的多個磁性材料片。代替磁性金屬材料的連續單層，以藉由非磁性隔離層所分離的隔離顆粒作為自由磁性層。
圖1A為根據本揭露的實施例的磁性隧穿接面磁性隨機存取記憶體基本單元的示意圖，且圖1B為磁性隧穿接面膜堆疊的示意性截面圖。磁性隧穿接面膜堆疊100安置於半導體裝置的下部金屬層Mx與上部金屬層My之間。金屬層Mx及金屬層My用於在形成於基底上的不同層處的半導體裝置中將一個元件連接至另一元件。另外，將下部金屬層Mx耦接至開關裝置SW，其可由包含但不限於以下的金屬氧化物半導體場效電晶體(Metal Oxide Semiconductor Field Effect Transistor；MOSFET)形成：平面金屬氧化物半導體場效電晶體、鰭式場效電晶體、閘極環繞式(gate-all-around；GAA)場效電晶體，或任何其他開關裝置。將開關裝置的控制終端(例如場效電晶體的閘極終端)耦接至字線(word line)。將上部金屬層My耦接至位元線。在一些實施例中，開關裝置SW安置於上部金屬層My與位元線之間。
圖1B中所繪示的磁性隧穿接面膜堆疊100包含耦接至下部金屬層Mx的第一電極層110及耦接至上部金屬層My的第二電極層155。磁性隧穿接面功能層101安置於第一電極層110與第二電極層155之間。
磁性隧穿接面功能層101包含第二固定(pinned)磁性層130、自由磁性層140以及由非磁性材料製成且安置於第二固定磁性層130與自由磁性層140之間的穿隧障壁層135。自由磁性層140及第二固定磁性層130包含一或多種可分別以磁性方式定向的鐵磁性材料。第二固定磁性層130設置以使得磁性定向固定且不會響應於典型磁場。在一些實施例中，自由磁性層140的厚度在約0.8奈米至約1.5奈米範圍內。在一些實施例中，第二固定磁性層130的厚度在約0.8奈米至約2.0奈米範圍內。
穿隧障壁層135包含能夠在較低電位下使自由磁性層140與第二固定磁性層130電隔離，並且能夠在較高電位下經由電子隧穿傳導電流的相對較薄氧化物層。在一些實施例中，穿隧障壁層135包含厚度在約0.5奈米至約1.2奈米範圍內的氧化鎂(magnesium oxide；MgO)。
磁性隧穿接面功能層101更包含反鐵磁性層125，如圖 1B中所繪示。反鐵磁性層125用於固定第二固定磁性層130的磁性定向。反鐵磁性層125包含釕(Ru)或任何其他適合反鐵磁性材料。在一些實施例中，反鐵磁性層125的厚度在約0.4奈米至約1.0奈米範圍內。
磁性隧穿接面功能層101更包含皆包含一或多種磁性材料的第一針紮磁性層120及第二針紮磁性層130，如圖1B中所繪示。
第一電極層110形成於由例如銅(Cu)、鋁(Al)、鎢(W)、鈷(Co)、鎳(Ni)及/或其合金製成的下部金屬層Mx上，且由例如銅、鋁、鎢、鈷、鎳及/或其合金製成的上部金屬層My形成於第二電極層155上。
第二固定磁性層130包含多層磁性材料。在一些實施例中，如圖2A中所繪示，第二固定磁性層130包含四個層1301、層1302、層1303以及層1304，其中層1304與穿隧障壁層135接觸，且層1301與反鐵磁性層125接觸。在一些實施例中，層1301(最底層)包含鈷及鉑的多層結構。在一些實施例中，鈷層的厚度在約0.3奈米至約0.6奈米範圍內，且鉑層的厚度在約0.2奈米至約0.5奈米範圍內。鈷層的厚度可與鉑層相同或大於鉑層。在一些實施例中，鈷層及鉑層交替地堆疊以使得層1301的總厚度在約2.0奈米至約5.0奈米範圍內。層1302包含厚度在約0.4奈米至約0.6奈米範圍內的鈷層。在某些實施例中，層1301包含鈷層，且層1302為如上文所闡述的鈷層及鉑層的多層。在本揭露中，「元素」層一般意謂「元素」的含量大於99%。
層1303為間隔物層。在一些實施例中，間隔物層1303 的厚度在約0.2奈米至約0.5奈米範圍內。層1304包含鈷鐵硼(CoFeB)層、鈷/鈀(CoPd)層及/或鈷鐵(CoFe)層。在一些實施例中，層1304的厚度在約0.8奈米至約1.5奈米範圍內。
第一固定磁性層120包含多層磁性材料。在一些實施例中，如圖2B中所繪示，第一固定磁性層120包含兩個層1201及層1202，其中層1202與反鐵磁性層125接觸。在一些實施例中，層1201包含鈷及鉑的多層結構。在一些實施例中，鈷層的厚度在約0.3奈米至約0.6奈米範圍內，且鉑層的厚度在約0.2奈米至約0.5奈米範圍內。鈷層的厚度可與鉑層相同或大於鉑層。在一些實施例中，鈷層及鉑層交替地堆疊以使得層1201的總厚度在約5.0奈米至約10.0奈米範圍內。層1202包含厚度在約0.4奈米至約0.6奈米範圍內的鈷層。
在一些實施例中，自由磁性層140包含鈷鐵硼層、鈷/鈀層及/或鈷鐵層，所述自由磁性層140的厚度在約0.1奈米至約2.0奈米範圍內。在其他實施例中，自由磁性層140的厚度在0.2奈米至1.5奈米範圍內。在某些實施例中，自由磁性層140的厚度在0.2奈米至1.0奈米範圍內。稍後將描述自由磁性層140的詳細結構。
磁性隧穿接面功能層101更包含形成於第一電極層110上的晶種層115、形成於自由磁性層140上的罩蓋層145以及形成於罩蓋層145上的擴散障壁層150，如圖1B中所繪示。在一些實施例中，罩蓋層145包含介電材料，諸如氧化鎂、氧化矽或氧化鋁，且具有在約0.5奈米至約1.5奈米範圍內的厚度。在一些實施例中，擴散障壁層150由與罩蓋層145相同或不同的材料製成， 且包含介電材料，諸如氧化鎂、氧化矽或氧化鋁，且具有在約0.5奈米至約1.5奈米範圍內的厚度。當擴散障壁層150由與罩蓋層相同的材料製成時，省略擴散障壁層150或罩蓋層145中的任一者。
第一電極層110包含諸如金屬(例如鉭、鉬、鈷、鉑、鎳)的導電材料，尤其針對編程而減小第一固定磁性層120的電阻。第二電極層155亦包含諸如金屬的導電材料，以減小讀取期間的電阻率。
固定磁性層、自由磁性層以及反鐵磁性層可藉由以下形成：物理氣相沈積(physical vapor deposition；PVD)；分子束磊晶法(molecular beam epitaxy；MBE)；脈衝雷射沈積(pulsed laser deposition；PLD)；原子層沈積(atomic layer deposition；ALD)；電子束(e-beam)磊晶法；化學氣相沈積(chemical vapor deposition；CVD)或衍生化學氣相沈積方法，所述方法包含低壓化學氣相沈積(low pressure CVD；LPCVD)、超高真空化學氣相沈積(ultrahigh vacuum CVD；UHVCVD)、減壓化學氣相沈積(reduced pressure CVD；RPCVD)或其任何組合，或任何其他適合的膜沈積方法。穿隧障壁層及擴散障壁層亦可藉由化學氣相沈積、物理氣相沈積或原子層沈積或任何其他適合膜沈積方法形成。
圖3A至圖3D繪示磁性隧穿接面基本單元的記憶體操作。如圖3A至圖3D中所繪示，磁性隧穿接面基本單元包含固定磁性層10、穿隧障壁層15以及自由磁性層20。固定磁性層10對應於圖1B的第二固定磁性層130或第一固定磁性層120、反鐵磁性層125以及第二固定磁性層130的組合。穿隧障壁層15對應於圖1B的穿隧障壁層135，且自由磁性層20對應於圖1B的自由磁 性層140。在圖3A至圖3D中，省略剩餘層。電流源30串聯耦接至磁性隧穿接面結構。在一些實施例中，平面圖中的基本單元大小(磁性隧穿接面堆疊的最大寬度)在約10奈米至約100奈米範圍內。
在圖3A中，固定磁性層10及自由磁性層20以磁性方式在相反方向上定向。在一些實施例中，固定磁性層10及自由磁性層20的旋轉方向平行於膜堆疊方向(垂直於膜的表面)。在圖3B中，固定磁性層10及自由磁性層20以磁性方式在相同方向上定向。在其他實施例中，固定磁性層10及自由磁性層20的旋轉方向垂直於膜堆疊方向(平行於膜的表面)，如圖3C及圖3D中所繪示。在圖3C中，固定磁性層10及自由磁性層20以磁性方式在相反方向上定向，而在圖3D中，固定磁性層10及自由磁性層20以磁性方式在相同方向上定向。
若電流源30迫使相同電流值IC流過磁性隧穿接面基本單元，則會發現在圖3A(或圖3C)的情況下的基本單元電壓V1大於在圖3B(或圖3D)的情況下的基本單元電壓V2，此是因為圖3A(或圖3C)中所繪示的相反定向的磁性隧穿接面基本單元的電阻大於圖3B(或圖3D)中所繪示的相同定向的磁性隧穿接面基本單元的電阻。二元邏輯資料(「0」及「1」)可儲存於磁性隧穿接面基本單元中並且基於基本單元定向及所得電阻而擷取。另外，由於所儲存資料不需要儲存能量源(storage energy source)，因此基本單元為非揮發性的。
圖4A繪示磁性隧穿接面磁性隨機存取記憶體陣列50的示意性電路圖。每一記憶胞包含磁性隧穿接面基本單元Mc及電 晶體Tr，諸如金屬氧化物半導體場效電晶體。電晶體Tr的閘極耦接至字線WL 1 ...字線WL m 中的一者，且電晶體Tr的汲極(或源極)耦接至磁性隧穿接面基本單元Mc的一個末端，且磁性隧穿接面基本單元的另一末端耦接至位元線BL n 、位元線BL n+1 以及位元線BL n+2 中的一者。另外，在一些實施例中，鄰近於基本單元提供用於編程的信號線(未示出)。
藉由確證所述基本單元的字線、迫使讀取電流經過所述基本單元的位元線、且隨後量測所述位元線上的電壓來讀取記憶胞。舉例而言，為了讀取目標磁性隧穿接面基本單元的狀態，確證字線接通(turn ON)電晶體Tr。目標磁性隧穿接面基本單元的自由磁性層經由電晶體Tr耦接至固定電勢(fixed potential)線SL n 、固定電勢線SL n+1 以及固定電勢線SL n+2 中的一者，例如，接地。接著，將讀取電流強加於位元線上。由於僅接通給定的讀取電晶體Tr，因此讀取電流經由目標磁性隧穿接面基本單元流至地面。隨後量測位元線的電壓以確定目標磁性隧穿接面基本單元的狀態(「0」或「1」)。在一些實施例中，如圖4A中所繪示，每一磁性隧穿接面基本單元具有一個讀取電晶體Tr。因此，此類型的磁性隨機存取記憶體架構稱為1T1R。在其他實施例中，將兩個電晶體指派給一個磁性隧穿接面基本單元，從而形成2T1R系統。可採用其他基本單元陣列設置。
圖4B繪示磁性隧穿接面磁性隨機存取記憶體的記憶胞的示意性透視圖，且圖4C繪示磁性隧穿接面磁性隨機存取記憶體的記憶胞佈局。
如圖4B及圖4C中所繪示，磁性隧穿接面基本單元MTJ 安置於諸如金屬氧化物半導體場效電晶體的開關裝置SW上方。金屬氧化物半導體場效電晶體的閘極Gate為字線WL或耦接至由金屬層形成的字線。磁性隧穿接面基本單元的底部電極Mx耦接至形成於主動區域AR中的金屬氧化物半導體場效電晶體的汲極，且形成於主動區域AR中的金屬氧化物半導體場效電晶體的源極耦接至源極線SL。磁性隧穿接面基本單元的上部電極耦接至位元線BL。在一些實施例中，源極線SL可由金屬層M1及金屬層M2形成，且位元線BL可為由金屬層M3形成。在某些實施例中，更多金屬佈線中的一者為單一裝置層，且在其他實施例中，一或多個金屬佈線為兩個或大於兩個裝置層。
圖5A繪示根據本揭露的實施例的磁性隧穿接面基本單元的一部分的截面圖。在以下實施例中可採用與圖1A至圖4C中所描述的前述實施例相同或類似的材料、設置、尺寸及/或製程，且可省略其詳細解釋。
圖5A繪示固定磁性層(第二固定磁性層)130、穿隧障壁層135、自由磁性層140以及罩蓋層145。在本揭露中，自由磁性層140包含藉由分離層142彼此分離的多個磁性材料片140P。在本揭露中，自由磁性層140不是單一整合層合(integrated laminated)層。在一些實施例中，分離層142由非磁性材料製成。在某些實施例中，分離層142由介電材料製成，所述介電材料諸如氧化鎂、氧化矽或氧化鋁。
在一些實施例中，分離層142的非磁性材料與穿隧障壁層135的非磁性材料相同。在其他實施例中，分離層142的非磁性材料不同於穿隧障壁層135的非磁性材料。在一些實施例中， 分離層142的非磁性材料與罩蓋層145的非磁性材料相同。在其他實施例中，分離層142的非磁性材料不同於罩蓋障壁層135的非磁性材料。在某些實施例中，分離層142的非磁性材料、穿隧障壁層135的非磁性材料以及罩蓋層145的非磁性材料相同。另外，在一些實施例中，如圖5A中所繪示，分離層142與穿隧障壁層135直接接觸地形成。在一些實施例中，分離層142為非晶形，而在其他實施例中，分離層142為單晶體或多晶體。
如圖5B及圖5C中所繪示，多個磁性材料片140P為由分離層142包圍的島狀物。在一些實施例中，島狀物140P的形狀及/或大小均一。在一些實施例中，大小為磁性材料片140P的最大寬度。在一些實施例中，大小的偏差(3σ)小於約0.2奈米。偏差3σ自例如10個磁性材料片140P的量測計算。
在其他實施例中，島狀物140P的形狀及/或大小隨機。在一些實施例中，形狀為圓形、橢圓形、雲狀及/或非限定形狀，如圖5C中所繪示。島狀物140P的大小為平面圖中的島狀物的最大寬度。
在一些實施例中，平面圖中的多個磁性材料片140P中的每一者的平均尺寸在約0.5奈米至約20奈米範圍內，且在其他實施例中，在約1奈米至約10奈米範圍內。在一些實施例中，大小的偏差(3σ)小於約1奈米。偏差3σ自例如10個磁性材料片140P的量測計算。
在一些實施例中，平面圖中的鄰近磁性材料片之間的平均間隔在約0.2奈米至約10奈米範圍內，且在其他實施例中，在約1奈米至約5奈米範圍內。
厚度安排在約0.2奈米至約1.5奈米範圍內，所述厚度為多個磁性材料的片(例如，10片)的平均高度。在某些實施例中，自由磁性層140的厚度在約0.2奈米至約1.0奈米範圍內。在一些實施例中，多個磁性材料片的高度為隨機的。
在一些實施例中，磁性材料片140P具有隨機磁性方向。在某些實施例中，磁性材料片140P中的每一者具有一個磁域且/或由單晶體製成。
在一些實施例中，覆蓋平面圖中的第一非磁性層的多個磁性材料片140P的區域比一個磁性隨機存取記憶體基本單元內的穿隧障壁層135的區域的比率在約0.5至約0.9範圍內。換言之，一個磁性隨機存取記憶體基本單元內的穿隧障壁層135的約50%-90%表面由自由磁性層140P覆蓋。在其他實施例中，比率在約0.6至約0.8範圍內。
圖6A至圖6E繪示根據本揭露的其他實施例的磁性隧穿接面基本單元的一部分的截面圖。
在一些實施例中，磁性材料片140P具有楔柱形狀，其頂部處的寬度小於底部處的寬度，如圖6A中所繪示。在一些實施例中，磁性材料片140P具有楔柱形狀，其頂部處的寬度大於底部處的寬度，如圖6B中所繪示。在其他實施例中，磁性材料片140P具有柱筒形狀，其在中間處具有最大寬度，如圖6C中所繪示。在其他實施例中，磁性材料片140P具有柱枕形狀，其在中間處具有最小寬度，如圖6D中所繪示。在一些實施例中，磁性材料片140P的橫截面形狀為隨機的，如圖6E中所繪示。
圖7A至圖7E繪示根據本揭露的實施例的包含磁性隨機 存取記憶體基本單元的半導體裝置的連續製造製程的各個階段。應理解，可在圖7A至圖7E中所繪示的製程之前、期間以及之後提供額外操作，且針對方法的額外實施例，可替換或除去下文中所描述的操作中的一些。與圖1A至圖6E中所描述的前述實施例相同或類似的材料、設置、尺寸及/或製程可用於以下實施例中，且可省略其詳細解釋。
如圖7A中所繪示，第一磁性層130形成於基底(例如，圖9中所繪示的基底201)上方，且第一非磁性材料層135形成於第一磁性層130上方。第一磁性層130可由包含濺鍍法的物理氣相沈積、原子層沈積及/或化學氣相沈積或任何其他成膜方法形成。第一非磁性材料層135可藉由化學氣相沈積、物理氣相沈積或原子層沈積或任何其他適合膜沈積方法形成。
接著，如圖7B中所繪示，第二磁性層140形成於第一非磁性材料層135上方。第二磁性層140可藉由化學氣相沈積、物理氣相沈積或原子層沈積或任何其他適合膜沈積方法形成。在某些實施例中，使用濺鍍法。在一些實施例中，膜沈積速率在約0.01奈米/秒至約0.5奈米/秒範圍內。當第二磁性層140的厚度小於臨界厚度時，第二磁性層140可具有多個磁性材料片(島狀物)，如圖7B中所繪示。
隨後，第二非磁性材料層142形成於第二磁性層140上方，如圖7C中所繪示。由於第二磁性層140由島狀物形成，因此第二非磁性材料層142填充磁性材料片(島狀物)之間的間隔且與第一非磁性材料層135的暴露表面部分直接接觸地形成。在一些實施例中，第二非磁性材料層142形成與第二磁性層140的最 高部分的具有相同高度或較低。在其他實施例中，第二非磁性材料層142形成於比第二磁性層140的最高部分具有更高的高度，且因此多個磁性材料片完全嵌入於第二非磁性材料層142中。第二非磁性材料層142可藉由化學氣相沈積、物理氣相沈積或原子層沈積或任何其他適合膜沈積方法形成。
另外，如圖7D中所繪示，作為罩蓋層的第三非磁性材料層145形成於第二非磁性材料層142及第二磁性層140上方。第三非磁性材料層145可藉由化學氣相沈積、物理氣相沈積或原子層沈積或任何其他適合膜沈積方法形成。
隨後，藉由使用一或多個微影及蝕刻操作圖案化第三非磁性材料層145、第二非磁性材料層142、第二磁性層140、第一非磁性材料層135以及第一磁性層130，如圖7E中所繪示。在一些實施例中，在圖案化之前，一或多個其他層形成於第三非磁性材料層145上方。
圖8A及圖8B繪示根據本揭露的其他實施例的包含磁性隨機存取記憶體基本單元的半導體裝置的連續製造製程的各個階段。
在一些實施例中，在形成第二磁性層140之後，在單一成膜操作中形成第三(或第二)非磁性層145，以使得多個磁性材料片完全嵌入於第三(第二)非磁性材料層145中。隨後，如圖8B中所繪示，藉由使用一或多個微影及蝕刻操作來圖案化第三(第二)非磁性材料層145、第二磁性層140、第一非磁性材料層135以及第一磁性層130。
圖8C及圖8D繪示根據本揭露的其他實施例的包含磁性 隨機存取記憶體基本單元的半導體裝置的連續製造製程的各個階段。
在一些實施例中，在形成第二磁性層140之後，執行退火操作。當如圖8C中所繪示藉由退火操作形成第二磁性層140作為非隔離層141時，非隔離層變為多個磁性材料片140P，如圖8D中所繪示。
在一些實施例中，退火溫度在約400℃至約800℃範圍內。在某些實施例中，退火溫度在約400℃至約600℃範圍內持續約5分鐘至約90分鐘。在其他實施例中，退火溫度在約600℃至約800℃範圍內持續約5秒至約30分鐘。退火操作可為使用紅外燈的燈退火或雷射退火。
在一些實施例中，第二磁性層140的厚度可藉由波長分散X射線螢光(wavelength dispersive X-ray fluorescence；WDXRF)量測。
圖9繪示根據本揭露的實施例的磁性隧穿接面磁性隨機存取記憶體的截面圖。在以下實施例中可採用與圖1A至圖4D中所描述的前述實施例相同或類似的材料、設置、尺寸及/或製程，且可省略其詳細解釋。
如圖9中所繪示，磁性隨機存取記憶體的磁性隧穿接面基本單元安置於基底201上方。在一些實施例中，平面圖中的基本單元大小(磁性隧穿接面堆疊的最大寬度)在約10奈米至約100奈米範圍內。
磁性隨機存取記憶體的磁性隧穿接面基本單元安置於基底201上方。在一些實施例中，基底201包含：適合元素半導 體，諸如矽、金剛石或鍺；適合合金或化合物半導體，諸如IV族化合物半導體(矽鍺(SiGe)、碳化矽(SiC)、碳化矽鍺(SiGeC)、GeSn、SiSn、SiGeSn)、III-V族化合物半導體(例如，砷化鎵(GaAs)、砷化銦鎵(InGaAs)、砷化銦(InAs)、磷化銦(InP)、銻化銦(InSb)、磷砷化鎵(GaAsP)或磷化鎵銦(GaInP))或其類似者。另外，基底201可包含磊晶層(epi-layer)，其可變形以用於效能增加，且/或可包含絕緣體上矽(silicon-on-insulator；SOI)結構。
諸如電晶體(例如，金屬氧化物半導體場效電晶體)的各種電子裝置(未示出)安置在基底201上。金屬氧化物半導體場效電晶體可包含平面金屬氧化物半導體場效電晶體、鰭式場效電晶體及/或閘極環繞式場效電晶體。第一層間介電(first interlayer dielectric；ILD)層210安置於基底201上方，以覆蓋電子裝置。第一層間介電層210可稱為金屬間介電(inter-metal dielectric；IMD)層。第一層間介電層210包含一或多個介電層，諸如氧化矽、氮化矽、氮氧化矽、摻氟矽酸鹽玻璃(fluorine-doped silicate glass；FSG)、諸如摻碳氧化物的低介電常數介電質、諸如多孔摻碳二氧化矽的超低介電常數介電質、諸如聚醯亞胺的聚合物、這些的組合或其類似者。在一些實施例中，雖然可利用任何可接受製程，但第一層間介電層210經由諸如化學氣相沈積、可流動化學氣相沈積(flowable CVD；FCVD)或旋塗玻璃製程等製程形成。隨後，執行平坦化製程，諸如化學機械拋光(chemical mechanical polishing；CMP)及/或回蝕製程或其類似者。
另外，下部金屬佈線213由例如鑲嵌製程形成。下部金 屬佈線213包含一或多個導電材料層，諸如銅、銅合金、鋁或任何其他適合導電材料。磁性隧穿接面基本單元中的每一者安置於下部金屬佈線213上方，如圖9中所繪示。儘管圖9繪示三個磁性隧穿接面基本單元，但磁性隧穿接面基本單元的數目不限於三。
如圖9中所繪示，作為蝕刻終止層的第一絕緣層220形成於第一層間介電層210上。在一些實施例中，第一絕緣層220包含不同於第一層間介電層210的材料，且包含碳化矽、氮化矽、氧化鋁或任何其他適合材料。在一些實施例中，第一絕緣層220的厚度在約10奈米至約25奈米範圍內。
第二層間介電層225形成於第一絕緣層220上方。第二層間介電層包含一或多個介電層，諸如氧化矽、氮化矽、氮氧化矽、摻氟矽酸鹽玻璃、諸如摻碳氧化物的低介電常數介電質、諸如多孔摻碳二氧化矽的超低介電常數介電質、諸如聚醯亞胺的聚合物、這些的組合或其類似者。在一些實施例中，第一層間介電層210的材料及第二層間介電層225的材料相同。在其他實施例中，不同介電材料用於第一層間介電層210及第二層間介電層225。
在一些實施例中，形成與下部金屬佈線213接觸且穿過第二層間介電層225及第一蝕刻終止層220的通孔接點219。在一些實施例中，通孔接點219包含襯墊層215及主體層217。在一些實施例中，襯墊層215包含一或多個鈦、氮化鈦、鉭或氮化鉭或其他適合材料層，且主體層217包含一或多個鎢、銅、鋁、鉬、鈷、鉑、鎳及/或其合金或其他適合材料層。
磁性隨機存取記憶體基本單元包含底部電極254、磁性 隧穿接面膜堆疊255以及頂部電極256，如圖9中所繪示。底部電極254、磁性隧穿接面膜堆疊255以及頂部電極256對應於圖1B的第一電極110、磁性隧穿接面功能層101以及第二電極155。磁性隨機存取記憶體基本單元結構具有如圖9中所繪示的楔形形狀。性隨機存取記憶體基本單元結構的底部(底部電極254)處的磁寬度大於頂部(頂部電極256)處的寬度。在一些實施例中，底部電極254的厚度在約5奈米至約20奈米範圍內。在一些實施例中，磁性隧穿接面膜堆疊255的厚度在約15奈米至約50奈米範圍內。
在一些實施例中，作為側壁間隔物層的第一絕緣覆蓋層227形成於磁性隨機存取記憶體基本單元結構的相對側壁上。第一絕緣覆蓋層227包含一或多個絕緣材料層。在一些實施例中，使用氮化物類絕緣材料。在某些實施例中，氮化物類絕緣材料為氮化矽類絕緣材料，諸如氮化矽、SiON、SiCN以及SiOCN。在一些實施例中，第一絕緣覆蓋層227的厚度T1在約5奈米至約30奈米範圍內，且在其他實施例中，在約10奈米至約20奈米範圍內。
另外，第二絕緣覆蓋層280形成於第一絕緣覆蓋層227上方。第二絕緣覆蓋層280包含不同於第一絕緣覆蓋層227的絕緣材料的一或多個層。在一些實施例中，使用鋁類絕緣材料。在某些實施例中，鋁類絕緣材料包含氧化鋁、氮化鋁、氮氧化鋁、碳化鋁及/或碳氧化鋁。在一些實施例中，第二絕緣覆蓋層280的厚度T2小於第一絕緣覆蓋層的厚度T1。在一些實施例中，厚度T2在約1奈米至約10奈米範圍內，且在其他實施例中，在約3奈米至約5奈米範圍內。
另外，第三層間介電層230安置於磁性隨機存取記憶體基本單元結構之間的間隔中。第三層間介電層230包含一或多個介電層，諸如氧化矽、氮化矽、氮氧化矽、摻氟矽酸鹽玻璃、諸如摻碳氧化物的低介電常數介電質、諸如多孔摻碳二氧化矽的超低介電常數介電質、諸如聚醯亞胺的聚合物、這些的組合或其類似者。在一些實施例中，第一層間介電層210的材料、第二層間介電層225的材料以及第三層間介電層230的材料相同。在其他實施例中，所述層中的至少兩者由不同介電材料製成。
另外，第四層間介電層安置於第三層間介電層230上方。在一些實施例中，第四層間介電層為多層結構，且包含作為蝕刻終止層的形成於第三層間介電層230上的第一介電層235、形成於第一介電層235上的第二介電層237以及形成於第二介電層上的第三介電層240。在其他實施例中，第四層間介電層為沒有第一介電層或第二介電層中的一者的兩層結構。
在一些實施例中，第一介電層235及第二介電層237由與第三介電層240不同的材料製成，且包含一或多個氮化矽、SiON、SiOCN、SiCN、SiC或任何其他適合材料層。在一些實施例中，第一介電層235及第二介電層237由彼此不同的材料製成。
第三介電層240包含一或多個介電層，諸如氧化矽、氮化矽、氮氧化矽、摻氟矽酸鹽玻璃、諸如摻碳氧化物的低介電常數介電質、諸如多孔摻碳二氧化矽的超低介電常數介電質、諸如聚醯亞胺的聚合物、這些的組合或其類似者。
在一些實施例中，第一層間介電層210的材料、第二層間介電層225的材料、第三層間介電層230的材料以及第三介電 層240的材料相同。在其他實施例中，所述層中的至少兩者由不同介電材料製成。在一些實施例中，第三介電層240的厚度大於第一介電層235及第二介電層237的厚度。
導電接點245經形成為與頂部電極256接觸，如圖9中所繪示。導電接點245與下部金屬佈線213及/或通孔接點219相同或類似，且由例如銅、鋁、鉭、鈦、鉬、鈷、鉑、鎳、鎢、氮化鈦及/或氮化鉭及/或其合金或其他適合材料製成。
如圖9中所繪示，在一些實施例中，頂部電極256的上部表面基本上與第一絕緣覆蓋層227及/或第二絕緣覆蓋層280的上部表面齊平。
圖10A至圖15B繪示根據本揭露的實施例的包含磁性隨機存取記憶體的半導體裝置的連續製造製程的各個階段。應理解，可在圖10A至圖15F中所繪示的製程之前、期間以及之後提供額外操作，且針對方法的額外實施例，可替換或除去下文中所描述的操作中的一些。在以下實施例中可採用與圖1A至圖9中所描述的前述實施例相同或類似的材料、設置、尺寸及/或製程，且可省略其詳細解釋。
如圖10A中所繪示，下部金屬佈線213形成於基底201上方的第一層間介電層210中。在一些實施例中，在下部金屬佈線213下提供通孔接點207。隨後，如圖10B中所繪示，作為蝕刻終止層的第一絕緣層220形成於圖10A的結構上方，且第二層間介電層225形成於第一絕緣層220上方。另外，如圖10B中所繪示，形成通孔接觸開口222以藉由使用一或多個微影及蝕刻操作來暴露下部金屬佈線213的上部表面。隨後，形成包含層215 及層217的通孔接點219，如圖10C中所繪示。執行一或多個成膜操作，諸如化學氣相沈積、包含濺鍍的物理氣相沈積、原子層沈積、化學電鍍及/或電鍍，以及執行諸如化學機械拋光的平坦化操作，以製造通接點219。
隨後，如圖11A中所繪示，相繼形成底部電極254的第一導電層254A、磁性隧穿接面膜堆疊255的堆疊層255A以及頂部電極256的第二導電層256A。在一些實施例中，硬罩幕層300形成於第二導電層256A上。堆疊層255A至少包含第一磁性層130、第一非材料層135、第二磁性層140以及第二非磁性材料層142及/或第三非磁性材料層145。
藉由使用一或多個微影及蝕刻操作，將圖11A中所繪示的膜堆疊圖案化成包含底部電極254、磁性隧穿接面膜堆疊255以及頂部電極256的磁性隨機存取記憶體基本單元結構，如圖11B中所繪示。在一些實施例中，在圖案化第二導電層256A、堆疊層255A以及第一導電層256A之後，第二層間介電層225部分地凹陷。在一些實施例中，凹陷量D1在約1奈米至約30奈米範圍內。
隨後，如圖12A中所繪示，形成第一絕緣覆蓋層227以覆蓋磁性隨機存取記憶體基本單元結構。第一絕緣覆蓋層227可藉由化學氣相沈積、物理氣相沈積或原子層沈積或任何其他適合膜沈積方法形成。在一些實施例中，第一絕緣覆蓋層227藉由化學氣相沈積、物理氣相沈積或原子層沈積在小於約150℃的溫度範圍下形成，所述溫度範圍諸如在約100℃至約150℃範圍內。當在較高溫度(諸如，在約200℃至約300℃(或更高)範圍內的溫度)下形成第一絕緣覆蓋層227時，成膜製程可能對磁性隧穿接面膜 堆疊255造成損壞，此是因為第一絕緣覆蓋層227直接地形成於磁性隧穿接面膜堆疊255上。如圖12A中所繪示，均勻地形成第一絕緣覆蓋層227。
隨後，如圖12B中所繪示，形成第二絕緣覆蓋層280以覆蓋磁性隨機存取記憶體基本單元結構。第二絕緣覆蓋層280可藉由化學氣相沈積、物理氣相沈積或原子層沈積或任何其他適合膜沈積方法形成。如圖12B中所繪示，均勻地形成第二絕緣覆蓋層280。如上文所闡述，在一些實施例中，第二絕緣覆蓋層280包含鋁類絕緣材料。諸如AlO(Al2O3)、AlN、AlC、AlOC以及AlON的鋁類絕緣材料可由以下操作形成。首先，鋁層形成於第一絕緣覆蓋227上。鋁層使用三甲基鋁(tri-methyl-aluminum；TMA)由例如金屬-有機化學氣相沈積(metal-organic CVD；MOCVD)或原子層沈積形成。隨後，在鋁層上方執行使用氨、二氧化碳及/或一氧化碳氣體的電漿處理，以將鋁層轉化為AlO、AlN、AlC、AlOC或AlON。電漿處理鋁層中的鋁、氧、碳及/或氮的濃度不均一，具體為沿豎直方向不均一。AlON層可由AlO及AlN的兩層製成。在一些實施例中，厚度小於約1奈米的薄鋁層保留在層的底部。可採用氧化溶液來施加於化學氧化鋁層。在一些實施例中，AlO、AlOC、AlC、AlN及/或AlON層可直接地藉由化學氣相沈積、物理氣相沈積或原子層沈積或其他適合方法藉由使用適當氣體來源來形成。在一些實施例中，第二絕緣覆蓋層280藉由化學氣相沈積、物理氣相沈積或原子層沈積在約300℃至約450℃範圍內的溫度範圍下形成。儘管可採用較低成形溫度(例如，小於300℃)，但由於第一絕緣覆蓋層227覆蓋磁性隧穿接面膜堆疊255，較高成 形溫度(約300℃至約450℃)可不損壞磁性隧穿接面膜堆疊255。在一些實施例中，除鋁類絕緣材料外的介電材料(例如，氮化矽、SiC、SiON或SiCN)用作第二絕緣覆蓋層280。在一些實施例中，不使用第二絕緣覆蓋層280。
接著，如圖13A中所繪示，形成第三層間介電層230的介電材料層230A以完全覆蓋第二絕緣覆蓋層280。在一些實施例中，對介電材料層230A執行回蝕操作，且隨後執行化學機械拋光操作，如圖13B中所繪示。因為第二絕緣覆蓋層280與第三層間介電層230之間的化學機械拋光操作的選擇性較高，所以化學機械拋光操作可利用第二絕緣覆蓋層280作為終止層。在一些實施例中，當化學機械拋光操作在第二絕緣覆蓋層280的上部表面處終止時，有可能防止過度蝕刻第三層間介電層230，且由此磁性隨機存取記憶體基本單元結構上方的第二絕緣覆蓋層280的上部表面實質上與第三層間介電層230的上部表面齊平。
隨後，如圖14A中所繪示，包含第一介電層235、第二介電層237以及第三介電層240的第四層間介電層形成於圖14B的結構上方。第四層間介電層的介電層可藉由化學氣相沈積、物理氣相沈積或原子層沈積或其他適合成膜方法形成。在一些實施例中，雖然可利用任何可接受製程，但第三介電層240經由諸如化學氣相沈積、可流動化學氣相沈積或旋塗玻璃製程等製程形成。隨後，執行平坦化製程，諸如化學機械拋光=及/或回蝕製程或其類似者。
隨後，如圖14B中所繪示，接觸開口242藉由使用一或多個微影及蝕刻操作形成。因為第二絕緣覆蓋層280與第四層間 介電層之間的蝕刻操作中的選擇性較高，所以蝕刻操作可利用第二絕緣覆蓋層280作為蝕刻終止層。
接著，如圖15A及圖15B中所繪示，藉由乾式蝕刻及/或濕式蝕刻移除第二絕緣覆蓋層280的一部分及第一絕緣覆蓋層227的一部分，由此暴露頂部電極256。在一些實施例中，移除第二絕緣覆蓋層280的部分，且隨後移除第一絕緣覆蓋層227的部分。在一些實施例中，使用一或多個濕式蝕刻操作。在某些實施例中，執行濕式蝕刻操作以移除第二絕緣覆蓋層280，且執行乾式蝕刻操作以移除第一絕緣覆蓋層227。在其他實施例中，亦執行濕式蝕刻操作以移除第一絕緣覆蓋層227。藉由使用濕式蝕刻，有可能抑制對磁性隧穿接面膜堆疊255的損壞。
隨後，如圖15B中所繪示，接觸開口242用導電材料填充，以便形成接觸暴露頂部電極256的導電接點245。
應理解，圖15B中所繪示的裝置經受其他半導體製程以形成諸如互連金屬層、介電層、鈍化層等各種構件。
應理解，本文中未必已論述所有優點，沒有特定優點對於所有實施例或實例為所需的，且其他實施例或實例可提供不同優點。
在本實施例中，多個磁性材料片用作自由磁性層(隔離層)。此結構可將自由磁性層設計的性質自預設單域改變為預設多域。若域或顆粒的大小比裝置臨界尺寸(例如，基本單元大小)小得多且磁性材料片緊密地分佈，則裝置臨界尺寸按比例縮減將對屬性分佈無明顯影響。舉例而言，當切換自由磁性層的電流密度(Jc)及自由磁性層的電阻率(Ra)相同時，寫入電流、寫入電壓 及寫入功率可隨著磁性顆粒的總橫截面而減小(按比例縮減)。出於所述原因，隔離自由磁性層結構可具有更小寫入電流、寫入電壓及寫入功率。
根據本揭露的態樣，在製造磁性隨機存取記憶體基本單元的方法中，第一磁性層形成於基底上方。第一非磁性材料層形成於第一磁性層上方。第二磁性層形成於第一非磁性材料層上方。第二非磁性材料層形成於第二磁性層上方。圖案化第二非磁性材料層、第二磁性層、第一非磁性材料層以及第一磁性層，由此形成磁性隨機存取記憶體基本單元。磁性隨機存取記憶體基本單元中的第二磁性層包含彼此分離的多個磁性材料片。在前述實施例及以下實施例中的一或多者中，多個磁性材料片藉由非磁性材料彼此分離。在前述實施例及以下實施例中的一或多者中，第三非磁性材料層在形成第二非磁性材料層之前進一步形成於第二磁性層上方，由此分離多個磁性材料片。在前述實施例及以下實施例中的一或多者中，第二非磁性材料層的非磁性材料與分離多個磁性材料片的非磁性材料相同。在前述實施例及以下實施例中的一或多者中，第二非磁性材料層的非磁性材料不同於分離多個磁性材料片的非磁性材料。在前述實施例及以下實施例中的一或多者中，分離多個磁性材料片的非磁性材料為介電材料。在前述實施例及以下實施例中的一或多者中，第三非磁性材料層與第一非磁性材料層直接接觸地形成。在前述實施例及以下實施例中的一或多者中，平面圖中的多個磁性材料片的大小為隨機的。在前述實施例及以下實施例中的一或多者中，多個磁性材料片的高度為隨機的。在前述實施例及以下實施例中的一或多者中，第二磁 性層的厚度在0.2奈米至1.5奈米範圍內。在前述實施例及以下實施例中的一或多者中，平面圖中的多個磁性材料片中的每一者的大小在1奈米至10奈米範圍內。在前述實施例及以下實施例中的一或多者中，平面圖中的鄰近磁性材料片之間的間隔在0.2奈米至5奈米範圍內。在前述實施例及以下實施例中的一或多者中，多個磁性材料片中的每一者具有一個磁域。
根據本揭露的另一態樣，在製造磁性隨機存取記憶體基本單元的方法中，第一磁性層形成於基底上方，第一非磁性材料層形成於第一磁性層上方，第二磁性層形成於第一非磁性材料層上方，且第二非磁性材料層形成於第二磁性層上方且與第一非磁性材料層直接接觸。圖案化第二非磁性材料層、第二磁性層、第一非磁性材料層以及第一磁性層，由此形成磁性隨機存取記憶體基本單元。磁性隨機存取記憶體基本單元中的第二磁性層包含彼此分離的多個磁性材料島狀物。在前述實施例及以下實施例中的一或多者中，多個磁性材料島狀物藉由第二非磁性材料層彼此分離。在前述實施例及以下實施例中的一或多者中，第二非磁性材料層的厚度大於多個磁性材料島狀物的最大高度。在前述實施例及以下實施例中的一或多者中，第二非磁性材料層由氧化鎂製成。在前述實施例及以下實施例中的一或多者中，多個磁性材料島狀物中的每一者具有一個磁域。
根據本揭露的另一態樣，在製造磁性隨機存取記憶體基本單元的方法中，第一磁性層形成於基底上方，第一非磁性材料層形成於第一磁性層上方，第二磁性層形成於第一非磁性材料層上方，對第二磁性層執行退火操作，且第二非磁性材料層形成於 第二磁性層上方。圖案化第二非磁性材料層、第二磁性層、第一非磁性材料層以及第一磁性層，由此形成磁性隨機存取記憶體基本單元。磁性隨機存取記憶體基本單元中的第二磁性層包含彼此分離的多個磁性材料片。在前述實施例及以下實施例中的一或多者中，退火操作的退火溫度在400℃至800℃範圍內。
根據本揭露的一個態樣，一種半導體裝置包含磁性隨機存取記憶體基本單元。磁性隨機存取記憶體基本單元包含：第一磁性層，安置於基底上方；第一非磁性材料層，由非磁性材料製成且安置於第一磁性層上方；第二磁性層，安置於第一非磁性材料層上方；以及第二非磁性材料層，安置於第二磁性層上方。第二磁性層包含彼此分離的多個磁性材料片。在前述實施例及以下實施例中的一或多者中，多個磁性材料片藉由非磁性材料彼此分離。在前述實施例及以下實施例中的一或多者中，第二非磁性材料層的非磁性材料與分離多個磁性材料片的非磁性材料相同。在前述實施例及以下實施例中的一或多者中，第二非磁性材料層的非磁性材料不同於分離多個磁性材料片的非磁性材料。在前述實施例及以下實施例中的一或多者中，第一非磁性材料層的非磁性材料與分離多個磁性材料片的非磁性材料相同。在前述實施例及以下實施例中的一或多者中，第一非磁性材料層的非磁性材料不同於分離多個磁性材料片的非磁性材料。在前述實施例及以下實施例中的一或多者中，第一非磁性材料層、第二非磁性材料層以及分離多個磁性材料片的非磁性材料由相同材料製成。在前述實施例及以下實施例中的一或多者中，分離多個磁性材料片的非磁性材料為介電材料。在前述實施例及以下實施例中的一或多者 中，介電材料為氧化鎂。在前述實施例及以下實施例中的一或多者中，平面圖中的多個磁性材料片的大小為隨機的。在前述實施例及以下實施例中的一或多者中，多個磁性材料片的高度為隨機的。在前述實施例及以下實施例中的一或多者中，第二磁性層的厚度在0.2奈米至1.5奈米範圍內。在前述實施例及以下實施例中的一或多者中，平面圖中的多個磁性材料片中的每一者的大小在1奈米至10奈米範圍內。在前述實施例及以下實施例中的一或多者中，平面圖中的鄰近磁性材料片之間的間隔在0.2奈米至5奈米範圍內。在前述實施例及以下實施例中的一或多者中，多個磁性材料片具有隨機磁性方向。在前述實施例及以下實施例中的一或多者中，覆蓋第一非磁性層的多個磁性材料片的區域與第一磁性層的區域的比率在0.5至0.9範圍內。在前述實施例及以下實施例中的一或多者中，多個磁性材料片中的每一者具有一個磁域。在前述實施例及以下實施例中的一或多者中，多個磁性材料片中的每一者的寬度沿豎直方向不均一。
根據本揭露的另一態樣，一種半導體裝置包含磁性隨機存取記憶體基本單元。磁性隨機存取記憶體基本單元包含安置於基底上方的磁性隨機存取記憶體基本單元結構。磁性隨機存取記憶體基本單元結構包含底部電極、磁性穿隧接面堆疊以及頂部電極。磁性隨機存取記憶體基本單元結構包含覆蓋磁性隨機存取記憶體基本單元結構的側壁的第一絕緣覆蓋層、安置於第一絕緣覆蓋層上方的第二絕緣覆蓋層、介電層以及與頂部電極接觸的導電接點。第一絕緣覆蓋層由氮化物類絕緣材料製成。第二絕緣覆蓋層由不同於氮化物類絕緣材料的鋁類絕緣材料製成。磁性隧穿接 面堆疊包含：固定磁性磁層，安置於基底上方；穿隧障壁層，安置於第一磁性層上方；自由磁性層，安置於穿隧障壁層上方；以及罩蓋層，安置於第二磁性層上方。第二磁性層包含彼此分離的多個磁性材料島狀物。
根據本揭露的另一態樣，一種磁性隨機存取記憶體包含磁性隨機存取記憶體基本單元矩陣。磁性隨機存取記憶體基本單元包含：第一磁性層，安置於基底上方；第一非磁性材料層，由非磁性材料製成且安置於第一磁性層上方；第二磁性層，安置於第一非磁性材料層上方；以及第二非磁性材料層，安置於第二磁性層上方。第二磁性層包含藉由第二非磁性材料層彼此分離且嵌入於第二非磁性材料層中的多個磁性材料片。在前述實施例及以下實施例中的一或多者中，所述多個磁性材料片藉由非磁性材料彼此分離。
前文概述若干實施例或實例的特徵，以使得所屬領域中具通常知識者可較好地理解本揭露的態樣。所屬領域中具通常知識者應理解，其可易於使用本揭露作為設計或修改用於實現本文中所引入的實施例或實例的相同目的且/或達成相同優點的其他製程及結構的基礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬領域中具通常知識者可在不脫離本揭露的精神及範疇的情況下在本文中進行改變、替代以及更改。
100:磁性隧穿接面膜堆疊
Mx:下部金屬層
My:上部金屬層
SW:開關裝置

Claims (10)

  1. 一種製造磁性隨機存取記憶體基本單元的方法，所述方法包括：在基底上方形成第一磁性層；在所述第一磁性層上方形成第一非磁性材料層；在所述第一非磁性材料層上方形成第二磁性層；在所述第二磁性層上方形成第二非磁性材料層；以及圖案化所述第二非磁性材料層、所述第二磁性層、所述第一非磁性材料層以及所述第一磁性層，由此形成所述磁性隨機存取記憶體基本單元，其中所述磁性隨機存取記憶體基本單元中的所述第二磁性層包含彼此分離的多個磁性材料片。
  2. 如申請專利範圍第1項所述的方法，其中所述多個磁性材料片藉由非磁性材料彼此分離。
  3. 如申請專利範圍第1項所述的方法，其中所述多個磁性材料片中的每一者具有一個磁域。
  4. 一種製造磁性隨機存取記憶體基本單元的方法，所述方法包括：在基底上方形成第一磁性層；在所述第一磁性層上方形成第一非磁性材料層；在所述第一非磁性材料層上方形成第二磁性層；在所述第二磁性層上方形成第二非磁性材料層且與所述第一非磁性材料層直接接觸；以及圖案化所述第二非磁性材料層、所述第二磁性層、所述第一 非磁性材料層以及所述第一磁性層，由此形成所述磁性隨機存取記憶體基本單元，其中所述磁性隨機存取記憶體基本單元中的所述第二磁性層包含彼此分離的多個磁性材料島狀物。
  5. 如申請專利範圍第4項所述的方法，其中所述多個磁性材料島狀物藉由所述第二非磁性材料層彼此分離。
  6. 如申請專利範圍第4項所述的方法，其中所述第二非磁性材料層的厚度大於所述多個磁性材料島狀物的最大高度。
  7. 如申請專利範圍第4項所述的方法，其中所述第二非磁性材料層由氧化鎂製成。
  8. 如申請專利範圍第4項所述的方法，其中所述多個磁性材料島狀物中的每一者具有一個磁域。
  9. 一種半導體裝置，包括：多個磁性隨機存取記憶體基本單元，陣列排列於基底上方，其中所述多個磁性隨機存取記憶體基本單元的每一者包括：第一磁性層，安置於所述基底上方；第一非磁性材料層，由非磁性材料製成且安置於所述第一磁性層上方；第二磁性層，安置於所述第一非磁性材料層上方；以及第二非磁性材料層，安置於所述第二磁性層上方；其中所述第二磁性層包含彼此分離的多個磁性材料片；絕緣覆蓋層，覆蓋所述多個磁性隨機存取記憶體基本單元的側壁，且所述多個磁性隨機存取記憶體基本單元藉由所述絕緣覆蓋層彼此分隔；以及 多個導電接點，配置於所述多個磁性隨機存取記憶體基本單元及所述絕緣覆蓋層上，且所述多個導電接點與所述多個磁性隨機存取記憶體基本單元電性連接。
  10. 如申請專利範圍第9項所述的半導體裝置，更包括位於所述基底與所述多個磁性隨機存取記憶體基本單元之間的介電層，其中所述介電層包括凹陷，且所述凹陷被所述絕緣覆蓋層覆蓋。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10784440B2 (en) * 2017-11-10 2020-09-22 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic random access memory with various size magnetic tunneling junction film stacks
US11069854B2 (en) 2018-10-15 2021-07-20 International Business Machines Corporation Laser anneal for MRAM encapsulation enhancement
US11004899B2 (en) * 2019-04-26 2021-05-11 Everspin Technologies, Inc. Magnetoresistive devices and methods therefor
US11195993B2 (en) * 2019-09-16 2021-12-07 International Business Machines Corporation Encapsulation topography-assisted self-aligned MRAM top contact
US11309216B2 (en) * 2020-01-27 2022-04-19 International Business Machines Corporation Large grain copper interconnect lines for MRAM
US11355696B2 (en) 2020-06-12 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic tunnel junction structures and related methods
US11957063B2 (en) * 2021-08-28 2024-04-09 Yimin Guo Magnetoresistive element having a nano-current-channel structure

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080180991A1 (en) * 2006-11-01 2008-07-31 Yadav Technology Current-Confined Effect of Magnetic Nano-Current-Channel (NCC) for Magnetic Random Access Memory (MRAM)
US20120212998A1 (en) * 2007-02-12 2012-08-23 Avalanche Technology, Inc. Non-Volatile Perpendicular Magnetic Memory with Low Switching Current and High Thermal Stability
US20150228891A1 (en) * 2014-02-12 2015-08-13 Qualcomm Incorporated Dual interface free layer with amorphous cap layer for perpendicular magnetic tunnel junction

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101202302B (zh) * 2002-07-25 2012-08-15 科学技术振兴机构 基于自旋滤波器效应的自旋晶体管和利用自旋晶体管的非易失存储器
JP2004200245A (ja) * 2002-12-16 2004-07-15 Nec Corp 磁気抵抗素子及び磁気抵抗素子の製造方法
US7420786B2 (en) * 2004-03-03 2008-09-02 Kabushiki Kaisha Toshiba Arrangement of a magneto-resistance effect element having a surface contacting a side face of an electrode and magnetic memory using this arrangement
US7088609B2 (en) * 2004-05-11 2006-08-08 Grandis, Inc. Spin barrier enhanced magnetoresistance effect element and magnetic memory using the same
US20070085068A1 (en) * 2005-10-14 2007-04-19 Dmytro Apalkov Spin transfer based magnetic storage cells utilizing granular free layers and magnetic memories using such cells
US8018011B2 (en) * 2007-02-12 2011-09-13 Avalanche Technology, Inc. Low cost multi-state magnetic memory
JP2007266498A (ja) * 2006-03-29 2007-10-11 Toshiba Corp 磁気記録素子及び磁気メモリ
JP2007273057A (ja) * 2006-03-31 2007-10-18 Fujitsu Ltd 垂直磁気記録媒体および磁気記憶装置
KR20130015927A (ko) * 2011-08-05 2013-02-14 에스케이하이닉스 주식회사 멀티 레벨을 갖는 자기 저항 메모리 장치 및 그 구동방법
US9818935B2 (en) * 2015-06-25 2017-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Techniques for MRAM MTJ top electrode connection

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080180991A1 (en) * 2006-11-01 2008-07-31 Yadav Technology Current-Confined Effect of Magnetic Nano-Current-Channel (NCC) for Magnetic Random Access Memory (MRAM)
US20120212998A1 (en) * 2007-02-12 2012-08-23 Avalanche Technology, Inc. Non-Volatile Perpendicular Magnetic Memory with Low Switching Current and High Thermal Stability
US20150228891A1 (en) * 2014-02-12 2015-08-13 Qualcomm Incorporated Dual interface free layer with amorphous cap layer for perpendicular magnetic tunnel junction

Also Published As

Publication number Publication date
US20210265424A1 (en) 2021-08-26
US11659718B2 (en) 2023-05-23
KR102312212B1 (ko) 2021-10-15
US20230269951A1 (en) 2023-08-24
KR20200001516A (ko) 2020-01-06
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US11004901B2 (en) 2021-05-11
US20200152701A1 (en) 2020-05-14
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