TW202240947A - 半導體裝置的製造方法 - Google Patents

半導體裝置的製造方法 Download PDF

Info

Publication number
TW202240947A
TW202240947A TW111109440A TW111109440A TW202240947A TW 202240947 A TW202240947 A TW 202240947A TW 111109440 A TW111109440 A TW 111109440A TW 111109440 A TW111109440 A TW 111109440A TW 202240947 A TW202240947 A TW 202240947A
Authority
TW
Taiwan
Prior art keywords
layer
insulating
mtj
mram
ild
Prior art date
Application number
TW111109440A
Other languages
English (en)
Inventor
楊芷欣
陳殿豪
陳燕銘
王郁仁
黃鎮球
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202240947A publication Critical patent/TW202240947A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/10—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having two electrodes, e.g. diodes or MIM elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

一種包含磁性隨機存取記憶體(MRAM)單元之半導體裝置的製造方法。在上述半導體裝置的製造方法中，由導電材料所製成的第一薄層被形成在基板上方。用於磁穿隧接面(MTJ)堆疊的第二薄層被形成在第一薄層上方。第三薄層形成在第二薄層上方。藉由圖案化第三薄層形成第一硬遮罩圖案。藉由使用第一硬遮罩圖案作為蝕刻遮罩的蝕刻操作圖案化第二薄層以形成MTJ堆疊。蝕刻操作停止於第一薄層。側壁絕緣層被形成在MTJ堆疊上方。在形成側壁絕緣層後，藉由圖案化第一薄層形成底部電極，以形成包含底部電極、MTJ堆疊以及作為上電極之第一硬遮罩圖案的MRAM單元。

Description

半導體裝置的製造方法
本揭露係有關於一種半導體裝置，特別係有關於一種具有磁性隨機存取記憶體的半導體裝置。
磁性隨機存取記憶體(magnetic random access memory, MRAM)是一種基於由半導體裝置所形成之磁穿隧接面(magnetic tunnel junction)單元的裝置，並提供足以與揮發性(volatile)靜態隨機存取記憶體(SRAM)相提並論的性能，以及提供足堪比擬揮發性動態隨機存取記憶體(DRAM)的密度與較低的功耗。與非揮發性記憶體(NVM)快閃記憶體相比，MRAM提供更快的存取時間且隨著時間所遭受的性能下降(degradation)最小，反之，快閃記憶體只能重寫(rewrite)有限的次數。MRAM單元由包含兩個鐵磁(ferromagnetic)層的磁穿隧接面(MTJ)所形成，其中兩個鐵磁層由薄的絕緣阻障所分隔，且MRAM單元藉由電子在兩個鐵磁層之間穿過絕緣阻障的穿隧進行操作。
本揭露實施例提供一種包含磁性隨機存取記憶體(MRAM)單元之半導體裝置的製造方法。在上述半導體裝置的製造方法中，由導電材料所製成的第一薄層被形成在基板上方。用於磁穿隧接面(MTJ)堆疊的第二薄層被形成在第一薄層上方。第三薄層形成在第二薄層上方。藉由圖案化第三薄層形成第一硬遮罩圖案。藉由蝕刻操作圖案化第二薄層以形成磁穿隧接面(MTJ)堆疊，其中蝕刻操作使用第一硬遮罩圖案作為蝕刻遮罩。蝕刻操作停止於第一薄層處。側壁絕緣層被形成在磁穿隧接面(MTJ)堆疊上方。在形成側壁絕緣層之後，藉由圖案化第一薄層形成底部電極，以形成包含底部電極、磁穿隧接面(MTJ)堆疊、以及作為上電極之第一硬遮罩圖案的磁性隨機存取記憶體(MRAM)單元。
本揭露實施例提供一種包含磁性隨機存取記憶體(MRAM)單元之半導體裝置的製造方法。在上述半導體裝置的製造方法中，第一層間介電(ILD)層被形成在基板上方。第一薄層被形成在第一ILD層上方。用於磁穿隧接面(MTJ)堆疊的第二薄層被形成在第一薄層上方。第三薄層被形成在第二薄層上方。藉由圖案化第三薄層形成第一硬遮罩圖案。藉由蝕刻操作圖案化第二薄層以形成磁穿隧接面(MTJ)堆疊，其中蝕刻操作使用第一硬遮罩圖案作為蝕刻遮罩。蝕刻操作停止於第一薄層處。第一側壁絕緣層被形成在磁穿隧接面(MTJ)堆疊上方。在形成第一側壁絕緣層之後，第一薄層被圖案化。第二側壁絕緣層被形成在第一側壁絕緣層上方。第三側壁絕緣層被形成在第二側壁絕緣層上方。第二ILD層被形成、第三ILD層被形成、接點開口被形成在第二ILD層與第三ILD層中、以及導電層被形成在接點開口中。
本揭露實施例提供一種包含磁性隨機存取記憶體(MRAM)單元的半導體裝置。上述半導體裝置包括第一磁性隨機存取記憶體(MRAM)單元結構以及第二磁性隨機存取記憶體(MRAM)單元結構，設置於基板上方，第一MRAM單元結構及第二MRAM單元結構中的每一者包括底部電極、磁穿隧接面(MTJ)堆疊以及上電極；第一絕緣覆蓋層，覆蓋第一MRAM單元結構及第二MRAM單元結構中的每一者的側壁；第二絕緣覆蓋層，設置於第一絕緣覆蓋層上方；底部介電層，填充第一MRAM單元結構與第二MRAM單元結構之間的空間；以及上方介電層，設置於底部介電層上方。第一絕緣覆蓋層在第一MRAM單元結構與第二MRAM單元結構之間是不連續的，且第二絕緣覆蓋層在第一MRAM單元結構與第二MRAM單元結構之間是不連續的。
應理解的是，以下之揭露提供許多不同實施例或範例，用以實施本揭露之不同特徵。本揭露之各部件及排列方式，其特定實施例或範例敘述於下以簡化說明。理所當然的，這些範例並非用以限制本揭露。舉例來說，組件的尺寸並不限於所揭露的範圍或數值，而是可以根據製程條件及/或所欲獲得之裝置特性進行調整。進一步的，若敘述中有著第一特徵成形於第二特徵之上或上方，其可能包含第一特徵與第二特徵以直接接觸成形之實施例，亦可能包含有附加特徵被形成為夾設於第一特徵與第二特徵之間，而使第一特徵與第二特徵間並非直接接觸之實施例。為使說明簡化且清晰易懂，各種特徵可被以不同比例任意繪製。為使說明簡化，所附圖式中的一些薄層/特徵可被省略。
進一步來說，本揭露可能會使用空間相對術語，例如「在…下方」、「下方」、「低於」、「在…上方」、「高於」及類似詞彙，以便於敘述圖式中一個元件或特徵與其他元件或特徵間之關係。除了圖式所描繪之方位外，空間相對術語亦欲涵蓋使用中或操作中之裝置其不同方位。裝置可能會被轉向不同方位(旋轉90度或其他方位)，而此處所使用之空間相對術語則可相應地進行解讀。此外，術語「由…製成(made of)」可表示「由…構成(comprising)」或「構成(consisting of)」其中之一。進一步地，在以下的製造製程中，可能會有附加的操作存在於所述操作之中/之間，且操作的順序可被改變。在本揭露中，短語「A、B及C之一(one of A, B and C)」表示「A、B及/或C(A, B and/or C)」(A、B、C；A與B；A與C；B與C；或是A、B及C)，且並非表示來自A的一元件、來自B的一元件以及來自C的一元件，除非另有敘述。
第1A圖係根據本揭露實施例所示之MTJ MRAM單元的示意圖，而第1B圖為MTJ薄膜堆疊的截面圖。MTJ單元100被設置在半導體裝置的下方金屬層Mx與上方金屬層My之間。下方金屬層Mx與上方金屬層My被用於在半導體裝置中，將一個元件連接到形成於基板上方之不同層級(level)處的另一個元件。進一步地，下方金屬層Mx耦接到開關裝置SW，開關裝置可由金屬氧化物半導體場效電晶體(MOSFET)形成，其中MOSFET包括但不限於：平面MOSFET、鰭式場效電晶體(FinFET)、閘極全環(gate-all-around, GAA)FET、或是任何其他開關裝置。開關裝置的控制端(例如：FET的閘極端)耦接到字元線。上方金屬層My耦接到位元線。在一些實施例中，開關裝置SW被設置於上方金屬層My與位元線之間。在一些實施例中，上方金屬層My為位元線。
第1B圖所示之MTJ單元100包括耦接到下方金屬層Mx的第一電極層110，以及包括耦接到上方金屬層My的第二電極層155。MTJ薄膜堆疊101被設置於第一電極層110與第二電極層155之間。
MTJ薄膜堆疊(或稱MTJ功能層)101包括第一釘扎(pinned)磁性層130、自由磁性層140、以及穿隧阻障(barrier)層135，其中穿隧阻障層135由非磁性材料所製成且被設置在第一釘扎磁性層130與自由磁性層140之間。自由磁性層140與第一釘扎磁性層130分別包括一或多種可被磁性取向(magnetically oriented)的鐵磁(ferromagnetic)材料。第一釘扎磁性層130被配置為使得磁性取向(magnetic orientation)是固定的，且不會對典型的磁場產生響應。在一些實施例中，自由磁性層140的厚度處於自約0.8奈米(nm)至約1.5nm的範圍內。在一些實施例中，第一釘扎磁性層130的厚度處於約0.8nm至約1.5nm的範圍內。
穿隧阻障層135包括相對較薄的氧化物層，能夠在低電位(potential)下將自由磁性層140與第一釘扎磁性層130電性隔離，並且能夠在較高的電位下經由電子穿隧傳導電流。在一些實施例中，穿隧阻障層135包括所具有之厚度處於約0.5nm至約1.2nm的範圍內的氧化鎂(MgO)。
MTJ薄膜堆疊101包括反鐵磁(antiferromagnetic)層125，如第1B圖所示。反鐵磁層125被用於固定第一釘扎磁性層130的磁性取向。反鐵磁層125包括釕(Ru)或任何其他合適的反鐵磁材料。在一些實施例中，反鐵磁層125的厚度處於從約0.4nm到約1.0nm的範圍內。
MTJ薄膜堆疊101進一步包括第二釘扎磁性層120，第二釘扎磁性層120包括一或多種磁性材料，如第1B圖所示。
第一電極層110被形成於下方金屬層Mx上，其中下方金屬層Mx由諸如Cu、Al、W、Co、Ni及/或其合金所製成，而上方金屬層My被形成於第二電極層155上，其中上方金屬層My由諸如Cu、Al、W、Co、Ni及/或其合金所製成。
第一釘扎磁性層130包括多層磁性材料。在一些實施例中，如第2A圖所示，第一釘扎磁性層130包括四個薄層：薄層1301、1302、1303及1304，其中最上方的薄層1304與穿隧阻障層135接觸，而最底部的薄層1301與反鐵磁層125接觸。在一些實施例中，最底部的薄層1301包括鈷(Co)與鉑(Pt)的多層結構。在一些實施例中，鈷層的厚度處於自約0.3nm至約0.6nm的範圍內，而鉑層的厚度處於自約0.2nm至約0.5nm的範圍內。鈷層的厚度可等於或大於鉑層。在一些實施例中，鈷層與鉑層交替堆疊，使得最底部的薄層1301的總厚度處於自約2.0nm至約5.0nm的範圍內。薄層1302包括厚度處於自約0.4nm至約0.6nm的範圍內的鈷層。在某些實施例中，最底部的薄層1301包括鈷層，且薄層1302則是如上所述之鈷層與鉑層所組成的多重薄層。在此揭露中，「元素」層一般是指「元素」的含量大於99%。
薄層1303為間隔物(spacer)層。在一些實施例中，作為間隔物層之薄層1303的厚度，處於自約0.2nm至約0.5nm的範圍內。
最上方的薄層1304包括鈷鐵硼(CoFeB)層、鈷/鈀(CoPd)層及/或鈷鐵(CoFe)層。在一些實施例中，薄層1304的厚度處於自約0.8nm到約1.5nm的範圍內。
在一些實施例中，第二釘扎磁性層120包括多層磁性材料。在一些實施例中，如第2B圖所示，第二釘扎磁性層120包括兩個薄層：薄層1201以及1202，其中上方的薄層1202與反鐵磁層125接觸。在一些實施例中，下方的薄層1201包括鈷(Co)與鉑(Pt)的多層結構。在一些實施例中，鈷層的厚度處於自約0.3nm至約0.6nm的範圍內，而鉑層的厚度處於自約0.2nm至約0.5nm的範圍內。鈷層的厚度可等於或大於鉑層。在一些實施例中，鈷層與鉑層交替堆疊，使得下方的薄層1201的總厚度處於自約5.0nm至約10.0nm的範圍內。上方的薄層1202包括厚度處於約0.4nm至約0.6nm的範圍內的鈷層。
在一些實施例中，自由磁性層140包括所具有之厚度處於自約1.0nm至約2.0nm的範圍內的鈷鐵硼(CoFeB)層、鈷/鈀(CoPd)層及/或鈷鐵(CoFe)層。在其他實施例中，自由磁性層140包括多層磁性材料。在一些實施例中，如第2C圖所示，自由磁性層140包括三個薄層：薄層1401、1402及1403，其中下方的薄層1401與穿隧阻障層135接觸。在一些實施例中，下方的薄層1401及上方的薄層1403為鈷鐵硼(CoFeB)層、鈷/鈀(CoPd)層及/或鈷鐵(CoFe)層，所具有之厚度處於自約1.0nm至約2.0nm的範圍內。中間的薄層1402為間隔物層。在一些實施例中，作為間隔物層的薄層1402的厚度，處於自約0.2nm至約0.6nm的範圍內。
在一些實施例中，作為間隔物層的薄層1303及/或薄層1402包括銥層及/或銥與鉭的二元合金層。在一些實施例中，用於MTJ薄膜堆疊的間隔物層具有超光滑的表面形態(surface morphology)、高導電率(electric conductivity)、且實質上沒有擴散問題。進一步地，間隔物層還應該承受低程度的氧化，而不會顯地著降低其導電性。在一些實施例中，作為間隔物層的薄層1303及/或薄層1402的厚度，處於自約0.1nm至約10nm的範圍內，而在其他實施例中，則處於自約0.5nm至約5.0nm的範圍內。
MTJ薄膜堆疊101進一步包括形成在第一電極層110上的種晶層(seed layer)115、形成在自由磁性層140上的覆帽層(capping layer)145、以及形成在覆帽層145上的擴散阻障層150，如第1B圖所示。在一些實施例中，覆帽層145包括介電材料，例如氧化鎂或氧化鋁，且具有處於自約0.5nm到約1.5nm的範圍內的厚度。在一些實施例中，擴散阻障層150包括金屬材料，例如Ru、Ta、Mo或是其他合適的材料，且具有處於自約0.5nm至約1.5nm範圍內的厚度。在一些實施例中，並未使用覆帽層145與擴散阻障層150中的一者或兩者。在一些實施例中，種晶層115由銥(Ir)、鉭(Ta)、鉬(Mo)、鈷(Co)、鎳(Ni)、釕(Ru)或鉑(Pt)，或者是其合金中的一或多種所製成。
第一電極層110包括導電材料，例如金屬(例如：Ta、Mo、Co、Pt、Ni)，以降低用於程式化(programming)的電阻。第二電極層155同樣包括導電材料，例如金屬，以降低讀取期間的電阻率。
可藉由下列方法形成釘扎磁性層、自由磁性層以及反鐵磁層：物理氣相沉積(physical vapor deposition, PVD)、分子束磊晶(molecular beam epitaxy, MBE)、脈衝雷射沉積(pulsed laser deposition, PLD)、原子層沉積(atomic layer deposition, ALD)、電子束(e-beam)磊晶、化學氣相沉積(chemical vapor deposition, CVD)或是衍生的CVD製程，包括低壓CVD(low pressure CVD, LPCVD)、超高真空CVD (ultrahigh vacuum CVD, UHVCVD)、減壓CVD(reduced pressure CVD, RPCVD)、或其任何組合、或者是任何其他合適的薄膜沉積方法。穿隧阻障層以及擴散阻障層同樣可以藉由CVD、PVD或ALD、或是任何其他合適的薄膜沉積方法來形成。
第3A圖至第3D圖顯示MTJ單元的記憶體操作。如第3A圖至第3D圖所示，MTJ單元包括釘扎磁性層10、穿隧阻障層15以及自由磁性層20。釘扎磁性層10對應第1B圖的第一釘扎磁性層130，或是第二釘扎磁性層120、反鐵磁層125與第一釘扎磁性層130的組合。穿隧阻障層15對應第1B圖的穿隧阻障層135，而自由磁性層20對應第1B圖的自由磁性層140。在第3A圖至第3D圖中，剩餘的薄層被省略。電流源30被串連地耦接到MTJ結構。
在第3A圖中，釘扎磁性層10與自由磁性層20的磁性取向呈現相反的方向。在一些實施例中，釘扎磁性層10與自由磁性層20的自旋(spin)方向平行於薄膜堆疊方向(垂直於薄膜表面)。在第3B圖中，釘扎磁性層10與自由磁性層20的磁性取向呈現相同的方向。在其他實施例中，釘扎磁性層10與自由磁性層20的自旋方向垂直於薄膜堆疊方向(平行於薄膜表面)，如第3C圖及第3D圖所示。在第3C圖中，釘扎磁性層10與自由磁性層20的磁性取向呈現相反的方向，而在第3D圖中，釘扎磁性層10與自由磁性層20的磁性取向呈現相同的方向。
倘若電流源30驅使相同的電流I C流經MTJ單元，則可以發現，在第3A圖(或第3C圖)的案例中的單元電壓V 1，大於在第3B圖(或第3D圖)的案例中的單元電壓V 2，這是因為第3A圖(或第3C圖)所示之相反取向的MTJ單元的電阻，大於第3B圖(或第3D圖)所示之相同取向的MTJ單元的電阻。二進制邏輯資料(「0」及「1」)可被儲存在 MTJ 單元中，並根據單元取向與產生的電阻進行檢索(retrieve)。此外，因為儲存的資料並不需要儲存能量源，因此單元是非揮發性的。
第4A圖顯示MTJ MRAM陣列50的示意性電路圖。每個記憶體單元包括一個MTJ單元Mc以及一個電晶體Tr，例如MOSFET。電晶體Tr的閘極連接到字元線WL 1~WL m中的一者，電晶體Tr的汲極(或源極)連接到MTJ單元Mc的其中一個末端，而MTJ單元的另一個末端耦接到位元線BL n、BL n+1及BL n+2中的一者。進一步地，在一些實施例中，用於程式化的訊號線(未圖示)被提供為相鄰於MTJ單元。
憶體單元的讀取，藉由宣告(assert)該單元的字元線、驅使讀取電流通過該單元的位元線，並接著量測該位元線上的電壓來進行。舉例來說，為了讀取目標MTJ單元的狀態，字元線被宣告以導通電晶體Tr。目標MTJ單元的自由磁性層因此經由電晶體Tr耦接到固定電位線SL n、SL n+1及SL n+2中的一者(例如：接地)。接著，在位元線上驅策讀取電流。因為只有給定的讀取電晶體Tr被導通，因此讀取電流流經目標MTJ單元通往接地。然後，位元線的電壓被量測，以判斷目標MTJ單元的狀態(「0」或「1」)。在一些實施例中，如第4A圖所示，每個MTJ單元具有一個讀取電晶體Tr。因此，這種類型的MRAM架構被稱為1T1R。在其他實施例中，兩個電晶體被分配給一個MTJ單元，形成2T1R系統。可以採用其他的單元陣列配置。
第4B圖顯示MTJ MRAM之記憶體單元的示意性透視圖，而第4C圖顯示MTJ MRAM的記憶體單元佈局。
如第4B圖及第4C圖所示，MTJ單元MTJ被設置在諸如MOSFET的開關裝置SW上方。MOSFET的閘極為字元線WL，或者是耦接到由金屬層所形成的字元線。MTJ單元的底部電極Mx (或稱為下方金屬層Mx)連接到形成於主動區AR中之MOSFET的汲極，而形成在主動區AR中之MOSFET的源極連接到源線SL。MTJ單元的上電極連接到位元線BL。在一些實施例中，源線SL可由金屬層M1與M2形成，而位元線BL可由金屬層M3形成。在某些實施例中，多個金屬配線(wiring)中的一者為單一裝置層，而在其他實施例中，一或多個金屬配線是兩個或更多個的裝置層。
第5A圖係根據本揭露實施例所示之MTJ MRAM的截面圖。與第1A圖至第4C圖所述之前述實施例相同或相似的材料、配置、尺寸及/或製程可被利用於下列實施例中，並且其詳細說明可被省略。
如第5A圖所示，MRAM的MTJ單元被設置在基板201上方。在一些實施例中，基板201包括合適的元素半導體，例如矽、鑽石或鍺；合適的合金或化合物半導體，例如IV族化合物半導體(例如：矽鍺(SiGe)、碳化矽(SiC)、碳化矽鍺(SiGeC)、GeSn、SiSn、SiGeSn)、III-V族化合物半導體(例如：砷化鎵(GaAs)、砷化銦鎵(InGaAs)、砷化銦(InAs)、磷化銦(InP)、銻化銦(InSb)、磷砷化鎵(GaAsP)或磷化鎵銦(GaInP))等。進一步地，基板201可包括磊晶層(epi層)，磊晶層可被應變(strain)以用於增強性能，及/或可包括絕緣層上矽(silicon-on-insulator, SOI)結構。
諸如電晶體(例如：MOSFET)的各種電子裝置(未圖示)被形成在基板201上。MOSFET可包括平面MOSFET、鰭式FET及/或閘極全環FET。第一層間介電(interlayer dielectric, ILD)層210被設置在基板201上方以覆蓋電子裝置。在一些實施例中，另一個ILD層205被設置在第一ILD層與基板201之間。第一ILD層210可被稱為金屬間介電(inter-metal dielectric, IMD)層。第一ILD層210包括一或多個介電層，例如氧化矽、氮化矽、氮氧化矽、氟摻雜之矽酸鹽玻璃(fluorine-doped silicate glass, FSG)、諸如碳摻雜之氧化物的低k值介電質、諸如多孔(porous)碳摻雜之二氧化矽的極低k值介電質、諸如聚酰亞胺(polyimide)的聚合物、其組合等。在一些實施例中，第一ILD層210是經由諸如CVD、流動式CVD(flowable CVD, FCVD)或是旋塗式玻璃(spin-on-glass)製程的製程形成的，但是可以利用任何可接受的製程。隨後，平坦化製程被執行，如化學機械研磨(chemical mechanical polishing, CMP)及/或回蝕刻(etch-back)製程等。
進一步地，下方金屬配線213被形成，例如藉由鑲嵌(damascene)製程形成。下方金屬配線213包括一或多層導電材料，例如銅、銅合金、鋁或任何其他合適的導電材料。每個MTJ單元被設置在下方金屬配線213上方，如第5A圖所示。雖然第5A圖顯示了兩個MTJ單元，但MTJ單元的數量並不限於兩個。在一些實施例中，下方金屬配線213被形成在第N金屬配線層中，其中N為2至8中的任意整數。
如第5A圖所示，作為蝕刻停止層的第一絕緣層220被形成在第一ILD層210上。在一些實施例中，第一絕緣層220包括不同於第一ILD層210的材料，且包括碳化矽、氮化矽、氧化鋁或任何其他合適的材料。在一些實施例中，第一絕緣層220的厚度處於自約10nm到約25nm的範圍內。在一些實施例中，作為蝕刻停止層之附加的第二絕緣層222被形成在第一絕緣層220上，且包括不同於第一絕緣層220的碳化矽、氮化矽、氧化鋁或任何其他合適的材料。
第二ILD層225被形成在第二絕緣層222上方。第二ILD層225包括一或多個介電層，例如氧化矽、氮化矽、氮氧化矽、氟摻雜之矽酸鹽玻璃(FSG)、諸如碳摻雜之氧化物的低k值介電質、諸如多孔碳摻雜之二氧化矽的極低k值介電質、諸如聚酰亞胺的聚合物、其組合等。在一些實施例中，用於第一ILD層210的材料與用於第二ILD層225的材料是相同的。在其他實施例中，不同的介電材料被用於第一ILD層210及第二ILD層225。
在一些實施例中，通孔接點219被形成為與下方金屬配線213接觸，並穿過第二ILD層225以及第一絕緣層220和第二絕緣層222。在一些實施例中，通孔接點219包括襯墊(liner)層215(或稱阻障層215)與主體層(body layer)217。在一些實施例中，襯墊層215包括一或多層的Ti、TiN、Ta或TaN或其他合適的材料，而主體層217包括一或多層的W、Cu、Al、Mo、Co、Pt、Ni及/ 或其合金，或是其他合適的材料。
MRAM單元包括底部電極254、MTJ薄膜堆疊255、以及頂部電極260，如第5A圖所示。底部電極254及MTJ薄膜堆疊255對應第1B圖的第一電極層110及MTJ薄膜堆疊101。在一些實施例中，頂部電極260對應第1B圖的第二電極層155或是第1A圖的上方金屬層My。在一些實施例中，頂部電極260包括Ti、TiN、Ta或TaN中的一或多者。在一些實施例中，底部電極254的寬度小於通孔接點219的最大寬度。
在一些實施例中，MRAM單元結構具有錐形形狀，如第5A圖所示。在一些實施例中，MRAM單元結構在底部(底部電極254)的寬度，處於自約5nm至約20nm的範圍內。在一些實施例中，MTJ薄膜堆疊255的厚度，處於自約15nm至約50nm的範圍內。在一些實施例中，底部電極254的寬度大於MTJ薄膜堆疊255的最大寬度。根據設計及/或製程需求，底部電極與MTJ薄膜堆疊255之最大寬度之間的寬度差異，處於自約1nm至約5nm的範圍內。
在一些實施例中，作為側壁間隔物層的第一絕緣覆蓋層227被形成在MRAM單元結構的兩側側壁上。第一絕緣覆蓋層227包括一或多層絕緣材料。在一些實施例中，使用了氮基(nitride -based)絕緣材料。在某些實施例中，氮基絕緣材料是基於氮化矽的絕緣材料，例如氮化矽、SiON、SiCN及SiOCN。第一絕緣覆蓋層227的厚度T1(水平最大寬度)，在一些實施例中處於自約5nm至約30nm的範圍內，而在其他實施例中處於自約10nm至約20nm的範圍內。如第5A圖所示，第一絕緣覆蓋層227位於底部電極254上，且藉由底部電極254而與第二ILD層225及/或通孔接點219分隔。
進一步地，在一些實施例中，第二絕緣覆蓋層(側壁間隔物)280被形成在第一絕緣覆蓋層227上方。第二絕緣覆蓋層280包括不同於第一絕緣覆蓋層227的一或多層絕緣材料。在一些實施例中，使用了鋁基(aluminum-based)絕緣材料。在某些實施例中，鋁基絕緣材料包括氧化鋁、氮化鋁、氮氧化鋁、碳化鋁及/或碳氧化鋁。在一些實施例中，Al、O、C及/或N的濃度在厚度方向上並不均勻。在某些實施例中，Al的濃度從第二絕緣覆蓋層280的底部朝頂部逐漸降低，而O、C及/或N的濃度從第二絕緣覆蓋層280的底部往頂部逐漸增加。在一些實施例中，第二絕緣覆蓋層280的厚度T2小於第一絕緣覆蓋層的厚度T1(水平最大寬度)。在一些實施例中，厚度T2處於自約1nm至約10nm的範圍內，而在其他實施例中，則處於自約3nm至約5nm的範圍內。如第5A圖所示，第二絕緣覆蓋層280覆蓋底部電極254的側壁，並與第二ILD層225接觸。根據設計及/或製程需求，第二ILD層225上之第二絕緣覆蓋層280的橫向部分的長度，處於自約1nm至約10nm的範圍內。
此外，第三絕緣覆蓋層(側壁間隔物)285被形成在第二絕緣覆蓋層280上方。在一些實施例中，第三絕緣覆蓋層285包括氧基絕緣材料。在某些實施例中，氧基絕緣材料為基於氧化矽的絕緣材料，例如氧化矽、SiON、SiOC及SiOCN。在一些實施例中，第三絕緣覆蓋層285位於第二絕緣覆蓋層280上，且藉由底部電極254而與第二ILD層225及/或通孔接點219分隔。
進一步地，第三ILD層230被設置在MRAM單元結構之間的空間中。第三ILD層230包括一或多個介電層，例如氧化矽、氮化矽、氮氧化矽、氟摻雜之矽酸鹽玻璃(FSG)、諸如碳摻雜之氧化物的低k值介電質、諸如多孔碳摻雜之二氧化矽的極低k值介電質、諸如聚酰亞胺的聚合物、其組合等。在一些實施例中，用於第一ILD層210的材料、用於第二ILD層225的材料、以及用於第三ILD層230的材料是相同的。在其他實施例中，它們中的至少兩個是由不同介電材料製成的。
進一步地，第四ILD層235被設置於第三ILD層上方。在一些實施例中，第四ILD層235為多層結構，且包括作為蝕刻停止層形成在第三ILD層230上的第一介電層232、形成在第一介電層232上的第二介電層234、形成在第二介電層234上的第三介電層236、以及形成在第三介電層236上的第四介電層238。在其他實施例中，第四ILD層為兩層或三層結構，不具有第一介電層、第二介電層或第三介電層中的一或多者。
在一些實施例中，第一介電層232、第二介電層234以及第四介電層238由不同於第三介電層236的材料所製成，且包括一或多層的氧化矽、氮化矽、SiON、 SiOCN、SiCN、SiC或任何其他合適的材料。在一些實施例中，第一介電層232與第二介電層234由彼此不同的材料製成。
第一介電層232、第二介電層234及第四介電層238中的一或多者包括氟摻雜之矽酸鹽玻璃(FSG)、諸如碳摻雜之氧化物的低k值介電質、諸如多孔碳摻雜之二氧化矽的極低k值介電質、諸如聚酰亞胺的聚合物、其組合等。
在一些實施例中，第三介電層236包括鋁基絕緣材料，例如氧化鋁、氮化鋁、氮氧化鋁、碳化鋁及/或碳氧化鋁。在其他實施例中，第三介電層包括Zr基或Zn基絕緣材料(Zr氧化物、Zn氧化物)。
在一些實施例中，用於第一ILD層210的材料、用於第二ILD層225的材料、用於第三ILD層230的材料以及用於第四ILD層236的材料是相同的。在其他實施例中，它們中的至少兩個由不同的介電材料製成。在一些實施例中，第四介電層238的厚度大於第一介電層、第二介電層及第三介電層的厚度。
在一些實施例中，上電極256穿過第四ILD層235且被形成在頂部電極260上方。上電極256由諸如Cu、Al、Ta、Ti、Mo、Co、Pt、Ni、W、TiN及/或TaN、及/或其合金或其他合適的材料成。在一些實施例中，上電極256包括一或多個襯墊層(或稱阻障層)256A以及主體金屬層256B。在一些實施例中，襯墊層(或稱阻障層)256A由Ta、TaN及/或Co所製成，而主體金屬層256B由Cu或Cu合金(例如：AlCu)所製成。
第5B圖係根據本揭露實施例所示之MTJ MRAM的截面圖。與第1A圖至第5A圖所述之前述實施例相同或相似的材料、配置、尺寸及/或製程，可被利用於下列實施例中，且其詳細說明可被省略。
在一些實施例中，上電極256C被共同地形成在兩個或者更多個的MRAM單元結構上方。上電極256C的材料及/或結構與第5A圖之上電極256的材料及/或結構相同。在一些實施例中，作為共同接點的上電極256C被用作位元線。
第5C圖及第5D圖係根據本揭露實施例所示之MTJ MRAM的截面圖。與第1A圖至第5B圖所述之前述實施例相同或相似的材料、配置、尺寸及/或製程，可被利用於下列實施例中，且其詳細說明可被省略。
在一些實施例中，頂部電極260突出至第四ILD層235中的一或多層之中，並與上電極256接觸。
第6A圖至第17圖係根據本揭露實施例所示，包含MRAM之半導體裝置的一系列製造製程的多種階段。應理解的是，附加的操作可被提供於第6A圖至第17圖所示之製程的之前、之中或之後，且對於方法的附加實施例，下文所述的一些操作可被置換或消除。與第1A圖至第5B圖所述之前述實施例相同或相似的材料、配置、尺寸及/或製程，可被利用於下列實施例中，且其詳細說明可被省略。
如第6A圖所示，下方金屬配線213被形成在基板201上方的第一ILD層210中。在一些實施例中，通孔接點207被提供於下方金屬配線213下方。接著，如第6B圖所示，作為蝕刻停止層的第一絕緣層220被形成在第6A圖的結構上方，而第二ILD層225被形成在第一絕緣層220上方。進一步地，如第6B圖所示，藉由使用一或多種微影(lithography)與蝕刻操作形成通孔接點開口223，以曝露下方金屬配線213的上方表面。隨後，包含襯墊層215及主體層217的通孔接點219被形成，如第6C圖所示。執行一或多個薄膜形成操作，例如CVD、包含濺鍍(sputtering)、ALD、電化學鍍(electro-chemical plating)及/或電鍍的PVD，以及執行諸如CMP的平坦化操作，以製造通孔接點219。
在第7圖至第13圖中，顯示了MRAM區域以及邏輯電路區域。邏輯電路區包括驅動電路、邏輯功能電路以及任何其他半導體電路。
如第7圖所示，用於底部電極254的第一導電層254A被形成在第6C圖所示的結構上方，隨後，用於MTJ薄膜堆疊255的堆疊層255A以及用於硬遮罩層的第二導電層260A(因此亦稱為硬遮罩層260A)被依序地形成在第一導電層254A上方。在一些實施例中，硬遮罩層260A包括Ti、TiN、Ta或TaN中的一或多者。在某些實施例中，硬遮罩層260A包括Ti，且厚度處於自約30nm至約100nm範圍內。在一些實施例中，第一導電層254A的厚度處於自約1nm至約5nm的範圍內。
進一步地，一或多個硬遮罩層，例如第一硬遮罩層HM1、第二硬遮罩層HM2及第三硬遮罩層HM3被形成在第二導電層260A上方。在一些實施例中，第一硬遮罩層HM1包括正矽酸乙酯(TEOS)或氧化矽，且所具有的厚度為約20nm至約35nm。在一些實施例中，第二硬遮罩層HM2及第三硬遮罩層HM3包括非晶碳、非晶矽、多晶矽、氮化矽、SiON、SiOCN、SiOC、SiCN、SiC、氧化鋁、氮化鋁、氧化鉿、氧化鋅、氧化鋯、氧化鈦、或是任何其他合適的材料。在一些實施例中，第二硬遮罩層HM2包括非晶碳，且所具有的厚度為約25nm至約40nm。在一些實施例中，第三硬遮罩層HM3包括非晶矽，且所具有的厚度為約8nm至約20nm。進一步地，光阻圖案PR被形成在第三硬遮罩層HM3上。
藉由使用一或多個蝕刻操作，硬遮罩層260A被圖案化為硬遮罩圖案260(或稱頂部電極260)，如第8圖所示。接著，藉由使用硬遮罩圖案260作為蝕刻遮罩，堆疊層255A及第一導電層254A被圖案化為MRAM單元結構，每個MRAM單元結構包括底部電極254、MTJ薄膜堆疊255以及硬遮罩圖案260。如第9圖所示，在記憶體單元區域以及邏輯電路區域兩者中，MTJ薄膜的堆疊層255A的蝕刻停止於第一導電層254A處。在一些實施例中，MTJ薄膜堆疊的蝕刻包括反應式離子蝕刻(reactive ion etching, RIE)或是離子束蝕刻(ion beam etching, IBE)，或其組合。在一些實施例中，首先使用IBE來蝕刻MTJ薄膜堆疊，接著將蝕刻切換到RIE，RIE在MTJ薄膜堆疊與第一導電層254A(例如：TiN)之間具有比IBE更高的蝕刻選擇性。在一些實施例中，僅使用了RIE。與IBE相比，藉由使用RIE，可以抑制由相鄰單元結構的高深寬比(aspect ratio)所引起的遮蔽效應(shadowing effect)。並且，本實施例可以抑制在蝕刻期間，記憶體單元區域(高圖案密度)與邏輯電路區域(低圖案密度)之間的負載效應(loading effect)。
隨後，如第9圖所示，用於第一絕緣覆蓋層(側壁間隔物)227的絕緣層227A被形成，以覆蓋MRAM單元結構且覆蓋在第一導電層245A上方。絕緣層227A可藉由CVD、PVD或ALD、或是任何其他合適的薄膜沉積方法形成。在一些實施例中，絕緣層227A藉由CVD、PVD或ALD在小於約150℃的溫度範圍下形成，例如自約100℃到約150℃的範圍。當絕緣層227A在較高的溫度下形成時，例如約200℃至約300℃(或更高)的範圍下，因為絕緣層直接形成在MTJ薄膜堆疊255上，因此薄膜形成製程可能對MTJ薄膜堆疊255造成傷害。如第9圖所示，在一些實施例中，絕緣層227A被順應性地(conformally)形成在MRAM單元結構上方。
在一些實施例中，附加絕緣層227B被形成在絕緣層227A上方，如第10圖所示。在一些實施例中，附加絕緣層227B包括氧化矽、SiON、SiOC或SiOCN。在一些實施例中，附加絕緣層227B的厚度處於自約2nm至約10nm的範圍內。
然後，執行一或多個蝕刻操作來部分地移除絕緣層227A，以形成第一絕緣覆蓋層227作為側壁間隔物，如第11圖所示。在一些實施例中，採用非等向性電漿乾式蝕刻。如第11圖所示，刻蝕同時移除了第一導電層254A，並且在記憶體單元區域與邏輯電路區域兩者中停止於第二ILD層225的上方表面。因此，底部電極254被形成。如第11圖所示，底部電極254的一部分被設置在側壁間隔物(第一絕緣覆蓋層227)下方。
在一些實施例中，在第一導電層254A的蝕刻期間，蝕刻的副產物(第一導電層的材料)於第一絕緣覆蓋層227上方再沉積。因為第一絕緣覆蓋層227是由介電材料製成，而再沉積的副產物則是導電材料，因此能夠以高選擇性的方式選擇性地移除副產物。在一些實施例中，藉由使用濕式蝕刻的清潔操作移除副產物。
接著，如第12圖所示，用於第二絕緣覆蓋層280的絕緣層280A被形成，以覆蓋MRAM單元結構。絕緣層280A可藉由CVD、PVD或ALD、或是任何其他合適的薄膜沉積方法形成。如第12圖所示，絕緣層280A被順應性地形成。如上所述，在一些實施例中，用於第二絕緣覆蓋層280的絕緣層280A包括鋁基絕緣材料。可藉由下列操作形成諸如AlO(Al 2O 3)、AlN、AlC、AlOC及AlON的鋁基絕緣材料。首先，形成鋁層，例如藉由金屬有機CVD (metal-organic CVD, MOCVD)或是使用三甲基鋁(tri-methyl- aluminum, TMA)的ALD形成。接著，在鋁層上執行使用NH 3、CO 2及/或CO氣體的電漿處理(treatment)，以將鋁層轉化為AlO、AlN、AlC、AlOC或AlON。經過電漿處理的鋁層中，Al、O、C及/或N的濃度並不均勻，特別是沿著垂直方向。AlON層可由兩層AlO與AlN製成。在一些實施例中，厚度小於約1nm的鋁薄層保留在該層的底部。可以採用使用氧化溶液的鋁層的化學氧化。在一些實施例中，AlO、AlOC、AlC、AlN及/或AlON層可藉由CVD、PVD或ALD或是其他合適的方法，以適當的源氣體(source gas)直接形成。在一些實施例中，絕緣層280A藉由CVD、PVD或ALD，在約300℃至約450℃範圍內的溫度下形成。雖然可以採用較低的形成溫度(例如：低於300℃)，但因為第一絕緣覆蓋層227被形成來覆蓋MTJ薄膜堆疊255，因此較高的形成溫度(約300℃至約450℃)可能不會傷害MTJ薄膜堆疊255。
然後，如第12圖所示，介電材料層285A被形成以完全覆蓋絕緣層280A。在一些實施例中，介電材料層285A包括氧化矽，且藉由CVD、PVD或ALD形成。
隨後，執行一或多個平坦化操作，例如CMP操作或回蝕刻操作，以降低介電材料層285A的高度，並且進一步對介電材料層285A以及絕緣層280A執行回蝕刻操作，以曝露硬遮罩圖案260並形成第二絕緣覆蓋層280以及第三絕緣覆蓋層285，如第13圖所示。如第13圖所示，蝕刻停止於第二ILD層225的上方表面，且硬遮罩圖案260的頂部與側表面的一部分被曝露。在一些實施例中，介電材料層285A以及絕緣層280A在相鄰的記憶體單元結構之間還有在邏輯電路區域中被完全移，如第13圖所示。
接著，用於第三ILD層230的介電層被形成，如第14圖所示。在一些實施例中，第三ILD層230包括一或多個介電層，並且同樣被形成在邏輯電路區域中。在一些實施例中，第三ILD層230包括低k值及/或極低k值介電材料。在第三ILD層230的形成期間之中及/或之後執行一或多個平坦化操作。
然後，第四ILD層235被形成在第三ILD層230上方，如第15圖所示。第四ILD層的介電層可藉由CVD、PVD或ALD、或是其他合適的薄膜形成方法形成。在一些實施例中，第四介電層238經由諸如CVD、流動式CVD(FCVD)或旋塗式玻璃製程的製程而被形成，不過可以利用任何可接受的製程。隨後，執行平坦化製程，例如化學機械研磨(CMP)及/或回蝕刻製程等。
接著，如第16圖所示，藉由使用一或多個微影與蝕刻操作形成接點開口242。在一些實施例中，蝕刻操作移除硬遮罩圖案260的一部分。在一些實施例中，硬遮罩圖案260保留在接點開口242的底部，如第16圖所示。在其他實施例中，硬遮罩圖案260被完全移除，且MTJ薄膜堆疊255的上方表面(最上層)在接點開口242的底部被曝露。
隨後，如第17圖所示，接點開口242被以導電材料填充，以形成接觸MTJ薄膜堆疊255之曝露的上方表面的導電接點256。在一些實施例中，導電接點256包括順應性地形成在接點開口242之內壁上的一或多個襯墊或阻障層，以及包括填充接點開口之剩餘部分的主體金屬層。在一些實施例中，襯墊或阻障層由Ta、TaN及/或Co所製成，而主體金屬層則由Cu或Cu合金(例如：AlCu)所製成。
在一些實施例中，在形成第三ILD層230之後且在形成第四ILD層235之前，包含導電配線圖案與通孔接點的一或多個金屬配線層被形成在邏輯電路區域中。
第18圖至第21圖係根據本揭露實施例所示，包含MRAM之半導體裝置的一系列製造製程的多種階段。應理解的是，附加的操作可被提供於第18圖至第21圖所示之製程的之前、之中或之後，且對於方法的附加實施例，下文所述的一些操作可被置換或消除。與第1A圖至第17圖所述之前述實施例相同或相似的材料、配置、尺寸及/或製程，可被利用於下列實施例中，且其詳細說明可被省略。
在一些實施例中，在形成第三ILD層230之後，執行回蝕刻操作以曝露硬遮罩圖案260的上方部分，如第18圖所示。然後，用於第四ILD層235之第一介電層232的介電層被形成在硬遮罩圖案260以及第三ILD層230上方，並接著執行CMP操作以至少部分地曝露硬遮罩圖案260，如第19圖所示。接著，第四ILD層的第二至第四介電層被形成在第一介電層232上方，如第19圖所示。
然後，類似於第16圖及第17圖，藉由使用一或多個微影與蝕刻操作來形成接點開口242，如第20圖所示。隨後，如第21圖所示，接點開口242被以導電材料填充，以形成接觸MTJ薄膜堆疊255之曝露的上方表面的導電接點256。
在本揭露的實施例中，在蝕刻用於底部電極的第一導電層期間，MTJ薄膜堆疊被第一絕緣覆蓋層(側壁絕緣層)所覆蓋。因此，能夠藉由使用適當的蝕刻劑有效地移除可能沉積在側壁上的蝕刻副產物。因為側壁絕緣層是由介電材料所製成，但副產物卻是金屬，因此蝕刻劑可以有許多選擇。再者，與IBE相比，藉由使用RIE蝕刻MTJ薄膜堆疊，可以抑制由相鄰單元結構的高深寬比所引起的遮蔽效應。此外，本實施例可以抑制在蝕刻期間，記憶體單元區域(高圖案密度)與邏輯電路區域(低圖案密度)之間的負載效應。
應理解的是，並非所有的優點都必須在本文中討論，且並沒有特定優點是所有實施例或範例都需要的，並且其他實施例或範例可以提供不同的優點。
根據本揭露一個態樣提供一種包含磁性隨機存取記憶體(MRAM)單元之半導體裝置的製造方法。在上述半導體裝置的製造方法中，由導電材料所製成的第一薄層被形成在基板上方。用於磁穿隧接面(MTJ)堆疊的第二薄層被形成在第一薄層上方。第三薄層形成在第二薄層上方。藉由圖案化第三薄層形成第一硬遮罩圖案。藉由蝕刻操作圖案化第二薄層以形成磁穿隧接面(MTJ)堆疊，其中蝕刻操作使用第一硬遮罩圖案作為蝕刻遮罩。蝕刻操作停止於第一薄層處。側壁絕緣層被形成在磁穿隧接面(MTJ)堆疊上方。在形成側壁絕緣層之後，藉由圖案化第一薄層形成底部電極，以形成包含底部電極、磁穿隧接面(MTJ)堆疊、以及作為上電極之第一硬遮罩圖案的磁性隨機存取記憶體(MRAM)單元。
在一或多個前述或下述實施例中，第一薄層的導電材料為TiN。在一或多個前述或下述實施例中，第一硬遮罩層由TiN所製成。在一或多個前述或下述實施例中，第一薄層被形成在第一層間介電(ILD)層上方，且第一層間介電層被形成於基板上方；以及側壁絕緣層並未與第一層間介電層接觸。在一或多個前述或下述實施例中，在MRAM單元中，底部電極的寬度大於MTJ堆疊的最大寬度。在一或多個前述或下述實施例中，側壁絕緣層由氮化矽製成。在一或多個前述或下述實施例中，在MRAM單元中，底部電極的厚度小於上電極的厚度。
根據本揭露另一個態樣提供一種包含磁性隨機存取記憶體(MRAM)單元之半導體裝置的製造方法。在上述半導體裝置的製造方法中，第一層間介電(ILD)層被形成在基板上方。第一薄層被形成在第一ILD層上方。用於磁穿隧接面(MTJ)堆疊的第二薄層被形成在第一薄層上方。第三薄層被形成在第二薄層上方。藉由圖案化第三薄層形成第一硬遮罩圖案。藉由蝕刻操作圖案化第二薄層以形成磁穿隧接面(MTJ)堆疊，其中蝕刻操作使用第一硬遮罩圖案作為蝕刻遮罩。蝕刻操作停止於第一薄層處。第一側壁絕緣層被形成在磁穿隧接面(MTJ)堆疊上方。在形成第一側壁絕緣層之後，第一薄層被圖案化。第二側壁絕緣層被形成在第一側壁絕緣層上方。第三側壁絕緣層被形成在第二側壁絕緣層上方。第二ILD層被形成、第三ILD層被形成、接點開口被形成在第二ILD層與第三ILD層中、以及導電層被形成在接點開口中。
在一或多個前述或下述實施例中，第一側壁絕緣層由氮基絕緣材料製成，而第二側壁絕緣層由不同於氮基絕緣材料的鋁基絕緣材料製成。
在一或多個前述或下述實施例中，氮基絕緣材料選自由氮化矽、SiON以及SiOCN所組成之群組中的一或多者。在一或多個前述或下述實施例中，氮基絕緣材料是在100ºC至150ºC的溫度範圍下形成的。
在一或多個前述或下述實施例中，鋁基絕緣材料選自由氧化鋁、氮化鋁、氮氧化鋁、碳化鋁以及碳氧化鋁所組成之群組中的一或多者。在一或多個前述或下述實施例中，鋁基絕緣材料是在300ºC至450ºC的溫度範圍下形成的。
在一或多個前述或下述實施例中，第二側壁絕緣層與圖案化之第一薄層的側壁接觸。在一或多個前述或下述實施例中，第一側壁絕緣層並未與第一ILD層接觸。
在一或多個前述或下述實施例中，在第三ILD層被形成時，第二ILD層被部分地掘入以曝露第一硬遮罩圖案的一部分，第一介電層被形成在第二ILD層與曝露的第一硬遮罩圖案上方，對第一介電層執行平坦化操作以曝露第一硬遮罩圖案，且一或多個第二介電層被形成在第一介電層與曝露的第一硬遮罩圖案上方。
根據本揭露另一個態樣提供一種包含磁性隨機存取記憶體(MRAM)單元之半導體裝置的製造方法。在上述半導體裝置的製造方法中，第一導電層被形成在第一層間介電(ILD)層上方、用於磁穿隧接面(MTJ)堆疊的堆疊層被形成在第一導電層上方、硬遮罩圖案被形成在堆疊層上方、堆疊層被以硬遮罩圖案作為蝕刻遮罩進行圖案化以不曝露第一ILD層、第一絕緣覆蓋層被形成在圖案化之堆疊層上方、以圖案化之堆疊層與第一絕緣覆蓋層作為蝕刻遮罩形成第一導電層，進而形成包含由第一導電層形成之底部電極、磁穿隧接面(MTJ)堆疊以及由硬遮罩圖案形成之上電極的單元結構、第二絕緣覆蓋層與第三絕緣覆蓋層被形成在單元結構上方、第二ILD層被形成、接點開口被形成在第二ILD層中、以及導電層被形成在接點開口中。
在一或多個前述或下述實施例中，當形成第一絕緣覆蓋層時，第一薄層被形成在圖案化之堆疊層上方、由不同於第一薄層之材料所製成的第二薄層被形成在第一薄層上方、並且執行回蝕刻操作以曝露硬遮罩圖案。
在一或多個前述或下述實施例中，當形成第二絕緣覆蓋層以及第三絕緣覆蓋層時，用於第二絕緣覆蓋層的第一薄層被形成在單元結構上方、第二薄層被形成在第一薄層上方、並且執行回蝕刻操作以曝露第一ILD層與硬遮罩圖案。
在一或多個前述或下述實施例中，第二絕緣覆蓋層與第三絕緣覆蓋層在相鄰的單元結構之間是不連續的。
根據本揭露另一個態樣提供一種包含磁性隨機存取記憶體(MRAM)單元的半導體裝置。上述半導體裝置包括設置於基板上的磁性隨機存取記憶體(MRAM)單元結構，其中MRAM單元結構包括底部電極與磁穿隧接面(MTJ)堆疊；覆蓋MTJ堆疊之側壁與底部電極的第一絕緣覆蓋層；設置於第一絕緣覆蓋層上方的第二絕緣覆蓋層；形成在第二絕緣覆蓋層上方的第一介電層；形成在第一介電層上方的第二介電層；以及形成在第二介電層中的導電接點。底部電極的寬度大於MTJ堆疊的最大寬度。
在一或多個前述或下述實施例中，第一絕緣覆蓋層由氮基絕緣材料製成，而第二絕緣覆蓋層由不同於氮基絕緣材料的鋁基絕緣材料製成。
在一或多個前述或下述實施例中，氮基絕緣材料選自由SiN、SiON以及SiOCN所組成之群組中的一或多者。
在一或多個前述或下述實施例中，鋁基絕緣材料選自由氧化鋁、氮化鋁、氮氧化鋁、碳化鋁以及碳氧化鋁所組成之群組中的一或多者。
在一或多個前述或下述實施例中，氮基絕緣材料由SiN製成，而鋁基絕緣材料選自由氧化鋁、氮化鋁及氮氧化鋁所組成之群組中的一者。
在一或多個前述或下述實施例中，第一絕緣覆蓋層厚於第二絕緣覆蓋層。在一或多個前述或下述實施例中，上述半導體裝置更包括第三絕緣覆蓋層，設置於第二絕緣覆蓋層與第一介電層之間。
根據本揭露另一個態樣提供一種包含磁性隨機存取記憶體(MRAM)單元的半導體裝置。上述半導體裝置包括形成在第一層間介電(ILD)層中的下方電極，其中第一ILD層設置於積板上方；設置於下方電極上的磁性隨機存取記憶體(MRAM)單元結構，其中MRAM單元結構包括底部電極與磁穿隧接面(MTJ)堆疊；覆蓋MTJ堆疊之側壁與底部電極的第一絕緣覆蓋層；設置於第一絕緣覆蓋層上方的第二絕緣覆蓋層；設置在第二絕緣覆蓋層上方的介電層；以及形成在介電層中的導電接點。第一絕緣覆蓋層並未與第一ILD層接觸。
在一或多個前述或下述實施例中，第一絕緣覆蓋層藉由底部電極與第一ILD層分隔。在一或多個前述或下述實施例中，底部電極由TiN製成。
在一或多個前述或下述實施例中，上述半導體裝置更包括第三絕緣覆蓋層，第三絕緣覆蓋層設置於第二絕緣覆蓋層與介電層之間。在一或多個前述或下述實施例中，第三絕緣覆蓋層並未與第一ILD層接觸。
在一或多個前述或下述實施例中，底部電極的寬度大於下方電極的最大寬度。在一或多個前述或下述實施例中，MRAM單元結構更包括上電極，且第一絕緣覆蓋層覆蓋上電極之側表面的一部分。在一或多個前述或下述實施例中，第二絕緣覆蓋層與底部電極的側表面接觸。
根據本揭露另一個態樣提供一種包含磁性隨機存取記憶體(MRAM)單元的半導體裝置。上述半導體裝置包括第一磁性隨機存取記憶體(MRAM)單元結構以及第二磁性隨機存取記憶體(MRAM)單元結構，設置於基板上方，第一MRAM單元結構及第二MRAM單元結構中的每一者包括底部電極、磁穿隧接面(MTJ)堆疊以及上電極；第一絕緣覆蓋層，覆蓋第一MRAM單元結構及第二MRAM單元結構中的每一者的側壁；第二絕緣覆蓋層，設置於第一絕緣覆蓋層上方；底部介電層，填充第一MRAM單元結構與第二MRAM單元結構之間的空間；以及上方介電層，設置於底部介電層上方。第一絕緣覆蓋層在第一MRAM單元結構與第二MRAM單元結構之間是不連續的，且第二絕緣覆蓋層在第一MRAM單元結構與第二MRAM單元結構之間是不連續的。
在一或多個前述或下述實施例中，上述半導體裝置更包括共同導電接點，共同導電接點與第一MRAM單元結構及第二MRAM單元結構的上電極接觸。
在一或多個前述或下述實施例中，第一絕緣覆蓋層由氮化矽製成，而第二絕緣覆蓋層由氧化鋁製成。
在一或多個前述或下述實施例中，上述半導體裝置更包第三絕緣覆蓋層，設置於第二絕緣覆蓋層上方，且在第一MRAM單元結構與第二MRAM單元結構之間是不連續的。
在一或多個前述或下述實施例中，下方介電層與設置於第二絕緣覆蓋層下方的底部介電層接觸，且第三絕緣覆蓋層並未與底部介電層接觸。
前述內文概述多項實施例或範例之特徵，如此可使於本技術領域中具有通常知識者更佳地瞭解本揭露之態樣。本技術領域中具有通常知識者應當理解，他們可輕易地以本揭露為基礎設計或修改其他製程及結構，以完成相同之目的及/或達到與本文介紹之實施例或範例相同之優點。本技術領域中具有通常知識者亦需理解，這些等效結構並未脫離本揭露之精神及範圍，且在不脫離本揭露之精神及範圍之情況下，可對本揭露進行各種改變、置換以及變更。
100:MTJ單元 Mx:下方金屬層 My:上方金屬層 SW:開關裝置 101:MTJ薄膜堆疊 110:第一電極層 115:種晶層 120:第二釘扎磁性層 125:反鐵磁層 130:第一釘扎磁性層 135:穿隧阻障層 140:自由磁性層 145:覆帽層 150:擴散阻障層 155:第二電極層 1301~1304:薄層 1201~1202:薄層 1401~1403:薄層 10:釘扎磁性層 15:穿隧阻障層 20:自由磁性層 30:電流源 50:MTJ MRAM陣列 WL 1~WL m:字元線 SL n~SL n+2:固定電位線 BL n~BL n+2:位元線 Mc:MTJ單元 Tr:電晶體 BL:位元線 SL:源線 WL:字元線 AR:主動區 MTJ:MTJ單元 M1~M3:金屬層 201:基板 205:ILD層 210:第一ILD層 213:下方金屬配線 215:襯墊層 217:主體層 219:通孔接點 220:第一絕緣層 222:第二絕緣層 225:第二ILD層 227:第一絕緣覆蓋層 230:第三ILD層 232:第一介電層 234:第二介電層 235:第四ILD層 236:第三介電層 238:第四介電層 254:底部電極 255:MTJ薄膜堆疊 256:上電極 256A:襯墊層 256B:主體金屬層 260:頂部電極 280:第二絕緣覆蓋層 285:第三絕緣覆蓋層 256C:上電極 207:通孔接點 223:通孔接點開口 254A:第一導電層 255A:堆疊層 260A:第二導電層 HM1:第一硬遮罩層 HM2:第二硬遮罩層 HM3:第三硬遮罩層 PR:光阻圖案 227A:絕緣層 227B:附加絕緣層 280A:絕緣層 285A:介電材料層 242:接點開口
第1A圖係根據本揭露實施例所示之MTJ MRAM單元的示意圖。 第1B圖係根據本揭露實施例所示，MTJ薄膜堆疊的示意性截面圖。 第2A圖、第2B圖及第2C圖係根據本揭露實施例所示，MTJ薄膜堆疊之磁性層的示意性截面圖。 第3A圖及第3B圖顯示MTJ薄膜堆疊的操作。 第3C圖及第3D圖顯示MTJ薄膜堆疊的操作。 第4A圖顯示MTJ MRAM的示意性電路圖。 第4B圖顯示MTJ MRAM之記憶體單元的示意性透視圖。 第4C圖顯示MTJ MRAM的記憶體單元佈局。 第5A圖、第5B圖、第5C圖及第5D圖係根據本揭露實施例所示，包含MRAM之半導體裝置的截面圖。 第6A圖、第6B圖及第6C圖係根據本揭露實施例所示，包含MRAM之半導體裝置的一系列製造製程的多種階段。 第7圖、第8圖、第9圖、第10圖、第11圖、第12圖、第13圖、第14圖、第15圖、第16圖及第17圖係根據本揭露實施例所示，包含MRAM之半導體裝置的一系列製造製程的多種階段。 第18圖、第19圖、第20圖及第21圖係根據本揭露實施例所示，包含MRAM之半導體裝置的一系列製造製程的多種階段。
201:基板
205:ILD層
210:第一ILD層
213:下方金屬配線
215:襯墊層
217:主體層
219:通孔接點
220:第一絕緣層
222:第二絕緣層
225:第二ILD層
227:第一絕緣覆蓋層
230:第三ILD層
232:第一介電層
234:第二介電層
235:第四ILD層
236:第三介電層
238:第四介電層
254:底部電極
255:MTJ薄膜堆疊
256:上電極
256A:襯墊層
256B:主體金屬層
260:頂部電極
280:第二絕緣覆蓋層
285:第三絕緣覆蓋層

Claims (1)

  1. 一種半導體裝置的製造方法，其中上述半導體裝置包含磁性隨機存取記憶體單元，上述半導體裝置的製造方法包括： 在一基板上方形成由一導電材料所製成的一第一薄層； 在上述第一薄層上方形成用於一磁穿隧接面堆疊的一第二薄層； 在上述第二薄層上方形成一第三薄層； 藉由圖案化上述第三薄層形成一第一硬遮罩圖案； 藉由一蝕刻操作圖案化上述第二薄層以形成上述磁穿隧接面堆疊，其中上述蝕刻操作使用上述第一硬遮罩圖案作為一蝕刻遮罩，且上述蝕刻操作停止於上述第一薄層處； 在上述磁穿隧接面堆疊上方形成一側壁絕緣層；以及 在形成上述側壁絕緣層之後，藉由圖案化上述第一薄層形成一底部電極，以形成包含上述底部電極、上述磁穿隧接面堆疊、以及作為一上電極之上述第一硬遮罩圖案的上述磁性隨機存取記憶體單元。
TW111109440A 2021-04-09 2022-03-15 半導體裝置的製造方法 TW202240947A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163172810P 2021-04-09 2021-04-09
US63/172,810 2021-04-09
US17/489,352 US20220328759A1 (en) 2021-04-09 2021-09-29 Magnetic random access memory and manufacturing method thereof
US17/489,352 2021-09-29

Publications (1)

Publication Number Publication Date
TW202240947A true TW202240947A (zh) 2022-10-16

Family

ID=82804433

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111109440A TW202240947A (zh) 2021-04-09 2022-03-15 半導體裝置的製造方法

Country Status (3)

Country Link
US (1) US20220328759A1 (zh)
CN (1) CN114927611A (zh)
TW (1) TW202240947A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10784440B2 (en) * 2017-11-10 2020-09-22 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic random access memory with various size magnetic tunneling junction film stacks

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10270026B2 (en) * 2017-02-24 2019-04-23 Taiwan Semiconductor Manufacturing Company Ltd. Multilayered spacer structure for a magnetic tunneling junction and method of manufacturing
US11189658B2 (en) * 2017-11-22 2021-11-30 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic random access memory and manufacturing method thereof
US11081356B2 (en) * 2018-06-29 2021-08-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method for metal gate cut and structure thereof
US11778921B2 (en) * 2020-12-21 2023-10-03 International Business Machines Corporation Double magnetic tunnel junction device

Also Published As

Publication number Publication date
US20220328759A1 (en) 2022-10-13
CN114927611A (zh) 2022-08-19

Similar Documents

Publication Publication Date Title
US11805658B2 (en) Magnetic random access memory and manufacturing method thereof
US11075336B2 (en) Magnetic random access memory and manufacturing method thereof
US12075631B2 (en) Magnetic random access memory and manufacturing method thereof
US11672181B2 (en) Magnetic random access memory
US10651236B2 (en) Semiconductor device including variable resistance memory device
TW202236709A (zh) 記憶體元件
TW202240947A (zh) 半導體裝置的製造方法
TW202238851A (zh) 半導體裝置之製造方法
US20230371400A1 (en) Memory cell, memory device and manufacturing method thereof