TW202238851A - 半導體裝置之製造方法 - Google Patents

Abstract

在半導體裝置的製造方法中，形成單元結構。單元結構包括底部電極、設置在底部電極上的磁穿隧接面（MTJ）堆疊、以及設置在MTJ堆疊上的硬罩幕層。在MTJ堆疊的側壁上方形成第一絕緣覆蓋層。在第一絕緣覆蓋層和硬罩幕層上方形成第二絕緣覆蓋層。形成第一層間介電（ILD）層。藉由蝕刻第一ILD層和第二絕緣覆蓋層來暴露硬罩幕層。形成第二ILD層。藉由圖案化第二ILD層並移除硬罩幕層，在第二ILD層中形成接點開口。在接點開口中形成導電層，使得導電層接觸MTJ堆疊。

Description

半導體裝置之製造方法

本揭露係關於一種半導體裝置，特別是具有磁性穿隧接面磁性隨機存取記憶體單元的半導體裝置。

磁性隨機存取記憶體（magnetic random access memory；MRAM）是基於由半導體器件形成的磁性穿隧接面單元的裝置，並且提供與揮發性靜態隨機存取記憶體（static random access memory；SRAM）相當的效能和與揮發性動態隨機存取記憶體（dynamic random access memory；DRAM）相當的密度和更低的功耗。與非揮發性記憶體（non-volatile memory；NVM）快閃記憶體相比，MRAM提供更快的存取時間並且隨著時間的推移遭受最小的裂化（degradation），而快閃記憶體只能重寫有限的次數。MRAM單元由磁穿隧接面（magnetic tunneling junction；MTJ）形成，MTJ包括被薄絕緣阻擋層分開的兩個鐵磁層，並且藉由在兩個鐵磁層之間的電子穿隧穿過絕緣阻擋層進行操作。

本揭露提供一種半導體裝置之製造方法。半導體裝置之製造方法包括形成單元結構，單元結構包括底部電極、設置在底部電極上的磁穿隧接面堆疊、以及設置在磁穿隧接面堆疊上的硬罩幕層；在磁穿隧接面堆疊的側壁上方形成第一絕緣覆蓋層；在第一絕緣覆蓋層和硬罩幕層上方形成第二絕緣覆蓋層；形成第一層間介電層；藉由刻蝕第一層間介電層和第二絕緣覆蓋層來暴露硬罩幕層；在第一層間介電層上方形成第二層間介電層；藉由圖案化第二層間介電層並且移除硬罩幕層，在第二層間介電層中形成暴露磁穿隧接面堆疊的接點開口；以及在接點開口中形成導電層，使得導電層接觸磁穿隧接面堆疊。

本揭露提供一種半導體裝置之製造方法，半導體裝置包括磁性隨機存取記憶體單元。半導體裝置之製造方法包括在第一層間介電層上方形成第一導電層；在第一導電層上方形成用於磁穿隧接面堆疊的堆疊層；在堆疊層上方形成硬罩幕圖案；藉由使用硬罩幕膜圖案作為蝕刻罩幕來圖案化堆疊層和第一導電層，從而形成單元結構，單元結構包括由第一導電層、磁穿隧接面堆疊和硬罩幕圖案形成的底部電極；在單元結構上方形成第一絕緣層；部分地蝕刻第一絕緣層，以形成第一絕緣側壁；在第一絕緣層上方形成第二絕緣層；在第二絕緣層上方形成第二層間介電層；藉由蝕刻第二層間介電層和第二絕緣層來暴露硬罩幕圖案；在第二層間介電層之上形成第三層間介電層；藉由圖案化第三層間介電層和移除硬罩幕圖案，在第三層間介電層中形成暴露磁穿隧接面堆疊的接點開口；以及在接點開口中形成導電層，使得導電層接觸磁穿隧接面堆疊。

本揭露提供一種半導體裝置。半導體裝置包括磁性隨機存取記憶體。半導體裝置更包括磁性隨機存取記憶體單元結構、第一絕緣覆蓋層、第二絕緣覆蓋層、介電層、以及導電接點。磁性隨機存取記憶體單元結構設置在基板上方，磁性隨機存取記憶體單元結構包括底部電極和磁穿隧接面堆疊。第一絕緣覆蓋層覆蓋磁穿隧接面堆疊的複數側壁和底部電極。第二絕緣覆蓋層與第一絕緣覆蓋層不同，並且設置在第一絕緣覆蓋層上方。導電接點包括直接接觸磁穿隧接面堆疊的第一襯墊層、設置在第一襯墊層上的與第一襯墊層不同的第二襯墊層、以及設置在第二襯墊層上的主體金屬層。

應理解以下揭露提供了許多不同的實施例或示例，用於實現本揭露的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定實施例，以簡化說明。當然，這些特定的範例並非用以限定。舉例來說，元件的尺寸不限於所揭露的範圍或數值，而是可以取決於製程條件及/或裝置的期望特性。此外，若是本揭露敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。為了簡單和清楚起見，可以以不同的比例任意繪製各種特徵。在所附圖式中，為了簡化可能省略了一些層/特徵。

此外，為了便於描述，此處可以使用空間上相對的術語，例如“在…下方”、“下方”、“較低的”、“上方”、“較高的” 及類似的用詞，來便於描述圖式中所示的一個元件或特徵與另一個元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。設備可能被轉向不同方位（旋轉90度或其他方位），則在此使用的空間相關詞也可依此相同解釋。此外，術語“由……組成”可能意味著“包含”或“由……構成”。此外，在後續的製造過程中，在所描述的操作中/之間可以存在一或多個額外操作，並且操作的順序可以改變。在本揭露中，術語“A、B和C中之一者”是指“A、B及/或C”（A、B、C、A和B、A和C、B和C、或A、B和C），並且除非另有說明，否則不表示一種來自A的元件、一種來自B的元件和一種來自C的元件。

第1A圖是根據本揭露實施例的MTJ MRAM單元的示意圖，並且第1B圖是MTJ薄膜堆疊的示意性剖面圖。MTJ單元100設置在半導體裝置的下金屬層Mx和上金屬層My之間。金屬層Mx和My用於將一個元件連接到形成在基板上方不同層級的半導體裝置中的另一個元件。此外，下金屬層Mx耦接至開關裝置SW，其可以由金屬氧化物半導體場效電晶體（Metal-Oxide-Semiconductor Field-Effect Transistor；MOS FET）形成，包括（但不限於）平面MOS FET、鰭式FET、環繞式閘極（gate-all-around；GAA） FET或任何其他開關裝置。開關裝置的控制端（例如：FET的閘極端）耦接至字元線。上金屬層My耦接至位元線。在一些實施例中，開關裝置SW設置在上金屬層My和位元線之間。在一些實施例中，上金屬層My是位元線。

第1B圖所示的MTJ單元100包括耦接至下金屬層Mx的第一電極層110和耦接至上金屬層My的第二電極層155。MTJ薄膜堆疊101設置在第一電極層110和第二電極層155之間。在本揭露的一些實施例中，不使用第二電極層155，並且MTJ薄膜堆疊101直接接觸上金屬層My。

MTJ薄膜堆疊（MTJ功能層）101包括第一固定磁性層（first pinned magnetic layer）130、自由磁性層140和由非磁性材料製成並且設置在第一固定磁性層130和自由磁性層140之間的穿隧阻障層135。自由磁性層140和第一固定磁性層130個別包括一或多個可以被磁性定向的鐵磁材料。第一固定磁性層130被配置使得磁性定向（magnetic orientation）是固定的，並且不會響應典型的磁場。在一些實施例中，自由磁性層140的厚度在約0.8nm至約1.5nm的範圍內。在一些實施例中，第二固定層130的厚度在約0.8nm至約2.0nm的範圍內。

穿隧阻障層135包括相對薄的氧化物層，其能夠在低電位下將自由磁性層140與第一固定磁性層130電性隔離，並且能夠在較高電位下透過電子穿隧傳導電流。在一些實施例中，穿隧阻障層135包括具有厚度在約0.5nm至約1.2nm的範圍內的氧化鎂（MgO）。

MTJ薄膜堆疊101進一不包括反鐵磁層125，如第1B圖所示。反鐵磁層125用於固定第一固定磁性層130的磁性定向。反鐵磁層125包括釕（Ru）或任何其他合適反鐵磁材料。在一些實施例中，反鐵磁層125的厚度在約0.4nm至約1.0nm的範圍內。

MTJ薄膜堆疊101進一步包括第二固定磁性層120，其包括一或多個磁性材料，如第1B圖所示。

第一電極層110形成在由銅（Cu）、鋁（Al）、鎢（W）、鈷（Co）、鎳（Ni）及/或其合金製成的下金屬層Mx上；以及由銅（Cu）、鋁（Al）、鎢（W）、鈷（Co）、鎳（Ni）及/或其合金製成的上金屬層My形成在第二電極層155上。

第一固定磁性層130包括多層磁性材料。在一些實施例中，如第2A圖所示，第一固定磁性層130包括四個材料層1301、1302、1303和1304，其中最上的材料層1304接觸穿隧阻障層135，並且最底的材料層1301接觸反鐵磁層125。在一些實施例中，最底的材料層1301包括鈷（Co）和鉑（Pt）的多層結構。在一些實施例中，鈷層的厚度在約0.3nm至約0.6nm的範圍內，並且鉑層的厚度在約0.2nm至約0.5nm的範圍內。鈷層的厚度可以等於或大於鉑層。在一些實施例中，鈷層和鉑層交替堆疊，使得最底的材料層1301的總厚度在約2.0nm至約5.0nm的範圍內。材料層1302包括具有厚度在約0.4nm至約0.6nm範圍內的鈷層。在某些實施例中，最底的材料層1301包括鈷層，並且材料層1302是如上所述的鈷層和鉑層的多層。在本揭露中，“元素”層一般是指“元素”的含量大於99%。

材料層1303是間隔物（spacer）層。在一些實施例中，作為間隔物層的材料層1303的厚度在約0.2nm至約0.5nm的範圍內。

最上的材料層1304包括鈷鐵硼（CoFeB）層、鈷/鈀（CoPd）層及/或鈷鐵（CoFe）層。在一些實施例中，材料層1304的厚度在約0.8nm至約1.5nm的範圍內。

在一些實施例中，第二固定磁性層120包括多層磁性材料。在一些實施例中，如第2B圖所示，第二固定磁性層120包括兩個材料層1201和1202，其中上方的材料層1202接觸反鐵磁性層125。在一些實施例中，下方的材料層1201包括鈷（Co）和鉑（Pt）的多層結構。在一些實施例中，鈷層的厚度在約0.3nm至約0.6nm的範圍內，並且鉑層的厚度在約0.2nm至約0.5nm的範圍內。鈷層的厚度可以等於或大於鉑層。在一些實施例中，鈷層和鉑層交替堆疊，使得下方的材料層1201的總厚度在約5.0nm至約10.0nm的範圍內。上方的材料層1202包括具有厚度在約0.4nm至約0.6nm範圍內的鈷層。

在一些實施例中，自由磁性層140包括具有厚度在約1.0nm至約2.0nm的範圍內的鈷鐵硼（CoFeB）層、鈷/鈀（CoPd）層及/或鈷鐵（CoFe）層。在其他實施例中，自由磁性層140包括多層磁性材料。在一些實施例中，如第2C圖所示，自由磁性層140包括三個材料層1401、1402及1403，其中下方的材料層1401與穿隧阻障層135接觸。在一些實施例中，下方的材料層1401和上方的材料層1403是具有厚度在約1.0nm至約2.0nm的範圍內的鈷鐵硼（CoFeB）層、鈷/鈀（CoPd）層及/或鈷鐵（CoFe）層。中間的材料層1402是間隔物層。在一些實施例中，作為間隔物層的材料層1402的厚度在約0.2nm至約0.6nm的範圍內。

在一些實施例中，作為間隔物層的材料層1303及/或材料層1402包括銥層及/或銥與鉭的二元合金層（binary alloy layer）。在一些實施例中，用於MTJ薄膜堆疊的間隔物層具有超光滑的表面形態（surface morphology）和高導電率（electric conductivity），並且大抵沒有擴散問題。此外，間隔物層還應該耐受低準位（low level）的氧化，而不會顯著地裂化其導電性。在一些實施例中，作為間隔物層的材料層1303及/或材料層1402的厚度在約0.1nm至約10nm的範圍內，並且在其他實施例中在約0.5nm至約5.0nm的範圍內。

MTJ薄膜堆疊101進一步包括形成在第一電極層110上的種晶層（seed layer）115、形成在自由磁性層140上的覆帽層（capping layer）145、以及形成在覆帽層145上的擴散阻擋層150，如第1B圖所示。在一些實施例中，覆帽層145包括介電材料，例如氧化鎂或氧化鋁，並且具有在約0.5nm至約1.5nm的範圍內的厚度。在一些實施例中，擴散阻擋層150包括金屬材料，例如釕（Ru）、鉭（Ta）、鉬（Mo）或是其他合適材料，並且具有在約0.5nm至約1.5nm的範圍內的厚度。在一些實施例中，並未使用覆帽層145和擴散阻擋層150中的一者或兩者。在一些實施例中，種晶層115由銥（Ir）、鉭（Ta）、鉬（Mo）、鈷（Co）、鎳（Ni）、釕（Ru）或鉑（Pt），或者是其合金中的一或多者製成。

第一電極層110包括導電材料，例如金屬（例如：鉭（Ta）、鉬（Mo）、鈷（Co）、鉑（Pt）、鎳（Ni）），以降低編程（programming）的電阻值。第二電極層155也包括導電材料，例如金屬，以降低讀取期間的電阻率。

還可以藉由物理氣相沉積（physical vapor deposition；PVD）、分子束磊晶（molecular beam epitaxy；MBE）、脈衝雷射沉積（pulsed laser deposition；PLD）、原子層沉積（atomic layer deposition；ALD）、電子束（e-beam）磊晶、化學氣相沉積（chemical vapor deposition；CVD）或是衍生的CVD製程，包括低壓CVD（low pressure CVD；LPCVD）、超高真空CVD（ultrahigh vacuum CVD；UHVCVD）、減壓CVD（reduced pressure CVD；RPCVD）、或其任何組合、或者是任何其他合適薄膜沉積方法，來形成固定磁性層、自由磁性層、以及反鐵磁層。穿隧阻障層和擴散阻擋層也可以藉由CVD、PVD或ALD、或任何其他合適薄膜沉積方法來形成。

第3A圖至第3D圖顯示了MTJ單元的記憶體操作。如第3A圖至第3D圖所示，MTJ單元包括固定磁性層10、穿隧阻障層15、以及自由磁性層20。固定磁性層10對應第1B圖的第一固定磁性層130，或第二固定磁性層120、反鐵磁層125和第一固定磁性層130的組合。在第3A圖至第3D圖中，省略了其餘材料層。電流源30串聯耦接至MTJ結構。

在第3A圖中，固定磁性層10和自由磁性層20在相反方向上磁性定向。在一些實施例中，固定磁性層10和自由磁性層20的自旋方向平行於薄膜堆疊方向（垂直於薄膜的表面）。在第3B圖中，固定磁性層10和自由磁性層20在相同方向上磁性定向。在其他實施例中，固定磁性層10和自由磁性層20的自旋方向垂直於薄膜堆疊方向（平行於薄膜的表面），如第3C圖和第3D圖所示。在第3C圖中，固定磁性層10和自由磁性層20在相反方向上磁性定向，而在第3D圖中，固定磁性層10和自由磁性層20在相同方向上磁性定向。

如果電流源30驅使相同的電流值I _C流經MTJ單元，則發現在第3A圖（或第3C圖）的情況下的單元電壓V ₁大於在第3B圖（或第3D圖）的情況下的單元電壓V ₂，這是因為第3A圖（或第3C圖）所示之相反定向的MTJ單元的電阻值大於第3B圖（或第3D圖）所示之相同定向的MTJ單元的電阻值。二進制邏輯資料（“0”和“1”）可以儲存在MTJ單元中，並且基於單元定向和所得的電阻值進行檢索（retrieve）。此外，因為儲存的資料不需要儲存能量源（energy source），因此單元是非揮發性的。

第4A圖顯示了MTJ MRAM陣列50的示意性電路圖。每一個記憶體單元包括MTJ單元Mc和一個電晶體Tr，例如MOSFET。電晶體Tr的閘極耦接至字元線WL ₁…WL _m中的一者，並且電晶體Tr的汲極（或源極）耦接至MTJ單元Mc的一個末端，並且MTJ單元Mc的另一個末端耦接至位元線BL _n、BL _n+1及BL _n+2中的一者。此外，在一些實施例中，用於編程的訊號線（未顯示）被提供相鄰於MTJ單元。

記憶體單元的讀取藉由宣告（assert）該單元的字元線、驅使讀取電流通過該單元的位元線、以及接著量測該位元線上的電壓來進行。舉例來說，為了讀取目標MTJ單元的狀態，字元線被宣告以導通（turn ON）電晶體Tr。目標MTJ單元的自由磁性層因此透過電晶體Tr耦接至固定電位線SL _n、SL _n+1、以及SL _n+2中的一者（例如：接地）。接著，在位元線上驅使讀取電流。由於只有給定的讀取電晶體Tr被導通，因此讀取電流流過目標MTJ單元至接地。接著，位元線的電壓被量測，以確定目標MTJ單元的狀態（“0”或“1”）。在一些實施例中，如第4A圖所示，每一個MTJ單元具有一個讀取電晶體Tr。因此，這種類型的MRAM架構被稱為1T1R。在其他實施例中，兩個電晶體被分配給一個MTJ單元，形成2T1R系統。可以採用其他的單元陣列配置。

第4B圖顯示了MTJ MRAM之記憶體單元的示意性透視圖，並且第4C圖顯示了MTJ MRAM的記憶體單元佈局。

如第4B圖及第4C圖所示，MTJ單元MTJ被設置在開關裝置SW（例如MOSFET）上方。MOSFET的閘極Gate是字元線WL，或者是耦接至由金屬層所形成的字元線。MTJ單元的底部電極Mx耦接至形成在主動區AR中的MOSFET的汲極，並且形成在主動區AR中的MOSFET的源極耦接至源極線SL。MTJ單元的上電極耦接到位元線BL。在一些實施例中，源極線SL可以由金屬層M1和M2形成，並且位元線BL可以由金屬層M3形成。在某些實施例中，多個金屬佈線（metal wiring）中的一者是單一裝置層，並且在其他實施例中，一或多個金屬配線是兩個或更多個裝置層。

第5A圖顯示了根據本揭露的實施例的MTJ MRAM的剖面圖。與第1A圖至第4C圖所述的前述實施例相同或相似的材料、配置、尺寸及/或製程可以用於下列實施例中，並且其詳細說明可以被省略。

如第5A圖所示，MRAM的MTJ單元設置在基板201上方。在一些實施例中，基板201包括合適的元素半導體，例如矽、鑽石或鍺；合適的合金或化合物半導體，例如四（IV）族化合物半導體（例如：矽鍺（SiGe）、碳化矽（SiC）、碳化矽鍺（SiGeC）、鍺錫（GeSn）、矽錫（SiSn）、矽鍺錫（SiGeSn））、三五（III-V）族化合物半導體（例如：砷化鎵（GaAs）、砷化銦鎵（InGaAs）、砷化銦（InAs）、磷化銦（InP）、銻化銦（InSb）、磷砷化鎵（GaAsP）或磷化鎵銦（GaInP））等。此外，基板201可以包括磊晶層（epi層），磊晶層可被應變（strain）以用於增強效能及/或可以包括絕緣體上矽（silicon-on-insulator；SOI）結構。

各種電子裝置（未顯示）（例如電晶體（例如：MOSFET））設置在基板201上。MOS FET可以包括平面MOS FET、鰭式FET及/或環繞式閘極FET。第一層間介電（interlayer dielectric；ILD）層210設置在基板201上方，以覆蓋電子裝置。第一ILD層210可以被稱為金屬間介電（inter-metal dielectric；IMD）層。第一ILD層210包括一或多個介電層，例如氧化矽、氮化矽、氮氧化矽、氟摻雜的矽酸鹽玻璃（fluorine-doped silicate glass；FSG）、低k介電質（例如碳摻雜的氧化物）、極低k介電質（例如多孔（porous）碳摻雜的二氧化矽）、聚合物（例如聚酰亞胺（polyimide））、其組合等。在一些實施例中，第一ILD層210是透過如CVD、流動式CVD（flowable CVD；FCVD）或旋塗式玻璃（spin-on-glass）製程的製程形成的，儘管可以利用任何可接受的製程。後續，執行平坦化製程，例如化學機械研磨（chemical mechanical polishing；CMP）及/或回蝕（etch-back）製程等。

此外，藉由鑲嵌製程形成下金屬佈線213。下金屬佈線213包括一或多層導電材料，例如銅（Cu）、銅合金（Cu alloy）、鋁（Al）或任何其他合適導電材料。每一個MTJ單元設置在下金屬佈線213上方，如第5A圖所示。儘管第5A圖顯示了三個MTJ單元，但是MTJ單元的數量並不限於三個。

如第5A圖所示，在第一ILD層210上形成用作蝕刻停止層的第一絕緣層220。在一些實施例中，第一絕緣層220包括與第一ILD層210不同的材料，且包括碳化矽、氮化矽、氧化鋁或任何其他合適材料。在一些實施例中，第一絕緣層220的厚度在約10nm至約25nm的範圍內。在一些實施例中，用作蝕刻停止層之額外的第二絕緣層222形成在第一絕緣層220上，並且包括與第一絕緣層220不同的碳化矽、氮化矽、氧化鋁或任何其他合適材料。

第二ILD層225形成在第二絕緣層222上方。第二ILD層225包括一或多個介電層，例如氧化矽、氮化矽、氮氧化矽、氟摻雜的矽酸鹽玻璃（FSG）、低k介電質（例如碳摻雜的氧化物）、極低k介電質（例如多孔碳摻雜的二氧化矽）、聚合物（例如聚酰亞胺）、其組合等。在一些實施例中，用於第一ILD層210的材料與用於第二ILD層225的材料是相同的。在其他實施例中，不同的介電材料被用於第一ILD層210及第二ILD層225。

在一些實施例中，通孔接點219被形成為與下金屬佈線213接觸，並且穿過第二ILD層225以及第一絕緣層220和第二絕緣層222。在一些實施例中，通孔接點219包括襯墊（liner）層215（或稱阻擋層215）和主體層（body layer）217。在一些實施例中，襯墊層215包括一或多層的鈦（Ti）、氮化鈦（TiN）、鉭（Ta）或氮化鉭（TaN）或其他合適材料，並且主體層217包括一或多層的鎢（W）、銅（Cu）、鋁（Al）、鉬（Mo）、鈷（Co）、鉑（Pt）、鎳（Ni）及/或其合金或其他合適材料。

MRAM單元包括底部電極254、MTJ薄膜堆疊255、以及頂部電極256，如第5A圖所示。底部電極254和MTJ薄膜堆疊255對應第1B圖的第一電極層110和MTJ薄膜堆疊101。在一些實施例中，頂部電極256對應第1B圖的第二電極層155或第1A圖的上金屬層My。在一些實施例中，頂部電極256由例如銅（Cu）、鋁（Al）、鉭（Ta）、鈦（Ti）、鉬（Mo）、鈷（Co）、鉑（Pt）、鎳（Ni）、鎢（W）、氮化鈦（TiN）及/或氮化鉭（TaN）及/或其合金或其他合適材料製成。在一些實施例中，頂部電極256包括一或多個襯墊層（或阻擋層）和主體金屬層。在一些實施例中，襯墊層或阻擋層由鉭（Ta）、氮化鉭（TaN）及/或鈷（Co）製成，並且主體金屬層由銅（Cu）或銅（Cu）合金（例如：鋁銅（AlCu））製成。在一些實施例中，頂部電極256的厚度在約100nm至約1000nm的範圍內。

在一些實施例中，MRAM單元結構具有錐形形狀，如第5A圖所示。MRAM單元結構在底部（底部電極254）的寬度大於MRAM單元結構在頂部的寬度。在一些實施例中，底部電極254的厚度在約5nm至約20nm的範圍內。在一些實施例中，MTJ薄膜堆疊255的厚度在約15nm至約50nm的範圍內。

在一些實施例中，作為側壁間隔物層的第一絕緣覆蓋層227形成在MRAM單元結構的相對兩個側壁上。第一絕緣覆蓋層227包括一或多層絕緣材料。在一些實施例中，使用了氮化物基（nitride -based）絕緣材料。在某些實施例中，氮化物基絕緣材料是基於氮化矽的絕緣材料，例如氮化矽、氮氧化矽（SiON）、鉭碳化矽（SiCN）和氮碳氧化矽（SiOCN）。第一絕緣覆蓋層227的厚度T1（水平最大寬度）在一些實施例中在約5nm至約30nm的範圍內，並且在其他實施例中在約10nm至約20nm的範圍內。

此外，在一些實施例中，第二絕緣覆蓋層280形成在第一絕緣覆蓋層227上方。第二絕緣覆蓋層280包括與第一絕緣覆蓋層227不同的一或多層絕緣材料。在一些實施例中，使用了鋁基（aluminum-based）絕緣材料。在某些實施例中，鋁基絕緣材料包括氧化鋁、氮化鋁、氮氧化鋁、碳化鋁及/或碳氧化鋁。在一些實施例中，鋁（Al）、氧（O）、碳（C）及/或氮（N）在厚度方向上的濃度不均勻。在某些實施例中，鋁（Al）的濃度從第二絕緣覆蓋層280的底部往頂部逐漸降低，而氧（O）、碳（C）及/或氮（N）的濃度從第二絕緣覆蓋層280的底部往頂部逐漸增加。在一些實施例中，第二絕緣覆蓋層280的厚度T2小於第一絕緣覆蓋層的厚度T1（水平最大寬度）。在一些實施例中，厚度T2在約1nm至約10nm的範圍內，並且在其他實施例中在約3nm至約5nm的範圍內。

此外，第三ILD層230設置在MRAM單元結構之間的空間中。第三ILD層230包括一或多個介電層，例如氧化矽、氮化矽、氮氧化矽、氟摻雜的矽酸鹽玻璃（FSG）、低k介電質（例如碳摻雜的氧化物）、極低k介電質（例如多孔碳摻雜的二氧化矽）、聚合物（例如聚酰亞胺）、其組合等。在一些實施例中，用於第一ILD層210的材料、用於第二ILD層225的材料、以及用於第三ILD層230的材料是相同的。在其他實施例中，它們中的至少兩者由不同的介電材料製成。

進一步地，第四ILD層235設置在第三ILD層上方。在一些實施例中，第四ILD層235是多層結構，並且包括形成在第三ILD層230上作為蝕刻停止層的第一介電層232、形成在第一介電層232上的第二介電層234、形成在第二介電層234上的第三介電層236、以及形成在第三介電層236上的第四介電層238。在其他實施例中，第四ILD層是沒有第一介電層或第二介電層中之一者的雙層結構。

在一些實施例中，第一介電層232、第二介電層234、以及第四介電層238由與第三介電層236不同的材料製成，並且包括一或多層的氧化矽、氮化矽、氮氧化矽（SiON）、氮碳氧化矽（SiOCN）、鉭碳化矽（SiCN）、碳化矽（SiC）或任何其他合適材料。在一些實施例中，第一介電層232和第二介電層234由彼此不同的材料製成。

第一介電層232、第二介電層234、以及第四介電層238中的一或多者包括氟摻雜的矽酸鹽玻璃（FSG）、低k介電質（例如碳摻雜的氧化物）、極低k介電質（例如多孔碳摻雜的二氧化矽）、聚合物（例如聚酰亞胺）、其組合等

在一些實施例中，第三介電層236包括鋁基絕緣材料，例如氧化鋁、氮化鋁、氮氧化鋁、碳化鋁及/或碳氧化鋁。在其他實施例中，第三介電層包括鋯（Zr）基或鋅（Zn）基絕緣材料（鋯（Zr）氧化物、鋅（Zn）氧化物）。

在一些實施例中，用於第一ILD層210的材料、用於第二ILD層225的材料、用於第三ILD層230的材料、以及用於第四ILD層236的材料是相同的。在其他實施例中，它們中的至少兩者由不同的介電材料製成。在一些實施例中，第四介電層238的厚度大於第一介電層、第二介電層及第三介電層的厚度。

第5B圖顯示了根據本揭露實施例之MTJ MRAM的剖面圖。與第1A圖至第5A圖所述的前述實施例相同或相似的材料、配置、尺寸及/或製程可以用於下列實施例中，並且其詳細說明可以被省略。

在一些實施例中，頂部電極256’共同地形成在兩個或更多個MRAM單元結構上方，並且因此頂部電極256’的寬度取決於共同連接至頂部電極256’的MRAM單元結構的數量。頂部電極256’的材料及/或結構與第5A圖的頂部電極256的材料及/或結構相同。

第6A圖至第18圖顯示了根據本揭露實施例之包括MRAM之半導體裝置的連續製造製程的各個站點。應理解可以在第6A圖至第18圖所示的製程之前、期間、以及之後提供額外操作，並且對於該方法的額外實施例，可以替換或消除下面所述的一些操作。與第1A圖至第5B圖所述的前述實施例相同或相似的材料、配置、尺寸及/或製程可以用於下列實施例中，並且其詳細說明可以被省略。

如第6A圖所示，在基板201上方的第一ILD層210中形成下金屬佈線213。在一些實施例中，通孔接點207被提供在下金屬佈線213下方。接著，如第6B圖所示，在第6A圖的結構上方形成作為蝕刻停止層的第一絕緣層220，並且在第一絕緣層220上方形成第二ILD層225。此外，如第6B圖所示，藉由使用一或多種微影（lithography）與蝕刻操作形成通孔接點開口223，以暴露下金屬佈線213的上表面。後續，形成包括襯墊層215和主體層217的通孔接點219，如第6C圖所示。執行一或多個薄膜形成操作，例如CVD、PVD（包括濺鍍（sputtering））、ALD、電化學鍍（electro-chemical plating）及/或電鍍，並且執行平坦化操作（例如CMP），以製造通孔接點219。

接著，如第7圖所示，在第6D圖所示的結構上方形成用於底部電極254的第一導電層254A，並且後續在第一導電層254A上依次形成用於MTJ薄膜堆疊255的堆疊層255A和用於硬罩幕層260A的第二導電層。在一些實施例中，硬罩幕層260A包括鈦（Ti）、氮化鈦（TiN）、鉭（Ta）或氮化鉭（TaN）中的一或多者。在某些實施例中，硬罩幕層260A包括具有厚度在約10nm至約200nm範圍內的氮化鈦（TiN）。

藉由使用一或多個微影和蝕刻操作，硬罩幕層260A被圖案化成如第8圖所示的硬罩幕圖案260。接著，藉由使用硬罩幕圖案260作為蝕刻罩幕，將堆疊層255A和第一導電層254A圖案化成MRAM單元結構，每一個MRAM單元結構包括底部電極254、MTJ薄膜堆疊255和硬罩幕圖案260。後續，如第9圖所示，形成用於第一絕緣覆蓋層（側壁）227的絕緣層227A，以覆蓋MRAM單元結構。絕緣層227A可以藉由CVD、PVD或ALD或任何其他合適薄膜沉積方法形成。在一些實施例中，絕緣層227A藉由CVD、PVD或ALD在小於約150℃的溫度範圍內形成，例如從約100℃至約150℃的範圍。當絕緣層227A在較高溫度下形成時，例如約200℃至約300℃（或更高）的範圍，由於絕緣層直接形成在MTJ薄膜堆疊255上，因此薄膜形成製程可能對MTJ薄膜堆疊255造成損壞。如第9圖所示，在一些實施例中，絕緣層227A順應性地形成在MRAM單元結構上方。

接著，執行一或多個蝕刻操作以部分地移除絕緣層227A，以形成第一絕緣覆蓋層227作為側壁間隔物，如第10圖所示。在一些實施例中，採用非等向性電漿乾式蝕刻。如第10圖所示，蝕刻在MTJ薄膜堆疊255的上表面上停止，並且硬罩幕圖案260的頂部和側面完全暴露。在一些實施例中，MTJ薄膜堆疊255的頂部和第一絕緣覆蓋層227的頂部之間的差異在±約2nm之內。在一些實施例中，MTJ薄膜堆疊的頂部高於第一絕緣覆蓋層227的頂部。在其他實施例中，MTJ薄膜堆疊的頂部低於第一絕緣覆蓋層227的頂部。

接著，如第11圖所示，形成用於第二絕緣覆蓋層280的絕緣層280A，以覆蓋MRAM單元結構。絕緣層280A可以藉由CVD、PVD或ALD或任何其他合適薄膜沉積方法形成。如第11圖所示，順應性地形成絕緣層280A。如上面所述，在一些實施例中，用於第二絕緣覆蓋層280的絕緣層280A包括鋁基絕緣材料。鋁基絕緣材料，例如氧化鋁（AlO（Al ₂O ₃））、氮化鋁（AlN）、碳化鋁（AlC）、碳氧化鋁（AlOC）和氮氧化鋁（AlON），可以藉由以下操作形成。首先，藉如金屬有機CVD（etal-organic CVD；MOCVD）或ALD，使用三甲基鋁（tri-methyl-aluminum；TMA）形成鋁層。接著，在鋁層上方執行使用氨（NH ₃）、二氧化碳（CO ₂）及/或一氧化碳（CO）氣體的電漿處理，以將鋁層轉化為氧化鋁（AlO）、氮化鋁（AlN）、碳化鋁（AlC）、碳氧化鋁（AlOC）或氮氧化鋁（AlON）。電漿處理的鋁層中的鋁（Al）、氧（O）、碳（C）及/或氮（N）的濃度是不均勻的，特別是沿著垂直方向。氮氧化鋁（AlON）層可以由氧化鋁（AlO）層和氮化鋁（AlN）層的兩層製成。在一些實施例中，具有厚度小於約1nm的鋁薄層保留在該層的底部。可以採用使用氧化溶液的鋁層的化學氧化。在一些實施例中，氧化鋁（AlO）、碳氧化鋁（AlOC）、碳化鋁（AlC）、氮化鋁（AlN）及/或氮氧化鋁（AlON）層可以藉由CVD、PVD或ALD或其他合適方法使用適當的源氣體（source gas）直接形成。在一些實施例中，絕緣層280A在約300℃至約450℃的範圍內的溫度下藉由CVD、PVD或ALD形成。儘管可以採用較低的形成溫度（例如：低於300℃），但是由於形成第一絕緣覆蓋層227以覆蓋MTJ薄膜堆疊255，較高的形成溫度（約300℃至約450℃）可能不會損壞MTJ薄膜堆疊 255。

接著，如第11圖所示，形成用於第三ILD層230的介電材料層230A，以完全覆蓋絕緣層280A。在一些實施例中，介電材料層230A藉由CVD、PVD或ALD形成。

後續，執行一或多個平坦化操作（例如CMP操作或回蝕操作），以降低介電材料層230A的高度，並且進一步在介電材料層230A和絕緣層280A上執行回蝕操作，以暴露硬罩幕圖案260並且形成第二絕緣覆蓋層280和第三ILD層230，如第12圖所示。

如第12圖所示，蝕刻在MTJ薄膜堆疊255的上表面上停止，並且硬罩幕圖案260的頂部和側面被完全暴露。在一些實施例中，MTJ薄膜堆疊255的頂部和第三ILD層230的頂部之間的差異在±約2nm內。在一些實施例中，MTJ薄膜堆疊的頂部高於第三ILD層230的頂部。在其他實施例中，MTJ薄膜堆疊的頂部低於第三ILD層230的頂部。在一些實施例中，第一絕緣覆蓋層227的頂部、第二絕緣覆蓋層280的頂部、MTJ薄膜堆疊255的頂部、以及第三ILD層230的頂部之間的差異在±約2nm內。

接著，在硬罩幕圖案260和第三ILD層230上方形成用於第四ILD層235的第一介電層232的介電層，並且接著執行CMP操作以暴露硬罩幕圖案260，如第13圖所示。在一些實施例中，CMP操作在硬罩幕圖案260的頂部被暴露時停止，或著在硬罩幕圖案260的頂部被額外過蝕刻暴露之後停止。

後續，如第14圖所示，在第一介電層232和暴露的硬罩幕層260上方形成第四ILD層的第二介電層234、第三介電層236和第四介電層238。第四ILD層的介電層可以藉由CVD、PVD或ALD或其他合適薄膜形成方法形成。在一些實施例中，第四介電層238透過例如CVD、流動式CVD（FCVD）或旋塗玻璃製程的製程來形成，儘管可以利用任何可接受的製程。後續，執行平坦化製程，例如化學機械研磨（CMP）及/或回蝕製程等。

接著，如第15圖所示，藉由使用一或多個微影和蝕刻操作形成接點開口242。如第15圖所示，蝕刻操作宜除了硬罩幕圖案260，並且MTJ薄膜堆疊255的上表面（最上層）在接點開口242的底部暴露。在一些實施例中，硬罩幕圖案260被完全移除，使得硬罩幕圖案（例如：氮化鈦（TiN））的殘留物（residue）不留在MTJ薄膜堆疊上。在其他實施例中，硬罩幕圖案的殘留物部分地覆蓋MTJ薄膜堆疊的上表面，而MTJ薄膜堆疊的上表面的剩餘部分被暴露。

在一些實施例中，在接點開口的底部、第一絕緣覆蓋層227的頂部和第二絕緣覆蓋層280的頂部也被暴露。在一些實施例中，接點開口的底部的第一絕緣覆蓋層227的頂部、第二絕緣覆蓋層280的頂部和MTJ薄膜堆疊255的頂部之間的差異在±約2nm內。在一些實施例中，第一絕緣覆蓋層227的頂部、第二絕緣覆蓋層280的頂部、以及MTJ薄膜堆疊255的頂部中的至少一者位在與接點開口的底部的一或多個剩餘頂部不同的準位（level）。在一些實施例中，第三ILD層230的頂部位在接點開口中的第一絕緣覆蓋層227的頂部、第二絕緣覆蓋層280的頂部和MTJ薄膜堆疊255的頂部上方。

後續，如第16圖所示，接點開口242填充有導電材料，以形成接觸MTJ薄膜堆疊255的暴露的上表面的導電接點256。在一些實施例中，導電接點256包括順應性地形成在接點開口242的內壁上的一或多個襯墊層或阻擋層，以及填充接點開口的剩餘部分的主體金屬層。在一些實施例中，襯墊層或阻擋層由鉭（Ta）、氮化鉭（TaN）及/或鈷（Co）製成，並且主體金屬層由銅（Cu）或銅（Cu）合金（例如：鋁銅（AlCu））製成。

在一些實施例中，沒有硬罩幕層保留在MTJ薄膜堆疊的頂部。當硬罩幕層260由鈦（Ti）或氮化鈦（TiN）製成時，在MTJ薄膜堆疊255和導電接點256之間不設置含鈦（Ti）層（例如：沒有氮化鈦（TiN）層）。

當MTJ薄膜堆疊255的最上層是包括金屬材料（例如：釕（Ru）、鉭（Ta）或鉬（Mo））的擴散阻擋層150時，導電接點256與擴散阻擋層150直接接觸，如第19A圖所示。當MTJ薄膜堆疊255的最上層是包括介電材料（例如：氧化鎂或氧化鋁）的覆帽層145時，導電接點256與覆帽層145直接接觸，如第19B圖所示。當MTJ薄膜堆疊255的最上層是磁性層140時，導電接點256與磁性層140直接接觸，如第19C圖所示。在導電接點256和MTJ薄膜堆疊255之間沒有設置氮化鈦（TiN）層或含鈦（Ti）層。

第17圖和第18圖顯示了包括對應第5B圖的MRAM的半導體裝置的連續製造製程的各個站點。如第17圖所示，形成接點開口242C，使得兩個或更多個MTJ薄膜堆疊255的上表面在開口242C的底部暴露。接著，如第18圖所示，在接點開口242C中形成公共接點256’。公共接點256’的材料和製程與導電接點256的材料和製程相同。

在一些實施例中，直接連接至公共接點256’的MRAM單元（MTJ薄膜堆疊）的數量在2至256之間，以及8、16、32、64、128或256中的任意一者。

第20A圖和第20B圖顯示了根據本揭露實施例的MRAM單元結構的剖面圖。

如第20A圖和第20B圖所示，在一些實施例中，MTJ薄膜堆疊255下方的通孔接點包括第一襯墊層（或阻擋層）215A和第二襯墊層（或阻擋層）215B以及主體層217。在一些實施例中，第一襯墊層215A由氮化鉭（TaN）製成，並且第二襯墊層215B由氮化鈦（TiN）製成，並且主體層217由鎢（W）製成。在一些實施例中，底部電極254（第一電極層110）由氮化鈦（TiN）製成。

在第20A圖的實施例中，兩個阻擋層或襯墊層用於導電接點256。如第20A圖所示，第一襯墊層256B形成在接點開口的底部的MTJ薄膜堆疊255的上表面上和接點開口的內側壁上，第二襯墊層256C形成在第一襯墊層上，並且主體金屬層256A形成在第二襯墊層256C上。在一些實施例中，第一襯墊層256B由鉭（Ta）製成，並且第二襯墊層256C由氮化鉭（TaN）製成。在一些實施例中，鉭（Ta）的第一襯墊層的厚度在約2nm至約8nm的範圍內，並且氮化鉭（TaN）的第二襯墊層的厚度在約0.5nm至約4nm的範圍內。在一些實施例中，第一襯墊層256B與第二襯墊層256C的比率為約2至約4。當第一襯墊層和第二襯墊層的厚度超出這些範圍時，導電接點256和MTJ薄膜堆疊255之間的接點電阻值（contact resistance）增加。

在其他實施例中，第一襯墊層256B由氮化鉭（TaN）製成，並且第二襯墊層256C由鈷（Co）製成。在一些實施例中，氮化鉭（TaN）的第一襯墊層的厚度在約0.5nm至約4nm的範圍內，並且鈷（Co）的第二襯墊層的厚度在約0.5nm至約4nm的範圍內。在一些實施例中，第一襯墊層256B與第二襯墊層256C的比率為約0.5至約2。當第一襯墊層和第二襯墊層的厚度超出這些範圍時，導電接點256和MTJ薄膜堆疊255之間的接點電阻值增加。

在第20B圖的實施例中，三個阻擋層或襯墊層用於導電接點256。如第20B圖所示，第一襯墊層256B形成在接點開口的底部的MTJ薄膜堆疊255的上表面上和接點開口的內側壁上，第二襯墊層256C形成在第一襯墊層上，第三襯墊層256D形成在第二襯墊層256C上，並且主體金屬層256A形成在第三襯墊層256D上方。在一些實施例中，第一襯墊層256B由鉭（Ta）製成，第二襯墊層256C由氮化鉭（TaN）製成，並且第三襯墊層256D由鈷（Co）製成。鉭（Ta）的第一襯墊層的厚度在約2nm至約8nm的範圍內，氮化鉭（TaN）的第二襯墊層的厚度在約0.5nm至約4nm的範圍內，並且鈷（Co）的第三襯墊層的厚度在約0.5nm至約4nm的範圍內。在一些實施例中，第二襯墊層256C與第三襯墊層256D的比率為約0.5至約2。當第一襯墊層和第二襯墊層的厚度超出這些範圍時，導電接點256和MTJ薄膜堆疊255之間的接點電阻值增加。

在一些實施例中，第一襯墊層、第二襯墊層和第三襯墊層藉由CVD或ALD形成，並且在一些實施例中，主體金屬層藉由CVD、ALD、PVD或電鍍形成。在一些實施例中，在主體金屬層256A中沒有形成空隙（void）或接縫（seam）。

在一些實施例中，第一襯墊層、第二襯墊層和第三襯墊層具有如第20A圖和第20B圖所示的U形剖面。在一些實施例中，第一襯墊層256B的底部與MTJ薄膜堆疊255、第一絕緣覆蓋層227的頂部和第二絕緣覆蓋層280的頂部直接接觸。在一些實施例中，第一襯墊層的底部是大抵平坦的。在一些實施例中，MTJ薄膜堆疊255的頂部、第一絕緣覆蓋層227的頂部和第二絕緣覆蓋層的頂部之間的差異在±約2nm內。在一些實施例中，第一絕緣覆蓋層227的頂部、第二絕緣覆蓋層280的頂部和MTJ薄膜疊層255的頂部中的至少一者位在與剩餘層/堆疊的頂部的一或多者不同的準位。

在一些實施例中，與第三ILD層227（接點開口的內側壁）接觸的第一襯墊層的外側壁的剖面為具有底部小於頂部的倒錐形，如第20A圖和第20B圖所示。在一些實施例中，導電接點256的剖面的寬度從底部到頂部單調地增加（monotonously increase）。在一些實施例中，導電接點256在剖面中不具有錐形部分（底部大於頂部）。相反地，在一些實施例中，MTJ薄膜堆疊255的剖面具有底部大於頂部的錐形形狀。

在一些實施例中，在導電接點256的底部的導電接點256的寬度（第一襯墊層256B的寬度）與在接觸第一襯墊層256B的部分的第二絕緣覆蓋層280的寬度（外側至外側）大抵相同，具有差異在±約2至5nm內。在一些實施例中，導電接點256的底部的導電接點256的寬度大於第二絕緣覆蓋層280的寬度，並且在其他實施例中，導電接點256的底部的導電接點256的寬度小於第二絕緣覆蓋層280的寬度。

在一些實施例中，導電接點256和MTJ薄膜堆疊之間的直接接觸降低了它們之間的接點電阻值。在一些實施例中，如第20A圖所示，當第一襯墊層256B由鉭（Ta）製成並且第二襯墊層256C由氮化鉭（TaN）製成時，與硬罩幕層（由氮化鉭（TaN）製成）保留在導電接點256和MTJ薄膜堆疊之間的結構相比，接點電阻值可以降低約3％。在其他實施例中，當第一襯墊層256B由氮化鉭（TaN）製成並且第二襯墊層256C由鈷（Co）製成時，與硬罩幕層（由氮化鉭（TaN）製成）保留在導電接點256和MTJ薄膜堆疊之間的結構相比，接點電阻值可以降低約5.5％。

將理解並非所有的優點都在此處中被必要地討論，所有實施例或示例都不需要特定的優點，並且其他實施例或示例可提供不同的優點。

根據本揭露的一個方面，在半導體裝置的製造方法中，形成單元結構。單元結構包括底部電極、設置在底部電極上的磁穿隧接面（MTJ）堆疊、以及設置在MTJ堆疊上的硬罩幕層。在MTJ堆疊的側壁上方形成第一絕緣覆蓋層。在第一絕緣覆蓋層和硬罩幕層上方形成第二絕緣覆蓋層。形成第一層間介電（ILD）層。藉由刻蝕第一ILD層和第二絕緣覆蓋層來暴露硬罩幕層。形成第二ILD層。藉由圖案化第二ILD層並且移除硬罩幕層，在第二ILD層中形成接點開口。在接點開口中形成導電層，使得導電層接觸MTJ堆疊。在上述和以下的一或多個實施例中，第一絕緣覆蓋層由氮化物基絕緣材料製成，並且第二絕緣覆蓋層由與氮化物基絕緣材料不同的鋁基絕緣材料製成。在上述和以下的一或多個實施例中，氮化物基絕緣材料為擇自氮化矽（SiN）、氮氧化矽（SiON）和氮碳氧化矽（SiOCN）中的一或多者。在上述和以下的一或多個實施例中，氮化物基絕緣材料在100℃至150℃的範圍內的溫度形成。在上述和以下的一或多個實施例中，鋁基絕緣材料為擇自氧化鋁、氮化鋁、氮氧化鋁、碳化鋁和碳氧化鋁中的一或多者。在上述和以下的一或多個實施例中，鋁基絕緣材料在300℃至450℃的範圍內的溫度形成。在上述和以下的一或多個實施例中，第一絕緣覆蓋層比第二絕緣覆蓋層更厚。在上述和以下的一或多個實施例中，硬罩幕層由氮化鈦（TiN）製成。在上述和以下的一或多個實施例中，當形成第二ILD層時，在上述第一ILD層和暴露的硬罩幕層上方形成第一層，在第一層上執行平坦化操作以暴露上硬罩幕層，並且在第一層和暴露的硬罩幕層上方形成一或多個第二層。

根據本揭露的另一方面，在製造包括磁性隨機存取記憶體（MRAM）單元的半導體裝置的方法中，在第一層間介電層（ILD）上方形成第一導電層；在第一導電層上方形成用於磁穿隧接面堆疊（MTJ）的堆疊層；在堆疊層上方形成硬罩幕圖案；藉由使用硬罩幕膜圖案作為蝕刻罩幕來圖案化堆疊層和第一導電層，從而形成單元結構，單元結構包括由第一導電層、磁穿隧接面堆疊和硬罩幕圖案形成的底部電極；在單元結構上方形成第一絕緣層；部分地蝕刻第一絕緣層，以形成第一絕緣側壁；形成第二絕緣層；形成第二ILD層；藉由蝕刻第二ILD層和第二絕緣層來暴露硬罩幕圖案；形成第三ILD層；藉由圖案化第三ILD層和移除硬罩幕圖案，在第三ILD層中形成接點開口；以及在接點開口中形成導電層，使得導電層接觸MTJ堆疊。在上述和以下的一或多個實施例中，當形成導電層時，在MTJ堆疊和接點開口的內側壁上形成一或多個襯墊層，並且在一或多個襯墊層上方形成主體金屬層。在上述和以下的一或多個實施例中，一或多個襯墊層包括由鉭（Ta）製成的第一襯墊層和在第一襯墊層上方形成的由氮化鉭（TaN）製成的第二襯墊層。在上述和以下的一或多個實施例中，一或多個襯墊層包括由氮化鉭（TaN）製成的第一襯墊層和在第一襯墊層上方形成的由鈷（Co）製成的第二襯墊層。在上述和以下的一或多個實施例中，一或多個襯墊層包括第一襯墊層、在第一襯墊層上方形成的第二襯墊層、以及在第二襯墊層上方形成的第三襯墊層。在上述和以下的一或多個實施例中，主體金屬層由銅或銅合金製成。在上述和以下的一或多個實施例中，當形成接點開口時，硬罩幕圖案被完全移除，並且在導電層和MTJ堆疊之間沒有保留硬罩幕層的殘留物。

根據本揭露的另一方面，在製造半導體器件的方法中，複數單元結構，每一者包括底部電極；形成設置在底部電極上的磁穿隧接面（MTJ）堆疊和設置在MTJ堆疊上的硬罩幕層；形成在 MTJ 堆疊的側壁上方的第一絕緣覆蓋層；形成在第一絕緣覆蓋層和硬掩模層上方的第二絕緣覆蓋層；形成第一層間介電（ILD）層；藉由蝕刻第一ILD層和第二絕緣覆蓋層來暴露硬罩幕層；形成第二ILD層；藉由圖案化第二ILD層並且移除硬罩幕層，在第二ILD層中形成接點開口，使得複數單元結構的MTJ堆疊暴露在接點開口中；以及在接點開口中形成導電層，使得導電層接觸複數單元結構的MTJ堆疊，從而複數單元結構電性連接。在上述和以下的一或多個實施例中，當形成導電層時，在MTJ堆疊和接點開口的內側壁上形成第一襯墊層，在第一襯墊層上形成第二襯墊層，在第二襯墊層上方形成主體金屬層。在上述和以下的一或多個實施例中，第一襯墊層由鉭（Ta）製成，並且第二襯墊層由氮化鉭（TaN）製成製成。在上述和以下的一或多個實施例中，第一襯墊層由氮化鉭（TaN）製成，並且第二襯墊層由鈷（Co）製成。

根據本揭露的另一方面，一種包括磁性隨機存取記憶體（MRAM）單元的半導體裝置，包括：磁性隨機存取記憶體（MRAM）單元結構，設置在基板上方，MRAM單元結構包括底部電極和磁穿隧接面（MTJ）堆疊；第一絕緣覆蓋層，覆蓋MTJ堆疊的複數側壁和述底部電極；第二絕緣覆蓋層，設置在第一絕緣覆蓋層上方；第一介電層，形成在第二絕緣覆蓋層上方；第二介電層，形成在第一介電層上方；以及導電接點，形成在第二介電層中，並且直接接觸MTJ堆疊。在上述和以下的一或多個實施例中，第一絕緣覆蓋層由氮化物基絕緣材料製成，並且第二絕緣覆蓋層由氮化物基絕緣材料不同的鋁基絕緣材料製成。在上述和以下的一或多個實施例中，氮化物基絕緣材料為擇自氮化矽（SiN）、氮氧化矽（SiON）和氮碳氧化矽（SiOCN）中的一或多者。在上述和以下的一或多個實施例中，鋁基絕緣材料為擇自氧化鋁、氮化鋁、氮氧化鋁、碳化鋁和碳氧化鋁中的一或多者。在上述和以下的一或多個實施例中，氮化物基絕緣材料為氮化矽（SiN），並且鋁基絕緣材料為擇自氧化鋁、氮化鋁、氮氧化鋁中的一者。在上述和以下的一或多個實施例中，第一絕緣覆蓋層比上述第二絕緣覆蓋層更厚。在上述和以下的一或多個實施例中，MTJ堆疊的最上層是釕（Ru）層。

根據本揭露的另一方面，一種包括磁性隨機存取記憶體（MRAM）單元的半導體裝置，包括：磁性隨機存取記憶體（MRAM）單元結構，設置在基板上方，MRAM單元結構包括底部電極和磁穿隧接面（MTJ）堆疊；第一絕緣覆蓋層，覆蓋MTJ堆疊的複數側壁和述底部電極；第二絕緣覆蓋層，設置在第一絕緣覆蓋層上方；介電層；以及導電接點，包括直接接觸MTJ堆疊的第一襯墊層、設置在第一襯墊層上的第二襯墊層、以及設置在第二襯墊層上的主體金屬層。在上述和以下的一或多個實施例中，第一襯墊層由鉭（Ta）製成，並且第二襯墊層由氮化鉭（TaN）製成。在上述和以下的一或多個實施例中，第一襯墊層由氮化鉭（TaN）製成，並且第二襯墊層由鈷（Co）製成。在上述和以下的一或多個實施例中，主體金屬層由銅或銅合金製成。在上述和以下的一或多個實施例中，第一襯墊層直接接觸第一絕緣覆蓋層的頂部和第二絕緣覆蓋層的頂部。在上述和以下的一或多個實施例中，在導電接點和MTJ疊層之間沒有設置氮化鉭（TaN）層。在上述和以下的一或多個實施例中，MTJ堆疊的最上層是釕（Ru）層。在上述和以下的一或多個實施例中，MTJ疊層的最上層是氧化鎂層或氧化鋁層。在上述和以下的一或多個實施例中，MTJ堆疊的最上層是磁性層。

根據本揭露的另一方面，一種包括磁性隨機存取記憶體（MRAM）單元的半導體裝置，包括：複數磁性隨機存取記憶體（MRAM）單元結構，設置在基板上方，MRAM單元結構之每一者包括底部電極和磁穿隧接面（MTJ）堆疊；第一絕緣覆蓋層，覆蓋每個MRAM單元結構之每一者的複數側壁；第二絕緣覆蓋層，設置在第一絕緣覆蓋層上方；底部介電層，填充相鄰的MRAM單元結構之間的空間；上介電層，設置在下介電層上方；以及公共導電接點，直接接觸MRAM單元結構的MTJ堆疊。在上述和以下的一或多個實施例中，第一絕緣覆蓋層由氮化矽製成，並且第二絕緣覆蓋層由氧化鋁製成。在上述和以下的一或多個實施例中，導電接點包括多層，多層包括至少一個鈷（Co）層。在上述和以下的一或多個實施例中，上介電層包括多層，並且導電接點穿過多層。

前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。

100:磁穿隧接面單元 Mx:下金屬層/底部電極 My:上金屬層 SW:開關裝置 101:磁穿隧接面薄膜堆疊 110:第一電極層 115:種晶層 120:第二固定磁性層 125:反鐵磁層 130:第一固定磁性層 135:穿隧阻障層 140:自由磁性層 145:覆帽層 150:擴散阻擋層 155:第二電極層 1301:材料層 1302:材料層 1303:材料層 1304:材料層 1201:材料層 1202:材料層 1401:材料層 1402:材料層 1403:材料層 10:固定磁性層 15:穿隧阻障層 20:自由磁性層 30:電流源 50:磁穿隧接面磁性隨機存取記憶體陣列 Mc:磁穿隧接面單元 Tr:電晶體 WL ₁…WL _m:字元線 BL _n,BL _n+1,BL _n+2:位元線 SL _n,SL _n+1,SL _n+2:固定電位線 AR:主動區 BL:位元線 M1:金屬層 M2:金屬層 M3:金屬層 SL:源極線 Gate:閘極 WL:字元線 201:基板 210:第一層間介電層 213:下金屬佈線 215:襯墊層/阻擋層 217:主體層 219:通孔接點 220:第一絕緣層 222:第二絕緣層 225:第二層間介電層 227:第一絕緣覆蓋層 230:第三層間介電層 232:第一介電層 234:第二介電層 235:第四層間介電層 236:第三介電層 238:第四介電層 254:底部電極 255:磁穿隧接面薄膜堆疊 256:頂部電極 280:第二絕緣覆蓋層 T1:厚度 T2:厚度 256’:頂部電極/公共接點 207:通孔接點 223:通孔接點開口 254A:第一導電層 255A:堆疊層 260A:硬罩幕層 260:硬罩幕圖案 227A:絕緣層 230A:介電材料層 280A:絕緣層 242:接點開口 242C:接點開口 215A:第一襯墊層 215B:第二襯墊層 256A:主體金屬層 256B:第一襯墊層 256C:第二襯墊層 256D:第三襯墊層

揭露實施例可透過閱讀以下之詳細說明以及範例並配合相應之圖式以更詳細地了解。需要注意的是，依照業界之標準操作，各種特徵部件並未依照比例繪製。事實上，為了清楚論述，各種特徵部件之尺寸可以任意地增加或減少。 第1A圖是根據本揭露實施例之MTJ MRAM單元的示意圖。 第1B圖是根據本揭露實施例之MTJ薄膜堆疊的示意性剖面圖。 第2A圖、第2B圖、以及第2C圖顯示了根據本揭露實施例之MTJ薄膜堆疊的磁性層的示意性剖面圖。 第3A圖和第3B圖顯示了MTJ薄膜堆疊的操作。 第3C圖和第3D圖顯示了MTJ薄膜堆疊的操作。 第4A圖顯示了MTJ MRAM的示意性電路圖、第4B圖顯示了MTJ MRAM的記憶體單元的示意性透視圖、以及第4C圖顯示了MTJ MRAM的記憶體單元佈局。 第5A圖和第5B圖顯示了根據本揭露實施例之包括MRAM的半導體裝置的剖面圖。 第6A圖、第6B圖、以及第6C圖顯示了根據本揭露實施例之包括MRAM的半導體裝置的連續製造製程的各個站點。 第7圖、第8圖、第9圖、第10圖、第11圖、第12圖、第13圖、第14圖、第15圖、以及第16圖顯示了根據本揭露實施例之包括MRAM的半導體裝置的連續製造製程的各個站點。 第17圖和第18圖顯示了根據本揭露實施例之包括MRAM的半導體裝置的連續製造製程的各個站點。 第19A圖、第19B圖、以及第19C圖是根據本揭露實施例之MTJ膜堆疊和導電接點的示意性剖面圖。 第20A圖和第20B圖顯示了根據本揭露實施例之包括MRAM的半導體裝置的剖面圖。

無

201:基板

210:第一層間介電層

213:下金屬佈線

215:襯墊層/阻擋層

217:主體層

219:通孔接點

220:第一絕緣層

222:第二絕緣層

225:第二層間介電層

227:第一絕緣覆蓋層

230:第三層間介電層

232:第一介電層

234:第二介電層

235:第四層間介電層

236:第三介電層

238:第四介電層

254:底部電極

255:磁穿隧接面薄膜堆疊

256:頂部電極

280:第二絕緣覆蓋層

T1:厚度

T2:厚度

Claims (1)

1. 一種半導體裝置之製造方法，包括： 形成一單元結構，上述單元結構包括一底部電極、設置在上述底部電極上的一磁穿隧接面堆疊、以及設置在上述磁穿隧接面堆疊上的一硬罩幕層； 在上述磁穿隧接面堆疊的一側壁上方形成一第一絕緣覆蓋層； 在上述第一絕緣覆蓋層和上述硬罩幕層上方形成一第二絕緣覆蓋層； 形成一第一層間介電層； 藉由刻蝕上述第一層間介電層和上述第二絕緣覆蓋層來暴露上述硬罩幕層； 在上述第一層間介電層上方形成一第二層間介電層； 藉由圖案化上述第二層間介電層並且移除上述硬罩幕層，在上述第二層間介電層中形成暴露上述磁穿隧接面堆疊的一接點開口；以及 在上述接點開口中形成一導電層，使得上述導電層接觸上述磁穿隧接面堆疊。

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